Nos CLPs, cada terminal dos médulos de entrada
e saida € identificado por um endeteco tnico, € 0
simbolo interno para uma entrada qualquer é de
tum contato. De modo similar, na maioria dos casos
© simbolo interno para todas as saldas é de uma
bobina. Este capitulo mostra como tais funcoes de
contato ou bobina séo utlizadas para prograrar um
CL? para funcionamentodo circuito Ele trata apenas
4o conjunto de instrugbes basicas que executam as
fungbes similares as do relé;além de discorrer mais a
respeito do ciclo de varredura (scan) do programa e
© tempo de vartedura (scan) de um CLP.
5.1 Organizacgéo da memoria
do processador
Embora os conceitos fundamentais de programacio de
CLP sejam comuns a todos os fabricantes, as diferengas
na organizagéo da meméria, o enderegamento de B/S €
© conjunto de instrugées demonstram que os programas
do CLP nunca sio perfeitamente intercambidveis entre
os diferentes fabricantes. Mesmo dentro de uma linha de
produtos do mesmo fabricante, modelos diferentes po-
dem nao ser diretamente compativeis
(© mapa da meméria ou a estrutura do processador de
‘um CLP consiste em varias areas, algumas delas com re-
gras diferentes. Os CLPs da. Allen-Bradley possuem das
estruturas de meméria diferentes, identificadas pelos ter
‘mos sistemas base-rack (rack-based), cuja organizacio
serd tratada neste capitulo, sistemas base-etiqueta (tag-
-base), que serio tratados em capitulo posterior
6
Objetivos do capitulo
Apés 0 estudo deste capitulo, voce serd eapaz de:
5.1 Definir ¢ identificar as fungées de um mapa de memé-
‘ria do CLP.
5.2 Deserever os arquivos da tabela de imagem da entrada €
‘da saida, eos arquivos de dados.
5.3. Descrever a sequeéncia de varredura (scan) do programs
do CLe,
544 Entender como sao utilizadas as linguagens de diagra-
‘ma ladder, linguagem booleana e a linguagem de pro-
‘gramagio por mapa de fungao, para comunicar uma
‘com o CLE.
ae a
se Kr oe me ome de operagao existentes
7 cet ae rome wn x er
‘A organizagio da meméria leva em consideracio a
forma como um CLP divide a meméria disponivel em se-
‘goes diferentes, e 0 seu espago pode ser dividido em duas
amplas categorias: arquivas de programa earguivos de da-
ddos. Segdes individuais, suas ordens e 0 comprimento de
segdes variam e podem ser fixos ou varidveis, dependendo
do modelo do fabricantc.
Os arguivos de programa ocupam a maior parte da
rmeméria total de um dado sistema de CLP, eesta contém
a lgica ladder que controla o funcionamento da méqui-
nae que consiste em instrugSes que sio programadas em
‘um formato desta légica. Muitas instrugdes requerem 0
uso de palavra de memoria,
Os arquivos de dados armarenam a informagao ne-
cesséria para executar 0 programa do ustéio, ineluindo
informagies como os estados dos dispositivos de en-
trada ¢ saida, valores dos temporizadares e contadores,
dados armazcnados, entre outros. O conteido da tabela
de dados pode ser dividido em duas categorias: dados de estados e mimeros e cédigos. O estado LIGA/DES-
LIGA € 0 tipo de informagao representada por Ise 05,
armazenado em uma posisio de um iinio bit Informa
bes de nimero e eédigo sio representadas por grupos
de bits armazenados em posighes de um unico byte ou
palavea
‘As organizacies da meméria com base-rack dos con-
troladores do PLC-5 e SLC 500 (Figura 5.1), da Allen-
-Bradley, io muito parecidas. Os contetidos de cada ar-
quivo sao como segue
Arquivos de programa
Os arquivos de programa sic as areas da meméria do
processador onde a programagdo em logica ladder & ar-
mazenada. Eles podem incluir:
« Fungées do sistema (arquivo 0) ~ f sempre incluido
© contém informagio de virios sistemas relacionados,
além de informagao programada pelo ususrio, como 0
tipo de processador, configuracao da F/S, nome do ar-
quivo do processador e senha (password).
+ Reservado (arquivo 1) ~f.reservado pelo provessador
endo pode ser acessado pelo usuirio,
+ Programa ladder principal (arquivo 2) ~E sempre
cluido e contém as instrugdes programadas pelo ust
rio que definem como o controlador vai fancionar.
‘© Sub-rotina do programa ladder (arquivos de 3 até
255) ~ Esses arquivos sio criados pelo usuirio e si0
ativadas de acordo com as instrugdes de sub-rotina,
presentes no arquivo principal do programa ladder.
3255
Figura 5.1. Organizagio do arquivo de programa ede
‘dados pata o controlador SLC 509,
Capitulo 5 Programagio bisica do CL
Arquivos de dados
‘A porcio do arquivo de dados da meméria do processa-
or armazena 0s estados da entrada e saida, bem comoo
estado do processador e de varios bits e dados numéricos.
Todas essa informagaes sio acessadas por meio do pro~
‘grama em Logica ladder. Eles sio organizados pelo tipo de
Gados que contém e podem ter:
« Saida (arquivo 0) ~ Armazena o estado dos terminais
de saida para o controlador.
+ Entrada (arquivo 1) ~ Armazena 0 estado dos termi
ais de entrada para 0 controlador.
+ Estado (arquivo 2) ~ Armazena a informacio de ope-
racio do controlador eé ttl para verificagio de defeitos
zo controlador e no programa de operacio,
* Bit (arquivo 3) ~ F utilizado para armazenar a logica
dos relésinternos,
# Temporizador (arquivo 4) — Armazena os valores
acumulados do temporizador, os valores pré-ajustados
estados dos bits,
© Contador (arquivo 5) ~ Armazena a contagem acu-
rmulada, os valores pré-ajustadas € 0s bits de estado,
+ Controle (arquivo 6) - Armazenaaposigao eaextensio
do ponteiro eo estado do bit para instrugdes especificas,
como registrador de deslocamento e sequenciadores.
* Inteiro (arquivo 7) ~ Fttilizado para armazenar valo-
‘es numéricos ou informacio de bit.
*# Reservado (arquivo 8) ~ Nao éacessivel ao usu.
# Comunicagdes de redes (arquivo 9) - futilizado para
comumicagies de redes, se forem instaladas, ou como
arquivos de 108 255,
« Definido pelo usuario (arquivos de 10 a 255) ~ Sie
definidos pelo usuario como bit, temporizador, con-
tador, controle e/ou armazenagem de dados inteiros.
0 formato de enderegamento de F/S para a familia
de CLPs SLC € mostrado na Figura 5.2 © consiste em trés
partes:
Parte 1:1 para entrada (B) e dois-pontos para separar
© tipo de médulo do slot; O para saida (S), € dois-
-pontos para separar 0 tipo de médulo do slot.
Parte 2:0 para niimero do slot ea barra para sep
rar oslot do niimero do terminal de conexio.
Parte 3: Nimero do terminal de conexio.
Existem cerca de 1.000 arquivos de programa para
‘um controlador PLC-S da Allen-Bradley, os quais podem
ser estabelecidos (set-up) de dois modos diferentes: (1)
programacao em logica ladder padrao, com 0 programa Controladores l6gicos programsveis
nada
cues
Separadorcomparimente ™ snes
AT a
Se
ro do Designader ——Nurero
ea
Figura 5.2 Formato de enderecamento para a familia de CLPs SLC.
Fonte:Imagem usada com a permisso da Reckwell Automation Inc.
principal no arquivo de programa 2 ¢ arquivos de pro-
sgrama 3 até 999 atribuidos, segundo a necessidade, para
sub-rotinas; ou (2) em grificos de fungdes sequenciais,
em que sio atribuidos passos para os arquivos de 2 até
999 ou transigdes, de acordo com a necessidade. Com
© processador estabelecido para a logica ladder padrio,
© programa principal seri sempre no arquivo de pro-
sgrama 2, € 0s arquivos de programa de 3 até 999 serio
sub-rotinas. im ambos os casos, o processador sé pode
armazenar ¢ executar um programa de cada ver.
AA Figura 5.3 mostra uma organizagao do arquivo de
dados tipica para um controlador PLC-S, da Allen-Bra-
dley. Cada arquivo de dados & composto de numerosos
elementos, que podem ter extensio de uma, duas ou trés
palavras. A extensio dos temporizadores, contadores
€ elementos de controle ¢ de trés palavras; a extensi
dos elementos de ponto flutuante € de duas palavras;jé
a extensio de todos os outros elementos é de uma pa
lavra, e esta consiste em 16 bits ou digitos binarios.
© processador opera com dois tipos de dados diferentes:
:imero inteiro e ponto flutuante. Todos os tipos de da
dos, exceto 05 arquivos de ponto flutuante, sio tratados
como niimeros inteiros ou completoss todos os endere-
9s de elemento numerados e bit nos arquivos de dados
de saida e de entrada so numerados pelo sistema octal,
enquanto os enderecos de elemento ¢ bit nos arguivos de
outros dados sio numeradas pelo sistema decimal
© PLC-5 ¢ SLC 500 armazenam todos os dados em
uma tabela de dados global e sio baseados nas opera
Ges de 16 bits, 0s quais podem ser acessados pela es-
pecificagao do enderego do dado desejado. Os formatos
deenderecamentos tipicos para o controlador PLC-5 sio
como segue:
+ Os enderecos nos arquivos de dados de saida e dados
e entrada sao locagoes potenciais pare os médulos de
entrada ou de saida montados no chassi de E/S
~O enderego 0012/15 60 arquivo da tabela de imagem
dda sada, rack 1, grupo médulo 2, bit 15,
—O enderego 1:013/17 & 0 arquivo da tabela de imagem
da entrada, rack 1, grupo médulo 3, bt 17.
+ 0 arquivo status de dados contém informagio sobre 0
estado do processador:
=O endereco 015 € 0 endereco da palavra 15, do ar-
‘quivo de estado.
=O endereco $:027/09 é o enderego do bit 9, na pala~
vyra27, do arquivo de estado,
0 arquivo de dados de bits armazena os estados dos
tse serve frequentemente para armazenagem quando
so utilizadas as instrugbes de seidas internas, sequen-
ciadores, deslocamento de bite instrugies logicas
0 enderego B3:400 & o endereco da palavra 400 do
arquivo de bit, portanto, o arquivo de niimero (3)
deve ser incluido como parte do endereco. £ impor
{ante notar que os arquivos de dados de entrada, sai-
dace estado sho apenas arquivos que nio requerem 0
designador do numero do arquivo, porque 6 pode
haver um dado de entrada, um de saida e um arquivo
de dado de estado.
—A palavre 2, bit 15, é enderegada como B3/47, porque
‘0s ntimeros do bit sio sempre medidos a partir do
inicio do arquivo. Vale lembrar que aqui os bits si0
‘numerados em decimal, e nao em octal, como a pa
Tavra que representa 0 rack 0 slot, Capitulo 5 Programagio bisica do CL
Eitensto
aemenes
Arcuive imager da saa 2
‘Arcuivo imagem da eta 2
Estado dl processor 2
‘rcuive do bt 41000
‘Aqavn 6 tompaizaor 41000
‘Arguivo do contador 41000
Arquivo ae contro +1000
‘rue do eno intro +4000
‘Arquivo do potortanto +1000
Tapas snes 41000
‘osarauiosde ndreras «9.099 | porarauvo
Figura 5.3 Organizacéo da meméria de arquivos de dados para o controlador PLC-5, da Allen-Bradley.
Fnte:lmagem useda come permissd0 de Rockwell Automation, Inc.
‘© 0 arquivo do temporizador armazena 0 estado e os
dados do temporizador. Um elemento temporizador
consiste em trés palavras: a de controle, a de pré-ajuste
(preset) ea acumulada; o enderecamento da palavra de
controle no temporizador € o nimero a ele atribuido,
os temporizadores no arquivo 4 sio numerados come-
cando com T4:0 funcionam até T4:999; os enderecos
para as trés palavras do temporizador T4.0 sio:
Palawade controle: T40
Palavra de pre-ajuste: T4:0,PRE
Palavra acumulada; T&:0.ACC
O enderego de bit de habilitagao (enable) na palavra.
de controle & T:4:0/EN; 0 endereco do bit de crono-
metragem do temporizador é T:4:0/TT; e 0 enderego
do bit de finalizagao é T:4:0/DN.
+ 0 arquivo do contador armazena o estado ¢ 0s dados
do contador. Um elemento contador consiste em trés
palavras:a de controle, a de pré-ajuste (preset) ea acu-
rmulada; © enderegamento da palavra de controle do
contador € 0 ntimero atribuido ao contador; 05 con-
tadores no arquivo 5 sio numerados comecando com
C50 e funcionam até C5:999; os enderecos para as trés
palavras no contador C5:0 sdo;
Pelavra de controle: C50
Pelavra de pré-ajusie: C5:0.PRE
Pelawa acumuleds: — C5:0.ACC
O endereco do bit de habilitagio (enable) para conta-
‘gem crescente na palavra de controle é C5:0/CU; 0 en-
erego do bit de habilitacdo para contagem decrescente
€ C5:0/CD; 0 enderego do bit de finalizagao & C:5:07
DN; 0 endereco de excedente ¢ C5:0/OY; ¢ 0 enclerego,
de falta & C5:0/UN,
0 arquivo de controle armazena 0 estado ¢ 0 dado do
elemento controle, ¢é utilizado para controlar varias
instrugdes de controle. © elemento controle consiste
‘em trés palavras: a de controle, a de extensio a de
posicto; o enderecamento da palavra de controle para
ele & 0 ntimero atribuido ao controle: 6s elementos do
controle no arquivo de controle 6 séo numerados, co-
‘megando com R6:0, ¢ funcionam por R6:999; 0 ende-
regamento para as trés palavras do elemento controle
R6.0 sao
Pelavra de controle R60
Palavra de extensto: RE:0.LEN
Palavra de posicao:_R0POS. Controladores l6gicos programsveis
Existem numerosos bits de controle na palavra de con-
trole,e sua fungio depende da instrucao na qual o ele
mento de controle é utilizado.
© arquivo inteiro armazena os valores inteiros dos da-
dos, em uma faixa de 32.768 até 32.767, ¢ esses valores:
so mostrados na forma decimal. O elemento inteiro é
tum elemento de palavra simples (16 bits). Podem ser
armazenadas até 1,000 clementas inteiros enderegados.
de N7:000 até N7:999,
—0 enderego N7:100 é 0 endereco da palavra 100 do
arquivo intel,
=O enderecamento do bit & decimal, vai de 0 até 15;
por exemplo, o bit 12 na palavra 15 & enderegado
como N7:015/12,
O elemento arquivo ponto flutuante pode armazenar
valores na faixa de £1,1754944 e-38 até 34028237
+38. O elemento ponto flutuante é de duas palavras
(32 bits), € podem ser armazenados até 1.000 elemen
tos endereyados de F8:000 até F8:999, Nao podem ser
enderecadas palavras individuais ou bits nos arquivos
Pontos flutuantes.
* Os arquivos de dados podem ser atribuidos de 9 até
999, para diferentes tipos de dadas, de acordo com a
necessidadle. Quando atribuido a um determinado
tipo, um arquivo ¢ entao reservado para aquele tipo ¢
no pode ser usado por nenhum outro. Nao podem ser
criados arquivos de entrada, saida ou estado.
© arquivo bit, 0 arquivo inteiro on o arquivo ponto
flutuante podem ser utilizados para armazenarestados ou
dados, ea escolha de um deles depende do que se preten-
de fazer com o daclo. Para tratar com estados, em ver de
dados, ¢ prefervel o arquivo bit: jé com o uso de miimeros
extensos ou niimeros muito pequenos e quando ha neces-
sidade de um ponto decimal, & melhor utilizar 0 arqui
vo ponto Mlutuante, O tipo de dado com ponto flutuante
pode ter restricfo, contudo, pelo fato de no haver uma
correspondéncia com os dispositivos externos ou com as
instrugdes internas, assim como nos contadores tempo:
rizadores, que utilizam apenas palavras de 16 bits. Nesse
«aso, pode ser necessério utilizar o tipo de arquivo inteio,
0 arquivo tabela de imager de entrada é a parte da
meméria do programa posicionada para armazener 0s
estados liga/desliga das entradas discretas conectadas.
A Figura 54 mostra a conexio de uma chave aberta e
‘uma chave fechada para 0 arquivo tabela de imagem de
entrada pelo médulo de entrada, Essa operagao pode ser
resumida do seguinte modo,
« Para a chave fechada, o processador detecta uma ten=
siio no terminal de entrada e grava essa informagio ar
‘mazenando um 1 binario na posigao desse bit
+ Para a chave aberta, 0 processador nio detecta uma
{ensio no terminal de entrada e grava essa informacao
armazenando um 0 binirio na posigio desse bit
«Cada entrada conectada tem um bit no arquivo tabela
de imagem da entrada que corresponde exatamente 20
terminal no qual a entrada ests conectada
+ O arquivo tabela de imagem de entrada muda para re
fletiro estado atual da chave durante a fase de varredu-
rada B/S no funcionamento.
‘Sea entrada estiver ligada (chave fechada), seu bit cor-
respondente na tabela é ajustado para 1
‘Se a entrada estiver desligada (chave aherta), seu bit
correspondente é limpo, ou levado a 0.
+ © processador Ie continuamente o estado atual da en-
‘ada eatualiza 0 arquivo tabela de imagem da entrada,
© arquivo tabela de imagem da saida éa parte da me-
sori do programa posicionada para armazenar 0 esta-
do atual ligado/destigado das saidas discretas conectadas,
écl deonads
u
Dostgada
(avert)
(Foca)
e[élole[e[s]sle
Pata corespenconte 7
so meaio de ena Z
“Knees
tadela de doe
Figura 5.4 Conexéo de uma chave aberta e ume fechada
para o arquivo tabela de imagem de entrada
‘pelo médulo de entrada. A Figura 5.5 mostra uma conexdo tipica de dois sina-
leiros para 0 arquivo tabela de imagem da saida pelo
médulo de saida, operagio que pode ser resumida da
seguinte maneira:
‘+ Oestado de cada sinaleizo (LIGADO/DESLIGADO)
controlado pelo programa do usuario e indicado pela
presenga de 1 (LIGADO) e 0 (DESLIGADO).
‘Cada saida conectada tem um bit no arquivo tabela de
‘imagem da saida que corresponde exatamente a0 ter-
minal onde a saida est conectada,
‘ Seo programa chama por uma saida especifica que esté
LIGADA, seu bit correspondente na tabela ¢ estabele-
ido como 1.
* Seo programa chama por uma saida que est4LIGADA,
seu bit correspondente na tabela 6 estabelecido como 0.
‘= O processador ativa ou desativa continuamente 0 es-
tado da saida de acordo com o arquivo do estado da
tabela de saida,
(Os micros CLPs tém caracteristicamente um niime-
ro fixo de entradas e de saidas. A Figura 5.6 mostra o
controlador MicroLogix, da Allen-Bradley, da famitia
odulo de sain
estat
ejelelelelelele
t
o} | |a
Pala corespendente
parm malo e388
"arguloe da
tabola do doe
Figura’.5 Conexées dos dois snaleres para o arquivo ta-
bela de imagem da saida peto médulo de saida,
Capitulo 5 Programagio bisica do CL
dos controladores MicroLogix 1000. 0 controlador tem
20 entradas discretas, com enderegos predefinidos de 1/0
até 1/19, ¢ 12 saidas discretas, com enderegos predefini-
dos de O1 até 0/11. Algumas unidades contém também
entradas e saidas analogicas embutidas em sua base pe-
los médulos adicionais.
5.2 Varredura (scan) do
programa
Quando um CLP exeeuta um programa, ele deve saber ~
«em tempo real ~ quando um processo que esta controlan-
o um dispositive externo esté mudando, Durante cada
ciclo de operagdo, © processador Ié todas as entradas,
toma esses valores e energiza ou desenergiza as saidas de
acordo com o programa do usuario, processo conhecido
como ciclo de varredura do programa. A Figura 57 ilustra
tum ciclo de operagdo de um CLP simples, que consiste
em varredura de entrada, varredura do progransa, varre-
dura de saida e outras tarefas, Polo fato de uma entrada
poder mudar a qualquer momento, ele repete esse ciclo
constantemente enquanto o CLP estiver no moda de fun:
ionamento (RUN),
(0 tempo necessario para completar um ciclo de var-
redura é chamado de tempo de ciclo de varredura e indica
a rapide de reagao do controlador is mudangas nas en-
tradas; ele pode variar de 1 a20 milissegundos. Se o con-
trolador reagir @ um sinal que muda de estado duas vezes
Gurante um tempo de varredura, é possivel que © CLP
no detecte essa mudanga; por exemplo, se « CPU levar
'8 ms para varrer um programa e um contato na entrada
for aberto ¢ fechado a cada 4 ms, 0 programa pode nio
responder & mudanga de esiado do contaio. Ela detectara
‘uma mudanga se esta ocorrer durante a atualizagio do
arquivo tabela de imagem da entrada, mas nio respon-
Gerd a todas as mudangas. O tempo de varredura & uma
angio dos seguintes elementos:
* da velocidade do modulo do processadors
+ da extensio do programa ladder;
+ do tipo de instrugao executada;
+ das condigdes reais de verdadeiro/falso da ligica ladder.
© tempo de varredura real ¢ calculado cada vez que
a instrucio END ¢ executada e armazenado na meméria
do CLP O dado do tempo de varredura pode ser moni-
torado via programacdo do CLP ¢ inclui o méximo e 0
Ultimo tempos de varredura.
A varredura é normalmente um processo sequencial &
continuo da letura dos estados das entradas, executando Controladores l6gicos programéveis
L2 Entra do sin! esereto
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Micro CLP tipico com enderecos predefinidos.
Fonte:tmager usade com permis da Rockwell Automation,
\ereagae interna a
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‘oporagio Guar (| QUTRAS
sovigo de comunicagio | TAREFAS
‘eauletada
0 ca damage de
stice eran pera
os eteus ge sada
‘eneen9, UGANDO of
DESLIGANDO 0 depose
Figura 5.7
Ciclo de vatredura do programa do CLP.
© controle logico € atualizando as saidas. A Figura 58
‘mostra uma visio geral do flux de dados durante o pro-
cesso de varredura. Para cada escada executada, o proces-
sador do CLP iré:
+ Examinar o estado dos bits da tabela de imagem da
entrada.
* Processar a légica ladder na ordem para determinar a
continuidade Ibgica
‘ Atualizar os bits apropriados da tabela de imagem da
saida, se mecessério.
# Copiar os estados da tabela de imagem da saida para
todos os terminais de saida. A energia é aplicada a0
dispositivo se o bit da tabela de imagem da saida for
estabelecido anteriormente como 1
(Ov extaco ds
Srvadas exernas
So esc para a
{abel ge imagom
sented
(arquve eure)
-ale
‘Cada deer da sscada& varico
‘ rocessade usando 0 eace no
‘arquve da onvada Alogca
Tesullae 6 sca na tabele
‘Se imagon side
{argue 04 rage
ado.do
los Sada
ena
tome oo
Programa ]
Heit |
C iC |
t
(Ghocalcomparaloramina
condos especieae
‘Toma aguma acto
Figura 5.8 Vis3o geral do processo de varredura durante o
fuxo de dados. Capitulo 5 Programagio bisica do CL
‘= Copiaras estadas de todas os terminais de entrada para
a tabela de imagem de entrada. Se uma entrada estiver
ativa (isto &, se existir uma continuidade elétrica),o bit
correspondente na tabela de imagem da entrada seré
estabelecido como 1
A Figura 5.9 mostra o processo de varredura aplicado.
‘um tinico degrau do programa. A operacio do processo
de varredura pode ser resumida da seguinte maneita:
‘= Se o dispositive de entrada conectado no enderego
1:3/6 estiver fechado, 0 circuito do modulo de entrada
detecta uma continuidade elétrica, ¢ uma condigao 1
(LIGADO) é estabelecida no bit da tabela de imagem
da entrada 13/6.
‘* Durante a varredura do programa, o processador veri-
fica se a condigdo do bit 13/6 & 1, condigao (LIGADO).
'* Nesse caso, em virtude dea entrada I:3/6 ser I, dizemos
que o degrau é VERDADEIRO ou que possul uma con-
tinutdade légica.
+= 0 processador entdo estabelece o bit da tabela de ima-
gem da saida 0:4/7 para 1
+ O processador liga a saida 0:4/7 durante a préxima
varredura da B/S, e 0 dispositivo de sada (sinaleiro)
ligado neste terminal éenergizado.
‘= Esse processo & repetide enquanto 0 processador esti-
ver no modo de fancionamento (RUN)
+= Seo dispositivo de entrada se abre, perde a continuida-
de elétrica, e um 0 é estabelecido na tabela de imagem,
da entrada. Como resultado, dizemos que o degrau &
ALSO, por causa da perda da continuidade logica.
++ 0 processador estabelece entdo 0 bit O=4/7 da tabela de
imagem da saida como 0, causando o desligamento do
dispositive.
© programa ladder processa as entradas no inicio da
vvarredira e as saidas no final, como mostraa Figura 5.10,
“Tabla do rage da ead
(o[o[e [ao[o}o Fil oTe aT o]o[o ao}
RATION
HE
CooL
i
133] Passo 3
fi 138) Tranter
[33] rao
{olo[ofofofo[ofofofofeliolo Bio} —|33} meio
Tabela ce imagem oa saa Gesaida
Figura 5.10 Processo de varredura aplicade a um progra
rma com vatlos degraus.
Para cada degrau executado, 0 processador do CLP iré:
Passo 1 Atualizar a tabela de imagem da entrada,
verificando a tensio nos terminais de entra-
das. Com base na auséncia ou na presenca
de uma tensio, um 0 ou 1 € armazenado na
posigio do bit da meméria designado para
tum determinado terminal de entrada,
Passo 2 Executar a ligica ladder para determinar a
continuidade ldgica. O processador varre ©
programa executa a continuidade logica
de cada degrau, remetendo para cada tabe-
la de imagem da entrada para verificar se as
condigies das entradas sio encontradas. Se
as condigées que controlam uma saida sio
Meda Mésule do precessador Melo
ena
Dap
de ented
a6
Fone de nimaringio|
(so dispositive de caroo
HR
Diostve
BE cesaue
a
Fonie de almeningo
lo iepostvo de careo
T
Figura 5.9 Processo de varredura aplicado @ um tnico deqrau do programa, Controladores l6gicos programsveis
encontradas, 0 processador escreve ime-
diatamente 1 na sua posigio de memoria,
indicando que a saida sera LIGADA; se as
condigSes nio forem encontradas, um 0 in-
dicando que o dispositivo sera DESLIGADO
escrito na sua posigdo de memoria.
Passo 3 © passo final do processo de varredura &
atualizar 0s estados dos dispositivos de safda
pela transferéncia dos resultados da tabela
de saida para médulo de saida, chavean
do, desse modo, os dispositives conectados
na saida LIGADO (1) DESLIGADO (0). Se
o estado de qualquer um dos dispositivos de
entrada mudar quando o processador estiver
no passo 2 0u 3, a condigio da safda nao res-
ponderd a mudanga até a préxima varredura
do processado
‘Cada instrugio inserida no programa requer um tem-
po determinado para ser executada, que depende dela
‘mesma; por exemplo, leva menos tempo para um pro-
cessador ler o estado de um contato de entrada do que
para ler um valor acumulado no temporizador ou conta-
dor. tempo gasto para varrer 0 programa do uswaio é
dependente também da frequéncia do rel6gio (clock) do
sistema do microprocessador. Quanto maior a frequéncia
do relogio, mais rapida éa taxa de varredara
Existem dois padres bisicos de varredura que os
diferentes fabricantes de CLP utilizam para realizar essa
fungdo (Figura 5.11). Os CLPs da Allen-Bradley utilizam
a varredura horizontal pelo método do degrau, no qual
6 processador examina as instrucdes de entradas e de
saidas a partir do primeiro comando, na parte superior
esquerda, horizontalmente, degrau por degrau, Os CLPs
Modicon usam a varreduta vertical pelo método de col.
nna, no qual o processador examina as instrugoes de entra~
dae de safdaa partir da entrada do comando em cima,
esquerda, no diagrama ladder, verticalmente, coluna por
t >
E44 |e
= reir
nde oscasa
Figura 5.11 A varredura pode ser vertical ou horizontal.
ccoluna e pagina por pagina. As paginas slo executadas
‘em sequéncia. Os dois métodos sio adequadas, contudo,
tum equiveco no modo como © CLP varre 0 programa
pode causar erros na programacio.
5.3 Linguagem de
programacao do CLP
0 termo linguagem de programacao do CLP refere-se
‘a0 método pelo qual o usuario comunica a informacio ao
CLP.O padrio IEC 61131 (Figura 5.12) foi estabelecido
ppara padronizar as linguagens mltiplas associadas com
‘a programagao de CLP pela definigao das cinco seguintes
linguagens-padrio:
+ Diagrama Ladder (LD) ~ Uma representagio grifica
de um proceso com degraus ligicos similar aos esque
‘mas com ligica a relé que sio substituidos pelos CLPs.
‘+ Diagrama de Blocos de Funcio (FBD) ~ Uma repre-
sentagio grifica de fluxo de processo que utiliza inter
| transite
realmentagio
= condor — |
——Tarsigdo
<—Tansgac
)<— Praca
Figura 5.16 _Elementos fundamentals de um programa em
‘mapa de fungao sequencial
© texto estruturado é uma linguagem de texto de alto
nivel, usado primariamente para implementar procedi-
_mentos complexns que niio podem ser expressos em uma
linguagem gréfica: ele utibiza declaragoes para definir 0
que executar. A Figura 5.17 mostra como 0 texto estru-
turado ea programagio com diagrama ladder podem ser
utilzados para produzir a mesma saida lgica, plicagao
que tem © objetivo de energizar um solenoide (SOL) 1
sempre que existir uma das duas seguintes condigies do
circuit:
coos Sara
‘Sensor3- ‘Sensor 4 ‘Sensor 5.
EE te
Programa em diagroma tcder (0)
Programa em texto estruturado
Figura 5.17 Programa para CLP em ladder e texto esteutu-
rado equivalente,
‘© As chaves sensor 1 ¢ sensor 2 estiverem fechadas.
‘* As chaves sensor 3 ¢ sensor 4 estiverem fechadas ea
chave sensor 5 estiver aberta,
5.4 Instrugées tipo relé
A linguagem em diagrama ladder & basicamente um
conjunto simbélico de instrugdes utilizado para gerar 0
programa do controlador, e esses simbolos sio arranja-
dos para obier a ligica de controle desejada que esta para
set inserida na meméria do CLE. Peo fato de.0 conjunto
de instrugées ser composto de simbolos de contatos, a
linguagem em diagrama ladder também é referida como
simbologia de contates.
As representagdes de contatos e bobinas sio os simbo-
los bisicos do conjunto de instrucdes do diagrama ladder,
(Os trés simbolos fandamentsis utilizados para traduzir &
logica de controle a relé para a logica simbdlica de conta-
to sio: veriicador de fechado (XIC),verificador de aberto
(KIO) e energizagdo da saida (OTE). Cada uma dessas
instrugdes refere-se a um tinico bit da meméria do CLP,
‘que esta especificado pelo endereco da instrucio.
‘A Figura 5.18 mostra o simbolo para a instrugo ve~
rificedor de echado ou ligado (XIC). Essa instrugdo, tam-
bbém chamada de Examine-On (ligado), parece e opera
‘como um contato aberto do relé. Associado a cada ins-
trucio XIC existe um bit na meméria ligado com 0 esta
do de um dispositive de entrada ou uma condigdo ligica
interna no degrau, Essa instrugao orienta 0 processador
do CLP a examinar se 0 contato est fechado, e le faz iss0
verificando a posigdo do bit de meméria, especilicado
pelo endereco da seguinte maneira: Capitulo 5 Programagio bisica do CL
+ Obitda meméria éestabolecido em 1 010, dependendo
do estado da cispositivo (fsic) de entrada ou pelo en-
derego do te interno da (légica) associado aquele bit
‘¢ Um 1 corresponde a um estado verdadero ou a uma
condigao on (Ligado)
‘¢ Um 0 corresponde a um estado falso ou a uma condi-
«ao off (desligado),
* Quando a instrucdo Examine-On é associada a uma
entrada fisica, a instrugio seré estabelecida em 1
quando uma entrada fisica estiver presente (tensio
aplicada no terminal de entrada) e 0 quando nao exis-
tir entrada fisica presente (ou seja, quando nio hou-
ver tensio aplicada no terminal de entrada).
* Quando a instrugio Examine-On é associada pelo
enderego a um relé interno, o estado do bit é depen-
dente do estado logico do bit interno com © mesmo
enderego da instrugae,
+ Se obit da instrugio na meméria for 1 (verdadeiro), ea
permitiré a continuidade no degrau através dele, como
tum contato fechado de relé
«Se o bit da instrucao na meméria for 0 (also), ela no
permitiré a continuidade no degrau através dele ¢ as-
sumira o estado normalmente aberta da mesmo modo
que um contato aberto de umn relé
‘Simbolo
\Varteador de tech Qc)
Examine-On
_
514191211109 & 7 6 8
CE Pree)
8 Endo
#
ee
ila
Incr intra
‘ome vrs
A Figura 5.19 mostra o simbolo para a instrucio
Verificador de aberto ou desligado (XIQ), também cha-
mada de instrusio Examine-Off (desligado), parece ©
opera como um contato de relé normalmente aberto.
Associado a cada instrugio X1O, existe um bit na me-
:méria ligado com o estado de um dispositivo de entrada
ou uma condigéo légica interna no degrau. Essa instru-
io orienta o processador do CLP a examinar se 0 con-
{ato esta aberto, e ele faz isso verificando a posigio do
bit de meméria, especificado pelo enderego da seguinte
* Como com qualquer outro bit na meméria estabeleci-
Go em 1 0U 0, dependendo do estado do dispositive
(fisico) de entrada ou do enderego de um relé interno
{logico) associado aquele bit.
+ Um 1 corresponde a um estado verdadeiro ou a uma
condicao on (igado).
‘= Um 0 corresponde a um estado falso ou a uma condi-
‘ho off (desligado).
* Quando a instrugao Examine-Offé utilizada para exa-
‘minar uma entrada fisica, a instrugdo seré interpreta-
«da.como falsa quando houver uma entrada fisica(ten-
sao) presente (0 bit é 1) e como verdadeira quando nao
hhouver uma entrada fisica presente (obit €0).
‘Simoolo
Verteador da aberto (XO)
—- Baxter
sete
> | pene
4
m0 —te—
nau interpreta
‘oma tae
wunwnwee7Tesaazre
CLL Lt lel TT 1)
Instore
Figura 5.18 Instrucio verificador de fechado (KIC)
ITT tt TTT)
a tae
interpreta
Figura 5.19. Instrucio verfcador de aberto (XIO). Controladores l6gicos programsveis
+ Sea instrugio Examine-Of for associada pelo endere-
G0 2 um rel interno, o estado do bit sera dependente
do estado légico do bit interno com 0 mesmo endere-
0 da instrucio.
* Como instrugio Examine-On, o estado da instrucio
(Werdadeiro ou falso) determina se a instrugio permi-
tird uma continuidade no degrau por ele mesmo, como
tum contato fechado de rel
+ O bit na meméria segue sempre o estado (verdadeiro
1, 04 falso = 0) do endereco de entrada ou 0 ende
1060 interno atribuido a ele; contudo, a interpretagao
desse bit é determinada pela instrucio utilizada para
examind la
© A instrugdo Examine-On interpreta sempre o estado
1 como verdadeiro eo estado 0 como falso, enguanto
a instrugio Examine-Off interpreta um estado 1 como
{also e 0 estado 0 como verdadeiro,
‘A Figura 5.20 mostra o simbolo para a instrugao de
energizagio de saida (OTE), que parece e funciona como
uma bobina de relé e & associada a um bit de meméria.
Ela orienta o CLP a enengizar (ligar) ou desenergizar
(desligar) a saida. © provessador torna essa instrugao
‘verdadeira (andloga a energizar @ bobina) quando existir
um caminho légico verdadero para as instrugées XIC
Simsclo
XIO no degrau, O funcionamento da instrucio de ener-
gizagao de saida pode ser resumido como segue:
++ Obit de estado da instrugio enderecada para energiza-
ho de saida & estabelecido como 1 para energizar e 0
para desenergizar a saida,
'*Se um caminho Idgico verdadeiro for estabelecido
com a instrugio de entrada no degrau, a instrucio
OTE ¢ energizada ¢ 0 dispositivo conectado na saida
éenergizado,
+ Se um caminbo légico verdadeiro nao for estabeleci-
do ou as instrugées do degrau forem falsas, a instrucio
OTE € desenergizadae o dispositivo conectado na sai
a édesligado,
Programadores iniciantes costumam raciocinar em
termos de circuitos de controle a relé e tendem a utilizar
‘9 mesmo tipo de contato (NF ou NA) no programa em
logica ladder que corresponde ao tipo de chave de campo
‘onectada na entrada de sinal discreto: porém, esse nio
0 melhor modo de entender o conceito. Uma melhor
abordagem & separar a a¢io do dispositive de campo
da agdo do CLE, como mostra a Figura 5.21. Um sinal
presente estahelece o bit (NA) como verdadeiro (1), en-
‘quanto uma auséncia de sinal estabelece obit (NA) como
{also (0). O inverso é verdadeiro para o bit (NE): um sinal
Cen
wuwwNwWe 876s 4921 0
Dados
ae eid
eu)
oven GEE
suiweiwe se 76543240
\Ugade
oan
om
sao
Davos 0
nt
, (if
Hig oye}
Hil eo e
Module
Figura 5.20 Instrucho de energizacio de saida (OTE). Capitulo 5 Programagio bisica do CL
Madito to
‘este
La] =
Programa em liga adder
i
sion
Bota no aeons
Figura 5.21 Separacioda ago do dispositivo de campo e do bit do CLP.
presente estabelece o it (NF) como falso (1); ¢ uma au-
séncia de sinal estabelece obit (NA) como verdadeiro (0),
‘A funedo principal do programa em ligica ladder &
controlar saida com base nas condigSes de entrada, como
mostra a Figura 522. Ksse controle & obtido pelo uso do
que for referido nos degraus do diagrama ladder. Em geral,
tum degrau consiste em um conjunto de instruyoes, repre-
sentadas pelos contatos das instrugdes, e uma instrugio de
sada no final do degrau, representada pelo simbolo de bo-
bina. Cada simbolo de contato ou de bobina éreferenciado
com um enderego que identifica o que esta sendo executa-
do e 0 que esté sendo controlado. A mesma instrugdo de
contato pode ser utilizada no decorrer do programa sem-
pre que uma condigio precisar ser executada, Os nime-
ros dos relés ldgicos do ladder e as instrugdes de entrada
e saica so limitados apenas pela capacidade da meméria,
‘A maioria dos CLPs permite mais de uma saida por degrau,
ara uma saida ser ativada ou energizada, deve existir
pelo menos um caminho légico verdadeiro da esquerda
i.
oa a
cous &
Figura 5.22 Degraus do diagrama légico ladder.
para a direita, como mostra a Figura 5.23. Um eaminho
fechado completo é referido como uma continuidade I~
gica, ¢, quando els existe em pelo menos um caminho, a
condigdo do degrau ea instrugdo de energizagao de satda
sao chamadas verdadeiras, mas sero falsas se nao hou-
ver uma continuidade Iogica no caminko estabelecido.
Durante o funcionamento do controlador, 0 processador
executa a ligica do degrau e muda o estado das saidas de
acordo com a continuidade logica dos degraus.
5.5 Enderecamento da
instrugéo
Para completar a entrada de uma instrucio do tipo relé,
E necessario especificar um endereco para cada instru-
lo. Fle indica que esta conectado na entrada do CLP
ongovo|-{i89}- — 3} {9}
voces |B
owesa| fi} 3} i}
Figura.23 Continuidade lagica, Controladores l6gicos programéveis
para qual dispositivo, e qual saida do CLP sera aciona-
dda para qual dispositivo ma saida
© enderecamento de entradas © saidas reais, bem
como internas, depende do modelo de CLP que esté sen-
do utilizado. Os formatos de enderecamentos podem va-
riar de uma familia de CLP para outra, bem como para
diferentes fabricantes. Eles podem ser representados em
decimal, octal ou hexadecimal, dependendo do sistema
‘numérico utilizado pelo CLP; também identificam a fun-
«do de uma instrugao e a ligam a um determinado bit na
parte da tabela de dados da meméria; contém o nime-
10 do slot da médulo onde os dispositives de entrada ou
saida estdo conectados: e so formatados come tipo de
arquivo, nismero do slot e bit,
‘A Figura 5.24 mostra o formato de enderesamento
para o controlador SLC 500 da Allen-Bradley.
A designacio de um endereco F/S pode ser inctuida
no diagrama de conexdo das B/S, como mostra a Figura
5.25, As entradas e saidas sio representadas normalmen-
te por quadrados ¢ losangos, espectivamente.
5.6 Instrucgdes de malhas
‘So usadas para criar caminhos paralclos das instrugdes
para a condigio de entrada, © que permite mais de uma
‘ecombinacdo das condigdes de entrada (ligica OR) para
cestabelecer uma continuidade légica em um degrau (Fi-
‘ura 5.26), ¢ este sera verdadero se as duas instrughes, A
© B, forem verdadeiras.
ia
cars
ae
mo
Be |
is 048 12
fe} at
a Saida
= Hee] ie
f
;
-
Figus24 Food vcr procera SUS ta lant
was sis
is & b
rae
oes
3 —{ ia Gat>—Ay
a
1
oo 8 638) R
Figura 5.25 Diagrama de conexao das E/S. Capitulo 5 Programagio bisica do CL
‘A ramificagio na entrada formada por malhas pa-
ralelas pode ser utilizada no seu programa de aplicagio
para permitir mais de uma combinacio nas condigies
de entrada. Se pelo menos uma dessas malhas parale-
las forma um eaminho logico, a ligiea do degrau sera
verdadeira e a saida serd energizada; se nenhuma dessas
rmalhas completarem um caminho légico, a continuida-
de do degrau nio seri estabelecida e a safda no seré
energizada. No exemplo mostrado na Figura 5.27, as
entradas A e B ou C fornecem uma continuidade logica
eenergizam a saida D.
Na maioria dos modelos de CLP, as malhas podem
serestabelecidas tanto na parte da entrada como na parte
da salda do degrau. Com as malhas na saida, é posstvel
programar saidas em paralelo em um degran para per-
mitir um caminho légico verdadeiro que controle saidas
miiltiplas, como mostra a Figura 5.28. Quando existe um
caminho logico verdadeiro no degrau, todas as saidas em
paralelo se tornam verdadeiras. No exemplo mostrado, A
ou B fornecem um caminho logico verdadeiro para todas
as tres instrugdes de saida: C, De E.
‘As instrugées légicas adicionais na entrada (condi-
bes) podem ser programadas nas malhas de saida para
melhorar 0 controle condicional das saidas. Quando exis-
te um caminho légico verdadeiro, inciuindo condigoes
extras de entrada na malha de uma saida, aquela malha
F F
|
Figura 5.26 Instrugdo tipica de malha.
8
| L iH-O
Figura 5.27 Malhas pralelasna entrada,
| ¢ 6
I raul
«| }O4
>
Figura 5.28 Malhas paralelasna said
torna-se verdadeira. No exemplo mostrado na Figura
5.29, Ae D ou Be D fornecem um caminho logico para F.
As malhas na entrada e na saida podem ser coleciona
das (Figura 5.30) para evita instrugGes redundantese para
aceleraro tempo de varredura do processado, eestacole-
«a0 de malhas comeca ou termina dentro de outra malha.
Em alguns modelos de CLP, a programacio de um
circuito de malhas dentro de um circuito ou de uma co-
legdo de malhas nao ¢ feta diretamente; contudo, € pos
sivel programar uma condigao de malha equivaléncia l6-
gica. A Figura 5.31 mostra 6 exemplo de um circuito que
contém uma colegio de contatos D. Para obter a ligica
necessiria, esse circuito deveria ser programado como
‘mostra @ Figura 5.32. A duplicagao do contato C elimina
a colegio de contatos D, e a colecio de malhas pode ser
convertida em malhas nao colecionadas pela repeticio
as instrugdes para fazer equivalentes paralelos.
Alguns fabricantes de CLP nao limitam virtual-
mente a permissio dos elementos série, malhas pa-
ralelas ou saidas, mas outros podem imitar 0 nimero
de instrugdes de contatos em série incluidos em um
degeau de um diagrama ladder, assim como podem li-
ilar © nimero de malhas parilelas. Além disso, existe
‘uma limitagdo condicional com alguns CLP
GT yer
Figura 5.29 Condigdes com malhas paralelas na:
i It H
It
Figura 5.30 Coleco de malhas na entrada e na saida
a
7
Figura's.31 Programa de colecia de contatos Controladores l6gicos programsveis
se at
HE
A c
[TE naga do
e ad
Figura 5.32 Programa necessario para eliminar uma cole
Bo decontatos.
uma saida por degrau, que deve ser posicionada no final
do degrau. A inica limitagao no nimeto de degraus €
a capacidade da meméria. A Figura 5.33 mostra o dia~
grama de uma matriz de limitagdo para um CLP tipico.
(© maximo possivel séo sete linhas paralelase 10 contatos
fem séries por degrau.
utra limitagio para a programagio de mathas de
circuitos € que um CLP nao permite a programagio
de contatos na vertical, como mostra o contato C do
programa do usuario, na Figura 5.34. Para obter a logi-
ca necessiria, 0 circuito poderia ser programado como
mostra a Figura 5.35.
© processador examina a logica ladder do degra
quanto & continuidade ldgica da esquerda para a diteita
apenas; ele munca permite um fluxo da direita para a es
querda, 0 que representa um problema para os circuitos
dos usuarios de programas semelhantes a0 mostrado na
Figura 5.36, Se programacda desse modo, a combina¢io de
contatos FDBC seri ignorada, como mostra a Figura 5.37.
5.7 Instrugdes dos relés
internos
A maioria dos CLPs tem uma érea alocada na meméria
conhecida como bits de armazenamento interno, também
| ws nis —
HEE
7 irae
so main
:
Figura 5.33 Diagrama da matriz de limitac3o do CLP.
chamados de saidas internas, bobinas internas, relés de
‘controle interno ou simplesmente bits internas, Saidas in-
ternas sio sinais liga/desliga gerados pela ligica progra-
mada ¢, diferentemente de uma saida de sinal disereto,
nao controlam diretamente um dispositivo de saida no
‘campo. Bla funciona como qualquer saida que € conto:
lada pela logica do programa; contudo, ¢ utilizada estri-
tamente para finalidades internas.
‘A vantagem do uso das saidas internas & que existem
varias situagdes em que uma instrugao de saida € requi-
sitada em um programa, mas nio € necesséria uma co-
nexao fisica com o dispositivo de campo. Se nao ha saida
fisica conectada a um bit de enderego, este pode ser utili-
zado como ponto de armazenamento interno, Os bits de
armazenamento interno ou pontos podem ser programa-
dos pelo ususrio para executar fungdes de um relé sem
‘ocupar uma said fisica. Desse modo, as saidas internas
ft tH
a+
Equacao boleara: Y= (AD} + (BCD) + (BE) + (ACE)
Figura 5.34 Programa com contato vertical
a 2 x |
A c =
FO
Figura 5.35 Reprogremado para eliminar contatos verticais.
A a c r
«I
Equagio bodleana: Y= (ABQ + (ADE) + (FE) + (FDBC)
Figura 5.36 Circuito original Capitulo $_Programagao bisica do CLP
podem minimizar, na pritica, a necessidade de pontos de
saida do médulo
Saidas internas sio single-bit (bits tnicos) armazena~
dos na memiria ¢ sio tratadas como tal. Os controlado-
res do modelo SLC 500 utilizam arquivo de bit B3 para
armazenagem e enderegamento dos bits de sada interna,
© enderecamento para o bit B3:1/3, mostrado na Figura
5.38, consiste no niimero do arquivo seguido pela palavra
« pelos ntimeros do bit
‘Um relé de controle interno pode ser utilizado quan-
do um programa necessita de mais contatos em série do
que os permitidos no degrau. A Figura 5.39 mostra um
Circuito que permite apenas 7 contatos em série quando,
na realidade, ha a necessidade de 12 para a légica progra-
mada, Para resolver esse problema, os contatos sio divi-
didos em dois degraus. O degrau I contém sete dos con-
tatos requeridos e é programado para a bobina do relé de
controle interno B3:1/3. 0 enderega do primeiro contato
programado no degrau 2 & B3:1/3, seguido pelos cinco
contatos ¢ a saida de sinal discreto. Quando a l6gica que
controla a saida interna for verdadeira,o bit referenciado
4
.
:
4 iu
Figura 5.37 Circulto reprogramado.
Entradas de sinas iecrotos
1239 45 6 7 on
Depan H
pee
Sut
Entradas de sinais discretos: -
ewe oo ne
onan H
Fee ait
ae aah
ial
Figura5.39 Relé de controle interno programado.
1B3:1/3 é ligado ou estabelecido como 1. A vantagem de
‘um bit de armazenamento interno nesse modo é que no,
da necessidade de espago fisico na saida.
5.8 Programando as func6es
verificador de fechado ou
ligado e verificador de
aberto ou desligado
‘A Figura 5.40 mostra um programa simples que utiliza
4 instrucio verificador de fechado (XIC): 0 diagrama de
‘um circuito e um programa que fornece o mesmo resul-
tado. Note que os dois botaes de comando NA e NF estio
representados pelo simbolo do verificador Fechados isso
porque o estado normal de uma entrada (NA ou NF) néo
importa para o controlador, mas sim se o contato precisa
Figura 5.38 Os controladores SLC 500 usam arquivo de bit B3 pare o bit de enderecamento interno, Controladores l6gicos programsveis
Cireito com os condtores
Programa do usuario que trnece
pda IES
Figura 5.40 Programa simples que usa a instrucao verficador de fechado (XIC).
ser fechado para enengizar a sada; entao a instrugio ve-
rificedor de fechado € utilizada. Como é preciso que os
dois botdes de comando estejam fechados para energizar
o sinaleiro laminoso, a instrugao verficador de fechado €
utilizada para os dois.
‘A Figura 541 mostra um programa simples que uti-
liza a instrucao verificador de aberto (XIO): 0 diagrama
do circuito € o programa do usuirio. No diagrama do
circuito, quando o botio de comando esté aberto, a bo-
bina do relé CR & desenergizada e seu contato NA fecha
para ligar o sinaleiro Iuminoso: quando 0 botao de co:
mando esta fechado, « bobina do relé CR ¢ energizada, ¢
seu contato NF abre para desligar o sinaleiro luminoso,
Esse botdo ¢ representado no programa do usuiio por
uma instrugio verificador de aberto, porque o degra
deve ser verdadeiro quando 0 botao de comando exter-
no esté aberto e falso quando botao de comando esté
fechado; e esta representagao satisfaz essas necessidades,
Aagdo mecinica dos botdes de comando NA ou NF nao)
€ uma consideragio, ¢ é importante lembrar que 0 pro-
sgrama do usuario nio & um circuito elétrico, mas um
ircuito légico, ¢ €a continuidade Kigica que interessa no
estabelecimento de uma saida,
‘A Figura 5.42 mostra um programa simples que uti-
liza as duas instrugoes, XIC e XIO; ela resume 0 estado
ligado/desligado da saida conforme determinado pela
smudansa nos estados das entradas no degrau. Os estados
légicos (0 ou 1) indicam se uma instrugio é verdadeira
cu falsa e sio a base do funcionamento do controlador.
© aspecto de tempo esti relacionado com as repetidas
vyarreduras do programa, em que a tabela de entrada €
atwalizada com 0s estados dos bits mais atuais.
‘ctrouto com 08 condutores
Pai
3 —@
2
5.9 Entrando com o
diagrama ladder
Atualmente, a maioria dos pacotes de programacio de
CLP funciona no ambiente Windows: por exemplo, 0s
pacotes de programas da RSLogis, da Allen-Bradley, sio
utilizados para 0 desenvolvimento de programas em 16-
gica ladder, Esse ambiente de programacio, em virias
verses, pode ser utilizado para programar o PLC-5, SLC
500, ControlLogix ea familia de processadores Micro-
Logix, ¢ tem como caracteristica adicional o fato de os
programas serem compativeis com programas que foram
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