Lgica Digital Laboratorio # 3 Unidad Aritmtico-Lgica de 4 bits 1.

Objetivo
Disear e implementar un circuito para realizar operaciones aritmticas y lgicas con componentes combinacionales MSI y con dispositivos lgicos programables.

1.1. Especficos
Comprobar el funcionamiento de comparadores y sumadores/restadores MSI. Describir circuitos comparadores, sumadores y restadores en PLDs.

2. Procedimiento 2.1. Unidad Aritmtico-Lgica de 4 bits

Luego del xito de su contador de monedas, su cliente ha decidido construir una nueva versin del sistema de conteo de monedas. La nueva versin ser reconfigurable, se podrn cambiar los precios de los dulces, se podrn recibir varias monedas de cada denominacin y se podr entregar cambio en caso de que el cliente introduzca ms dinero de lo necesario. A pesar de que usted opina lo contrario, el cliente insiste que el diseo debe estar basado en un microprocesador de 4 bits. En particular, el cliente esta decidido a pagar por el diseo y construccin completos de este microprocesador. Para ello, le encarga como primera tarea disear una unidad aritmtico-lgica (ALU) para el nuevo procesador. Suponga que la ALU toma dos entradas A y B, las cuales corresponden a nmeros decimales con signo representados en complemento a dos. La operacin que realizar la ALU se puede seleccionar mediante una seal de control F de 3 bits. La siguiente tabla muestra las operaciones disponibles en la ALU a implementar: Entradas de Seleccin F 2F 1F 0 000 001 010 011 100 101 110 111 Operacin A AND B A OR B A+B No utilizada A AND B A OR B AB 0001 si A<B 0000 en otros casos

Para las operaciones de suma y resta, utilice un sumador/restador similar al discutido en clase. Tenga en cuenta que el bit de Overflow se activar de acuerdo a las reglas de la suma y resta aritmticas entre nmeros en complemento a dos: Suma Al realizar la suma, el bit de acarreo de salida se ignora.

Si se suman dos nmeros en complemento a dos, y ambos tienen el mismo signo, ocurre sobre flujo si y solo si el resultado tiene el signo opuesto. Nunca ocurrir sobre flujo cuando se suman dos nmeros con signos diferentes. Resta Al realizar la resta, el bit de acarreo de salida se ignora. Si se restan dos nmeros en complemento a dos con signos diferentes, ocurre sobre flujo si y solo si el resultado tiene el mismo signo que el substraendo.

La operacin de comparacin correspondiente al cdigo F=111 debe funcionar sin importar si ocurre un sobre flujo o no en el sumador. Recuerde que para la comparacin, las entradas A y B tambin se encuentran en representacin en complemento a 2. Parte de su misin es disear la lgica combinacional adecuada para generar tanto el bit de Overflow como la funcin de comparacin. Dichos diseos debe estar sustentados por tablas de verdad, esquemas y ecuaciones de los circuitos mnimos resultantes. Diagrama de Bloques El diagrama de bloques ilustra las entradas de datos A y B de 4 bits, la entrada de seleccin de operacin F de 3 bits, y las salidas Y de 4 bits y Overflow de 1 bit. Las entradas A, B y F sern capturadas mediante un conjunto de DIP switches. La salida de Overflow ser visualizada mediante un LED. El cliente le proporciona la siguiente arquitectura preliminar de una ALU, la cual puede utilizar como gua para su implementacin. Usted tiene libertad para modificar este diseo (parcial o totalmente) para cumplir con todos los requerimientos mencionados en este documento. Particularmente, los circuitos del bit de Overflow y la funcin comparadora deben ser modificados sustancialmente para satisfacer las necesidades del cliente. Prototipos Usted debe presentar dos prototipos del sistema el da 5 de Octubre de acuerdo a los siguientes requerimientos: 1. Prototipo basado en circuitos integrados MSI: a. La visualizacin de los valores binarios de 4 bits en cada entrada y salida del sistema debe realizarse utilizando LEDs. b. Puede utilizar componentes MSI y LSI tales como multiplexores, sumador, compuertas, etc.

2. Prototipo basado en dispositivos lgicos programables (Tarjeta Altera UP2, Tarjeta Altera Excalibur o Tarjeta Xilinx Spartan): a. La visualizacin de la salida del sistema debe realizarse utilizando los displays de 7 segmentos disponibles en la tarjeta de desarrollo. b. Usted tiene libertad en decidir como visualizar la salida en los displays. Por ejemplo, cuando la salida Y = 1010 = -610 los displays podran mostrar el mostrar el nmero -6 o el dgito hexadecimal A. c. De igual manera, el cliente le permite extender la funcionalidad de su diseo, siempre y cuando se cumplan con los requisitos mnimos consignados en este documento. d. Realice la descripcion en VHDL del sistema siguiendo un esquema jerrquico, de la siguiente manera: i. Describa en VHDL el decodificador que toma la salida Y en complemento a 2, y la muestra en los displays de 7-segmentos. Utilice el estilo algortmico. ii. Describa en VHDL un circuito sumador completo de 1 bit. Utilice el estilo RTL. iii. Describa un sumador de 4 bits a partir sumadores de 1 bit, utilizando el estilo estructural. iv. En caso de que necesite otros componentes como multiplexores, decodificadores, etc., realice la descripcin de cada uno de estos por separado. v. Simule cada uno de los componentes anteriores individualmente para asegurarse de su correcto funcionamiento. vi. Finalmente, realice la descripcion del circuito completo utilizando el estilo estructural, haciendo uso de los componentes descritos anteriormente.

3. Informe de Laboratorio
El informe de laboratorio debe entregarse en formato IEEE Transactions, con una EXTENSIN NO MAYOR A 6 PGINAS (3 HOJAS). Debe contener al menos los siguientes tems: I. Tablas de verdad. II. Diagrama esquemtico completo del circuito diseado. III. Descripcin y simulacin en VHDL. IV. Incluir una fotografa cada circuito implementado. V. Resultados obtenidos y anlisis. VI. Conclusiones. VII. Bibliografa. FECHA DE ENTREGA: Octubre 5, 2011