Você está na página 1de 82

UNIVERSIDADE DO ESTADO DO RIO DE JANEIRO Faculdade de Engenharia Departamento de Engenharia Eletrnica e de Telecomunicaes

PROJETO DE GRADUAO

Retificador PWM Boost Dobrador de Tenso com Reduo da distoro Harmnica na Fonte

Felipe Jos da Costa Padilha

Orientadora: Prof Maria Dias Bellar Co-orientador: Prof. Jos Paulo Vilela Soares da Cunha Coordenador: Prof. Paulo Sergio Rodrigues Alonso

Fevereiro de 2004

Ficha catalogrfica

PADILHA, Felipe Jos da Costa Retificador PWM Boost Dobrador de Tenso com Reduo da distoro Harmnica na Fonte. X, 72 pp, 29,7 cm (UERJ, Engenharia Eletrnica,2004) Projeto de Graduao Universidade do Estado do Rio de Janeiro.

1.Retificadores a diodos 2. Fontes chaveadas 3.Retificador Boost PWM 4. Correo do fator de potncia (FP)

I. UERJ/FEN II. Ttulo (srie)

II

Dedicatria

A meus pais, Norival Mendona Padilha e Nilce Guilhermina Ludolf da Costa Padilha e toda a minha famlia, que em tudo me apoiaram. Eles desdobraram-se com sacrifcios para me oferecer as condies necessrias ao meu bem estar, disponibilizando recursos e apoios em todas as minhas atividades desenvolvidas durante o curso de graduao, seja atravs da educao, de preceitos de conduta moral ou pela forma determinada e abnegada de superar obstculos em meu favor, nunca me educando com palavras vazias, mas sempre pela fora do exemplo. A minha tia Eunice Belliene de Andrade pela acolhida nos primeiros meses do curso. T-los em minha vida uma beno recebida de Deus.

III

Agradecimentos

A Deus, a quem eu sirvo de corao inteiro e que sempre o Emanuel - Deus conosco, realidade em minha vida, ajudando-me a ser honesto e a ter carter na hora das provas; nos momentos difceis, esclarecendo sempre minha mente, fortalecendo minha f para o testemunho fiel diariamente. Prof . Maria Dias Bellar, que um exemplo de profissional que ama sua Universidade e sabe torn-la cada dia maior, superando dificuldades e prosseguindo na busca da execuo de um trabalho cada vez melhor; por conduzir seus orientandos de forma objetiva e precisa, com sugestes prticas e eficientes, sempre se empenhando em conseguir recursos para o equipamento do laboratrio. Caso contrrio seria muito difcil a realizao dos trabalhos relacionados eletrnica de potncia da UERJ. Seu incentivo permanente serviu-me de guia para o ritmo e dedicao dados aos trabalhos realizados. Ao Prof. Jos Paulo, por sua dedicao na ministrao de sua disciplina, que muito ajudou no entendimento e embasamento terico deste projeto, bem como sua ajuda com conselhos, no decorrer do mesmo. Ao Prof. Paulo Srgio Rodrigues Alonso, por suas sugestes e orientaes para o cumprimento do prazo e boa execuo deste projeto. Aos professores do Departamento de Engenharia Eletrnica e de Telecomunicaes da Faculdade de Engenharia da UERJ e aos funcionrios em geral pelo trabalho desenvolvido ao longo do perodo de graduao do ciclo profissional, o que certamente possibilitou a concluso do mesmo. Em especial ao Prof. Raul Jos da Silva Cmara Mauricio da Fonseca, do Instituto de Fsica da UERJ, que teve importante contribuio para a formao do aluno e seu ingresso na rea de pesquisa, como orientador do projeto de pesquisa desenvolvido nos primeiros anos do curso de graduao.

IV

Resumo

Retificador Dobrador de Tenso tipo Boost PWM


A cada dia vem aumentando o interesse em desenvolver topologias de retificadores com a capacidade de tornar o Fator de Potncia unitrio, devido ao aumento de custos no uso de energia, bem como ao crescimento de regulamentaes sobre qualidade de energia e harmnicos presentes na rede eltrica. Dentre estas topologias o Retificador Monofsico Dobrador de Tenso tipo Boost PWM pode ser considerado uma escolha interessante, para aplicaes de baixo custo. Consideraes sobre o desempenho, tal como tenso de sada, Fator de Potncia de entrada e distoro harmnica (THD%) ser discutido baseados em simulaes digitais usando os programas Pspice e Psim, na verso estudante. Neste trabalho ser considerado como estratgia de controle o controle preditivo de corrente com banda de histerese, tambm conhecido como controle bang-bang, e resultados experimentais tambm sero mostrados com a finalidade de comparar esta topologia com o convencional retificador monofsico em ponte completa.

Abstract
PWM Voltage-Doubler Boost Rectifier
There has been a growing interest in the development of front-end rectifier topologies, with input current waveshaping capability for unitary power factor, due to the increasing costs on the utility usage, and power quality regulations with strict harmonic standards in the AC mains. Among these, the PWM Voltage-Doubler Boost Rectifier can be considered as an interesting choice for single-phase low-cost applications. Performance considerations, such as the output voltage, input power factor and harmonic distortion (THD%), will be discussed by digital simulations using Pspice and Psim student is considered as feedback loop version softwares .In this work, the current predictive control associated with histeresis band PWM, also known as bang-bang control, with the conventional full bridge single-phase rectifier. strategy and experimental results will also be shown in order to compare this topology

VI

ndice
1) INTRODUO .............................................................................................................................. 1 1.1) OBJETIVOS ..................................................................................................................... 2 1.2) METODOLOGIA ............................................................................................................... 4 2) RETIFICADORES MONOFSICOS A DIODOS .............................................................................. 5 2.1) RETIFICADOR MONOFSICO EM PONTE COM FILTRO CAPACITIVO ............................ 5 2.2) RETIFICADOR MONOFSICO EM PONTE COM FILTRO LC ............................................ 9 2.3) RETIFICADOR MONOFSICO DOBRADOR DE TENSO................................................16 2.4) CONCLUSO..................................................................................................................19 3) RETIFICADOR MONOFSICO DOBRADOR TIPO BOOST PWM COM CONTROLE DO FATOR DE POTNCIA(FP)...............................................................................................................21 3.1) FUNCIONAMENTO DA ESTRATGIA DE CONTROLE COM FATOR DE POTNCIA UNITRIO........................................................................................................................................24 3.2) CONFIGURAO DO SISTEMA DE CONTROLE............................................................29 3.3) CONTROLE PWM DE CORRENTE POR BANDA DE HISTERESE...................................30 3.4) MODELO DO RETIFICADOR DOBRADOR BOOST PWM POR BANDA DE HISTERESE...............................................................................................................................................32 4) MONTAGEM E TESTES PRELIMINARES DO PROTTIPO ..........................................................35 4.1) CIRCUITO DE ACIONAMENTO DOS TRANSISTORES DE POTNCIA ............................36 4.1.1) PRIMEIRO TESTE DO CIRCUIOT DRIVER IR2110 ................................................38 4.1.2) RESULTADOS EXPERIMENTAIS DO PRIMEIRO TESTE DO DRIVER IR2110 .......39 4.1.3) SEG UNDO TESTE DO CIRCUIOT DRIVER IR2110 ...............................................41 4.1.4). RESULTADOS EXPERIMENTAIS DO SEGUNDO TESTE DO DRIVER IR2110 .....42 4.2) SISTEMA DE AQUISIO DO SINAL DE SINCRONISMO DO CONTROLE ......................44 4.3) IMPLEMENTAO DOS CIRCUITOS DE GANHO ...........................................................46 4.4) CIRCUITO SUBTRATOR .................................................................................................47 4.5) CIRCUITO COMPARADOR..............................................................................................48 4.6) CIRCUITO DE MEMRIA DO ESTADO DAS CHAVES .....................................................49 4.7) CIRCUITO GERADOR DE ATRASO.................................................................................51 4.8) CONFORMADOR ELEVADOR DE NVEL ........................................................................52 5.9) SENSOR DE CORRENTE................................................................................................53 5) RESULTADOS EXPERIMENTAIS .................................................................................................54 5.1) MEDIDA EXPERIMENTAL COM CONTROLE POR BANDA DE HISTERES E ....................54 5.1.1) EXPERIMENTOS COM O CONTROLE DESATIVADO...........................................56 5.2) EXPERIMENTO COM SOBRECARGA .............................................................................58 5.3) EXPERIMENTO COM A APLICAO DE FILTROS .........................................................59 6) CONCLUSES ............................................................................................................................61 7) DIFICULDADES DURANTE O DESENVOLVIMENTO DO PROTTIPO .........................................61 8) PROPOSTAS PARA CONTINUAO DESTE ESTUDO ................................................................62

VII

ndice de Figuras

Figura 1.1: Retificador monofsico Dobrador de Tenso tipo Boost PWM. Figura 1.2: Retificador monofsico em ponte completa com filtro LC. (a) retificador em ponte com filtro capacitivo; (b) retificador em ponte com filtro LC; (c) retificador dobrador de tenso. Figura 2.2: Topologia do retificador com filtro capacitivo. 6 Figura 2.3: Formas de onda do retificador monofsico com filtro capacitivo. Figura 2.4: Componentes de Fourier da corrente na fonte (Is) do retificador com filtro capacitivo. 7 9 Figura 2.5: Retificador monofsico em ponte completa com filtro LC. 3 Figura 2.1: Topologias convencionais de retificadores monofsicos a diodo :

3 5

Figura 2.6: Formas de onda do retificador em ponte completa com filtro LC. Figura 2.7: Corrente no indutor no limiar da conduo contnua de corrente. Figura 2.8: Retificador em ponte com filtro LC e L=Lc . Figura 2.9: Formas de onda do retificador L=Lc. monofsico com L=Lc. 13 12 13

9 11

Figura 2.10: Componentes de Fourier da corrente na fonte (Is) do retificador Figura 2.11: Formas de onda do retificador da Fig.2.8 com Lprtico (L=5mH). Figura 2.13: Retificador dobrador de tenso com o valor tpico para L. Figura 2.14: Simulao do retificador dobrador de tenso. Dobrador de tenso. 18 21 22 22 17 Figura 2.15: Componentes de Fourier da corrente na fonte (Is) do retificador Figura 3.1: Diagrama bsico do conversor CA-CC com controle de fator de potncia. Figura 3.2: Circuito equivalente para o conversor chaveado. Figura 3.3: Circuito equivalente na freqncia fundamental. fundamental V1. 23 24 27 26 27 28 30 31 17 15 15

Figura 2.12: Componentes de Fourier da corrente na fonte (Is) do retificador com L=Lprtico.

Figura 3.4: Implementao da onda quadrada para a obteno da componente Figura 3.5: (a) Circuito retificador; (b) Diagrama em blocos do sistema de controle. Figura 3.6: Etapa de pr-carga dos capacitores . Figura 3.7: Sub-circuitos representativos do Retificador Dobrador Boost PWM. Figura 3.8: Resultados da tcnica de correo do Fator de Potncia. Figura 3.9: Processo de comutao das chaves semicondutoras. Figura 3.10: Configurao completa do sistema de controle. Figura 3.11: Configurao do sistema de controle usado. 29

Figura 3.12: Circuito de chaveamento PWM por banda de histerese.

VIII

Figura 3.13: Circuito de chaveamento PWM por banda de histerese. Figura 3.14: Modelo do retificador dobrador Boost PWM implementado. Figura 3.15: Resultados da simulao do modelo da Fig.3.14. Figura 4.1: Diagrama em blocos do prottipo. 35 37 Figura 4.2: Possvel tcnica de acionamento de chaves Flutuantes. Figura 4.4: Primeiro teste do circuito Driver IR2110. Figura 4.6: Teste do canal aterrado (LIN=60kHz). Figura 4.7: Segundo circuito driver com o IR2110. Figura 4.8: Tenso medida no diodo D5. 42 43 43 44 41 40 40 41 34

31 33

Figura 4.3: Circuito do primeiro teste do driver IR2110 com ambos os canais aterrados. Figura 4.5: Teste do canal com gate flutuante (HIN=60kHz).

39

Figura 4.9: Tenso na carga do canal com gate flutuante. Figura 4.10: Tenso na carga do canal aterrado. Figura 4.11: Circuito de acionamento completo para as chaves. Figura 4.13: Circuito de ganho. 46 47 48 49 50 51 53

Figura 4.12: Amplificador diferencial para gerar o sinal de referncia (bloco1). Figura 4.14: Circuito subtrator (bloco 3). Figura 4.16: Circuito de memria (bloco 4). Figura 4.17: Sinal de erro do controlador. Figura 4.18: Circuito gerador de atraso. Figura 4.19: Circuito elevador de nvel. de fator de potncia. 54 55

45

Figura 4.15: Circuito comparador tipo janela (bloco 2).

Figura 5.1: Prottipo experimental do conversor Boost com controle Figura 5.2: Primeiro resultado experimental (Azul-Corrente de entrada Is; Vermelho-Tenso de entrada Vs; Verde-Tenso de sada Vo). Figura 5.3: Primeiro resultado experimental com o controle desativado. Figura 5.4:Resultados experimentais com sobrecarga. Figura 5.5: Resultados experimentais com uso de filtro. 58 59 57

IX

ndice de Tabelas

Tabela 2.1: Harmnicos da corrente na fonte(Is) com filtro capacitivo. Tabela 2.2: Harmnicos da corrente na fonte(Is) com L=Lc. Tabela 2.3: Harmnicos da corrente na fonte(is) com L=L tpico. Tabela 2.5: Sumrio das simulaes. 19 49 60 14 16

Tabela 2.4: Espectro da corrente na fonte (Is) do retificador dobrador de tenso.

18

Tabela 4.1: Tabela verdade do Flip-Flop SR.


Tabela 5.1: Sumrio dos resultados experimentais.

1) Introduo
Os conversores CA-CC so amplamente utilizados, devido necessidade freqente de se obter tenses contnuas, a partir de tenses senoidais de entrada. Neste caso so muito comuns circuitos reguladores com transistores operando na regio linear. medida que a potncia do conversor cresce, este tipo de projeto tornase inconveniente pois os dispositivos semicondutores tipo transistores, quando operam na regio linear, apresentam maiores perdas de energia, por dissipao de calor. O uso de tcnicas de chaveamento apresenta melhorias na eficincia do conversor uma vez que os dispositivos semicondutores quando funcionam no modo chaveado, ou seja, corte e saturao, apresentam menores perdas do que quando atuam na regio linear. De modo geral, um conversor eletrnico de potncia composto de um estgio de potncia conectado a um estgio com circuitos eletrnicos que realiza a funo de controle. O estgio de controle gera os pulsos para conduo e corte das chaves semicondutoras de potncia que podem ser transistores, bipolares, Mosfets e IGBTs (Insulated Gate Bipolar Transistor) ou tiristores, tais como SCR(Silicon Controled Rectifier). Desde os anos 60 tem havido um constante avano no desenvolvimento destes dispositivos. A grande variedade destas chaves no mercado tem propiciado o aumento do uso de conversores chaveados em diversas aplicaes. As reas de aplicao se ampliam a medida em que o desenvolvimento da tecnologia aumenta os limites de operao das chaves em termos de nveis de potncia e resposta em freqncia. Existem diversas topologias de retificadores disponveis na literatura, mas a mais utilizada na indstria, devido facilidade de projeto e menor custo, tem sido a que utiliza ponte de diodos com filtragem passiva. Nestes retificadores, porm, verifica-se uma alta distoro harmnica total na corrente de entrada (THDi%), o que se traduz numa diminuio do fator de potncia de entrada (FP), e no aumento da interferncia eletromagntica (Electromagnetic Interference -EMI) em outros equipamentos eletrnicos nas proximidades, o que pode acarretar no mau funcionamento dos mesmos. Podem ser citadas como desvantagens de um baixo FP e elevada distoro, dentre outros, os seguintes fatos:

A mxima potncia ativa fornecida em uma instalao eltrica limitada pelo FP;

As harmnicas de corrente provocam um sobredimensionamento da instalao eltrica e dos transformadores, alm de aumentar as perdas no cobre (efeito pelicular);

As componentes harmnicas podem excitar ressonncias no sistema de potncia. Isto pode causar picos de tenso e de corrente que danifiquem outros dispositivos ou equipamentos conectados ao mesmo ponto de rede;

Sub-utilizao da capacidade de potncia eltrica disponvel e, como conseqncia, o aumento de custos. A melhoria da eficincia no uso da energia eltrica constitui-se atualmente num

motivo de preocupao de diversas agncias regulamentadoras em vrios pases [2], o que contribui para o surgimento da rea de estudos chamada de Qualidade de Energia. Nestes estudos, os fatores indicativos mais populares para a medio da qualidade de energia tm sido o fator de potncia total (FPT) e a distoro harmnica total (THD%). Portanto, importante o estudo de tcnicas capazes de solucionar ou minimizar estes efeitos e, alm disto, o desenvolvimento de conversores eletrnicos que proporcionem melhoria do fator de potncia com reduo da distoro harmnica. O foco deste trabalho o desenvolvimento experimental de um retificador monofsico que proporcione a reduo da distoro harmnica da corrente na fonte e, conseqentemente, a melhoria do fator de potncia.

1.1) Objetivos
Diversas topologias de retificadores monofsicos podem ser encontradas na literatura. (basicamente elas se constituem em circuitos a diodos com filtro passivo ou em circuitos com algum tipo de controle por modulao de largura de pulso (Pulse Width Modulation PWM)) [2]-[5]. As topologias de retificadores tipo PWM freqentemente so apresentadas na literatura como uma soluo para melhorar o desempenho e a qualidade de energia, no que diz respeito ao fator de potncia e distoro harmnica total( THDi%). Neste trabalho considerou-se a implementao do conversor CA-CC dobrador de tenso tipo Boost PWM, mostrado na Fig.1.1. 2

Fig.1.1: Retificador monofsico Dobrador de Tenso tipo Boost PWM.

Os objetivos deste trabalho so: a) A montagem de um prottipo experimental; b) A anlise comparativa de desempenho do conversor projetado quanto qualidade de energia em relao ao desempenho de um retificador monofsico convencional (Fig.1.2).

Fig.1.2: Retificador monofsico em ponte completa com filtro LC.

1.2) Metodologia
A metodologia utilizada neste trabalho a seguinte: Modelagem e simulao digital de circuitos, usando os programas disponveis no laboratrio de engenharia eltrica da UERJ; Identificao, projeto e testes experimentais de circuitos eletrnicos para a realizao de experimentos em bancada; Anlise dos resultados experimentais e de simulaes digitais.

2) Retificadores monofsicos a diodos


Nesta seo ser apresentada uma anlise de desempenho de algumas topologias convencionais de retificadores monofsicos a diodo. Esta anlise baseada em resultados obtidos por programas de simulao (Pspice, Psim 6.0), os quais permitem analisar os parmetros de qualidade de energia THD% e FP. A Fig.2.1 mostra as topologias consideradas para anlise.

Fig.2.1: Topologias convencionais de retificadores monofsicos a diodo: (a) retificador em ponte com filtro capacitivo;(b) retificador em ponte com filtro LC; (c) retificador dobrador de tenso.

2.1) Retificador monofsico em ponte com filtro capacitivo


A Fig. 2.2 mostra uma topologia de retificador monofsico muito utilizada em circuitos de pequena potncia, caracterizado pelo uso de uma ponte retificadora de onda completa com filtro capacitivo. Estes retificadores omitem o uso do indutor de filtro e possuem apenas o objetivo de retificar a tenso senoidal de entrada, fornecendo

como sada uma tenso contnua, no regulada, que servir para alimentar circuitos eletrnicos conectados ao mesmo Algumas caractersticas deste tipo de topologia de retificador tais como THDi% e fator de potncia (FP) sero analisados em simulaes. A especificao do capacitor de filtro ser realizado na seco 2.2, onde analisado o retificador com filtro LC. Considerou-se os seguintes parmetros: Potncia de sada = 1kW; Tenso de entrada (Vs)=220 Vrms; C=1320 F; R= 90 ohms.

Fig.2.2: Topologia do retificador com filtro capacitivo.

A Fig.2.3 apresenta as formas de onda da tenso Vs e da corrente de entrada Is, e da tenso de sada Vo, obtidas com o programa Psim 6.0. A Fig.2.4 e a Tabela 2.1 mostram o resultado da anlise de Fourier da corrente Is. Nota-se que as componentes de Fourier so compostas basicamente por harmnicos mpares. 6

Fig.2.3: Formas de onda do retificador monofsico com filtro capacitivo.

Fig.2.4: Componentes de Fourier da corrente na fonte (Is) do retificador com filtro capacitivo.

Tabela 2.1: Harmnicos da corrente na fonte(Is) com filtro capacitivo.

Harmnico 1 2 3 4 5 6 7 8 9 10

Freq.(Hz) 6.000E+01 1.200E+02 1.800E+02 2.400E+02 3.000E+02 3.600E+02 4.200E+02 4.800E+02 5.400E+02 6.000E+02

Mdulo(A) 6.591E+00 6.344E-04 6.295E+00 1.133E-03 5.733E+00 1.490E-03 4.961E+00 1.664E-03 4.053E+00 1.656E-03

FASE(Graus) -1.714E+02 4.517E+00 2.596E+01 -1.425E+02 -1.365E+02 6.540E+01 6.159E+01 -8.672E+01 -9.954E+01 1.232E+02

THDi = 173.66% A partir dos resultados da Tabela 2.1, fornecidos pelo Pspice, obtm-se o Fator de Potncia por [3]:

FP =

cos1 1 + THDi %

(2.1)

onde cos1 o ngulo da fundamental, mostrado na Tabela 2.1 e THDi % a distoro harmnica total da corrente de entrada (Is), obtidos na simulao com o Pspice . cos(171.4) 0 1 + (1.74) 2

= 0.49 em atraso

Nesta topologia a corrente de entrada apresenta picos de estreita durao (Fig.2.3), que surgem devido carga do capacitor, durante a conduo dos diodos. Pode ser observado que o ndice de harmnicos (THDi%) nesta topologia grande, bem como seu baixo fator potncia (FP), fatores estes que inviabiliza o uso desta topologia em altas potncias e demonstra a precariedade desta configurao no que diz respeito qualidade de energia.

2.2) Retificador monofsico em ponte com filtro LC


Nesta seo descrito um procedimento de projeto do filtro LC para o caso da topologia monofsica em ponte completa (Fig.2.5). Neste tipo de retificador adicionado um indutor de filtro afim de reduzir o contedo de harmnicos da corrente de entrada, fator este que melhorar o THDi% e o FP.

Fig.2.5: Retificador monofsico em ponte completa com filtro LC.

Considera-se que a tenso de entrada Vs do retificador igual a amplitudes em p.u.(per unit).

2Vsin (t ) .

A Fig.2.6 representa a tenso Vs e a forma da tenso retificada (Va), com

Fig.2.6: Formas de onda do retificador em ponte completa com filtro LC.

A srie de Fourier da tenso retificada (Fig.2.6) em onda completa pode ser aproximada por [5]: (2.2) 2Vm .

onde Vm igual a

2V , e a tenso mdia de sada Vo igual a

Desprezando-se a influncia da carga, das perdas e da impedncia do capacitor, a corrente iL no indutor pode ser aproximadamente representada por:

(2.3) sendo: Z n nL

n 900 .
Onde iL,n o valor de pico da n-sima componente harmnica, e Zn e n so respectivamente a impedncia e o ngulo de deslocamento para o n-simo harmnico. Para o dimensionamento do filtro assumiu-se que iL representada pela componente mdia Io = Vo e pelo harmnico dominante iL,2 , de forma que: R (2.4) Onde a 2 componente ento : Onde: Z 2 = 2L A Fig.2.7 mostra iL no limite da conduo contnua de corrente, onde Io e iL,2,max so iguais, de modo que: 2Vm 4Vm = R 6 L

(2.5)

10

Fig.2.7: Corrente no indutor no limiar da conduo contnua de corrente.

Portanto tem-se que: L= R 3 (2.6)

a indutncia crtica Lc. Desta forma, se L>Lc, obtm-se iL com conduo contnua de corrente. Uma vez que i2,Max flui pelo capacitor, define-se que:

Vo =
e

i2,max 2C Vo Vo

(2.7)

RFv% =

(2.8)

onde RFv% o fator de ripple. A partir de (2.4), (2.7) e (2.8) obtm-se : 2 12 LC


2

RFv % =

(2.9)

11

Como exemplo de projeto, consideram-se as seguintes especificaes: Potncia de sada = 1kW; RFv% =1% Tenso de entrada (Vs)=220 Vrms/60 Hz Atravs de (2.6) e (2.9) calcula-se aos seguintes valores: Lc = 79,6 mH ; R=90 ohms; C=1042F. Onde o capacitor foi aproximado para C=1320F, por ser uma associao em paralelo de 4 capacitores de valor comercial igual a 330F. A Fig.2.8 mostra o modelo do circuito usado nas simulaes com L=Lc , e a Fig.2.9 apresenta as respectivas formas de onda. A Fig.2.10 e a Tabela 2.2 mostram o resultado da anlise de Fourier da corrente de entrada Is.

Fig.2.8: Retificador em ponte com filtro LC e L=Lc .

12

Fig.2.9: Formas de onda do retificador L=Lc.

Fig.2.10: Componentes de Fourier da corrente na fonte (Is) do retificador monofsico com L=Lc.

13

Tabela 2.2: Harmnicos da corrente na fonte(Is) com L=Lc.

Harmnico 1 2 3 4 5 6 7 8 9 10

Freq.(Hz) 6.000E+01 1.200E+02 1.800E+02 2.400E+02 3.000E+02 3.600E+02 4.200E+02 4.800E+02 5.400E+02 6.000E+02

Mdulo(A) 3.418E+00 8.118E-03 1.309E+00 8.142E-03 6.418E-01 8.164E-03 4.308E-01 8.157E-03 3.276E-01 8.172E-03 THDi = 47.35%

FASE(Graus) 1.444E+02 -9.036E+01 -1.347E+02 -9.063E+01 -1.488E+02 -9.090E+01 -1.567E+02 -9.112E+01 -1.622E+02 -9.156E+01

A partir dos resultados da Tabela 2.2, e usando (2.1) obtm-se o fator de potncia igual a 0.734 em atraso. Nota-se que houve uma reduo do THDi% e melhoria do FP considerveis, em relao ao caso com filtro capacitivo (Fig.2.2). Porm estes resultados foram obtidos com uso de um indutor de alto valor, o que na prtica envolve consideraes de tamanho, custo e perdas de energia. Por isto, considerou-se a simulao do retificador com L num valor reduzido (L<Lc ). Adotou-se ento L=5mH por ser de mais fcil implementao. As formas de onda da corrente de entrada Is e da tenso de sada Vo para este caso (L=5mH) so mostrados na Fig.2.11 e os parmetros considerados foram: L=5mH ; R=90 ; C=1320uF

14

Fig.2.11: Formas de onda do retificador da Fig.2.8 com Lprtico (L=5mH).

Fig.2.12: Componentes de Fourier da corrente na fonte (Is) do retificador com L=Lprtico. 15

Tabela 2.3: Harmnicos da corrente na fonte(is) com L=L tpico.

Harmnico 1 2 3 4 5 6 7 8 9 10

Freq.(Hz) 6.000E+01 1.200E+02 1.800E+02 2.400E+02 3.000E+02 3.600E+02 4.200E+02 4.800E+02 5.400E+02 6.000E+02

Mdulo(A) 5.896E+00 7.492E-04 4.193E+00 4.985E-04 1.937E+00 1.866E-04 5.641E-01 5.610E-04 4.736E-01 4.233E-04

FASE(Graus) 1.595E+02 -9.600E+01 -6.319E+01 4.879E+01 6.598E+01 6.328E+01 1.516E+02 1.637E+02 -1.441E+02 -8.747E+01

THDi% = 79.62% Pela anlise de Fourier (Fig.2.12 e Tabela 2.3) e por (2.1) obteve-se FP igual a 0.733 em atraso. Verifica-se um aumento na tenso de sada com o uso de um valor de indutncia menor valor que Lc . Porm o THDi% tambm aumentou, embora o FP seja praticamente o mesmo no caso ideal em que no caso onde L=Lc . Na verdade, sabese [3] que mesmo que L fosse infinitamente grande, os valores de THDi% e do FP seriam, respectivamente, iguais a 48.43% e 0.9. Uma considerao importante a ser feita nesta topologia da Fig.2.8 que o indutor, como colocado no lado onde circulam correntes DC, existir um srio problema de saturao do material magntico, caso exista, usado na construo do indutor, situao esta que faz com que o indutor perca suas propriedades.

2.3) Retificador monofsico dobrador de tenso


A topologia de retificador implementada neste trabalho e apresentado na Fig.1.1 reduz-se ao retificador dobrador de tenso, quando os transistores so desativados, conforme mostrado na Fig.2.13. Neste circuito a tenso de sada ser praticamente igual ao dobro da tenso de pico da fonte de entrada(Vo=2Vm), considerando que os capacitores C1 e C2 so grandes suficientes para que no haja ripple na tenso de sada. A cada semiciclo da tenso senoidal de entrada, um dos capacitores carregado e, aps um ciclo completo, a tenso de sada se apresentar com o valor Vo=2Vm.

16

Para o mesmo valor de potncia do caso do retificador com filtro LC, e considerando a tenso de entrada (Vs) de 127 Vrms, os parmetros do circuito so: L=5mH; R=110 ohms; C=660uF (metade do valor usado na topologia com filtro LC). As formas de onda deste circuito e a anlise de Fourier da corrente na fonte (Is) so apresentadas respectivamente nas Figs. 2.14, 2.15 e na Tabela 2.4. Atravs de (2.1) obtm-se FP igual a 0.811 em atraso.

Fig.2.13: Retificador dobrador de tenso com o valor tpico para L.

Fig.2.14: Simulao do retificador dobrador de tenso.

17

Fig.2.15: Componentes de Fourier da corrente na fonte (Is) do retificador Dobrador de tenso.

Tabela 2.4: Espectro da corrente na fonte (Is) do retificador dobrador de tenso.

Harmnico 1 2 3 4 5 6 7 8 9 10

Freq.(Hz) 6.000E+01 1.200E+02 1.800E+02 2.400E+02 3.000E+02 3.600E+02 4.200E+02 4.800E+02 5.400E+02 6.000E+02

Mdulo(A) 1.062E+01 2.392E-03 5.994E+00 6.838E-04 1.472E+00 8.517E-04 8.149E-01 3.917E-04 3.790E-01 6.142E-04

FASE(Graus) 1.603E+02 9.298E+01 -6.264E+01 -1.190E+02 4.627E+01 -1.154E+02 8.242E+01 -1.534E+01 1.530E+02 1.218E+01

THDi% = 58.86% Nota-se que o valor do THDi% obtido com esta topologia menor do que no caso da topologia com filtro LC, com L<Lc . (L=5mH). Uma considerao importante a ser feita que na topologia Dobradora de Tenso (Fig.2.13), como o indutor est colocado no lado AC da entrada, s se preocupa com valores eficazes da corrente, no existindo correntes DC, que podem causar problemas de saturao do material magntico usado no ncleo dos indutores, 18

caso possua. Esta saturao deve sempre ser evitada, na prtica, pois caso ocorra far com que o indutor perca suas propriedades e passe a irradiar campo eletromagntico, de maneira demasiada. Esta uma outra vantagem, dentre as demais mencionadas, que se evidencia nesta topologia. Na Fig.2.14 tambm pode ser percebido que esta topologia possui um valor mdio de tenso na sada muito maior do que o circuito monofsico em ponte (Fig.2.8).

2.4) Concluso
Para facilitar a comparao das topologias apresentadas neste captulo, a Tabela 2.5 mostra um resumo dos resultados de simulao.
Tabela 2.5: Sumrio das simulaes.

Topologia Filtro capacitivo Filtro LC(L=Lc) Filtro LC(L=valor prtico) Dobradora de tenso

Vs(rms) THDi% 220 220 220 127 173.66 47.35 79.62 58.86

FP 0.49 0.734 0.733 0.811

Vdc 300 210 270 310

Pot(w) 1000 500 810 880

Pode ser verificado pela Tabela 2.5 que o uso do filtro LC, no retificador em ponte, melhora os parmetros de qualidade de energia em relao topologia com filtro capacitivo. Porm na topologia dobradora de tenso o uso de um indutor de valor prtico (L=5mH) resultou em melhores resultados, comparado com a topologia com filtro LC pois nesta topologia, mesmo que a filtragem de corrente fosse ideal (L infinito) os limites de desempenho para a distoro harmnica total da corrente da fonte (THDi%) e para o fator de potncia (FP) seriam 48.43% e 0.9, respectivamente [3]. Considerando nveis de potncia tpicos de aplicaes industriais, acima de centenas de watts, a melhoria dos resultados obtida com o uso de elementos passivos de maior tamanho, com maiores perdas e de difcil construo, como ocorre no caso de indutores, mostrando que para estes casos no aconselhvel o uso de filtros passivos, necessitando, portanto, o uso de tcnicas que proporcione a melhoria na qualidade de energia. Atualmente existem agncias internacionais que estabelecem limites para a injeo de corrente harmnica na rede de energia eltrica. De acordo com a norma IEEE-519 [3], por exemplo, os nveis de THDi% aceitveis para a faixa de potncia 19

considerada nas simulaes da ordem de 10%, nveis estes que no foram atingidos por nenhuma topologia analisada at o momento. Portanto importante o estudo de topologias de retificadores que proporcionem a reduo do THDi%, a melhoria da qualidade de energia e que possam ser aplicados em faixas de potncias para aplicaes industriais. Isto justifica o retificador dobrador de tenso Boost PWM como foco deste trabalho.

20

3) Retificador monofsico dobrador tipo Boost PWM com controle do fator de potncia (FP)
O objetivo deste captulo a apresentao dos conceitos fundamentais para a obteno do fator de potncia unitrio, com o uso do retificador dobrador tipo Boost PWM (Fig.1.1). A Fig.3.1 mostra um diagrama representativo da idia genrica utilizada em vrias topologias de retificadores chaveados tipo Boost. Neste modelo, R a resistncia parasita do indutor e o conversor CA-CC chaveado composto por chaves controladas semicondutoras (transistores, IGBTs ou Mosfets), diodos e capacitores.

Fig.3.1: Diagrama bsico do conversor CA-CC com controle de fator de potncia.

Nesta figura considerou-se que o conversor chaveado em alta freqncia por uma tcnica PWM de tal forma que gera uma tenso Vchav sua entrada, conforme mostra o circuito simplificado da Fig.3.2.

21

Fig.3.2: Circuito equivalente para o conversor chaveado.

A estratgia de chaveamento deve proporcionar uma componente fundamental V1 em Vchav, na mesma freqncia da fonte Vs , e com um ngulo de deslocamento

1 que permita que a corrente da fonte Is esteja em fase com Vs. Neste caso obtido
um Fator de Potncia (FP) unitrio. A Fig.3.3 apresenta o circuito equivalente na freqncia fundamental, onde a corrente fundamental deste circuito (Is) dada pela equao (3.1).

Fig.3.3: Circuito equivalente na freqncia fundamental.

22

Is =

(Vs s ) (V 11 )
Z

(3.1)

A equao (3.1) mostra que, considerando como referncia o ngulo de Vs (s =0), possvel controlar a amplitude e a fase da corrente is mediante a tenso

V 1 1 , e portanto obter-se a correo do fator de potncia.


Neste circuito a tenso Vchav obtida conforme o esquema visto na Fig.3.4, onde V+ e V- representam as tenses nos capacitores.

Fig.3.4: Implementao da onda quadrada para a obteno da componente fundamental V1.

No esquema da Fig.3.4 usada uma chave bipolar, a qual comuta entre as duas posies X e Y. Com a existncia das fontes V+ e V- pode-se observar que a tenso no terminal Z da chave uma onda quadrada (sem nvel DC) de amplitude em mdulo igual a V, dada pelo valor das fontes V+ e V-, em relao ao ponto 0, considerado como referencial. Neste projeto a chave bipolar formada pelos mosfets S1 e S2, onde apenas um deles acionado de cada vez. As tenses V+ e V- so as tenses nos capacitores C1 e C2 do circuito mostrado na Fig.1.1. importante notar que a referncia da fonte Vs est conectada ao ponto mdio dos capacitores (ponto 0).

23

3.1) Funcionamento da estratgia de controle com fator de potncia unitrio.


Na Fig.3.5 mostrado o Retificador Dobrador Boost PWM (a) e o diagrama em blocos do sistema de controle (b). Neste diagrama, is,ref a referncia ou o valor desejado da corrente Is. A referncia Is deve possuir a mesma forma senoidal da tenso da fonte Vs. Isto realizado atravs do sinal de sincronismo senoidal, usualmente obtido atravs da medio da tenso de entrada Vs. A amplitude da corrente Is deve possuir um valor suficiente para manter a tenso de sada Vo no valor desejado de referncia Voref, mesmo durante variaes de carga e flutuaes da tenso de linha (Vs).

(a)

(b)
Fig.3.5: (a) Circuito retificador; (b) Diagrama em blocos do sistema de controle.

24

Considerando-se que o controle PWM do tipo senoidal tem-se que a componente fundamental de Vchav igual a [3]:

V 1 = maV
onde ma o ndice de modulao de amplitude ( [3] seo 8-2-1).

(3.2)

Alm disso, pelo circuito equivalente na Fig.3.3, obtm-se que ([3] seo 18-6-3):

V 1 = [ (Vs )2 + (Ls I s1 )2 ]1 / 2

(3.3)

Como normalmente a freqncia de chaveamento alta, a indutncia de pequeno valor, pode-se considerar que:

V 1 Vs

(3.4)

Por (3.3) e (3.4) ocorre que V deve ser maior do que Vs, pois a tenso V1 dever ser da ordem de magnitude de Vs e para que a tenso V1 produzida pelo chaveamento esteja na regio linear do controle PWM (fora de saturao), o que equivale dizer 0<ma<1. Na prtica, porm, deve-se operar no limite mnimo (V = Vs), para que no haja stress de tenso nas chaves ([3] seo 18-6-3). Portanto, para que a estratgia de controle funcione deve-se inicialmente realizar a etapa de pr-carga dos capacitores C1 e C2. Isto feito, na prtica, com a conexo da fonte ao circuito, com o controle desativado. Desta forma os capacitores se carregam apenas atravs dos diodos. Este processo mostrado na Fig.3.6, num exemplo de simulao.

25

Fig.3.6: Etapa de pr-carga dos capacitores.

Durante esta etapa de pr-carga, bem como em todo o processo de funcionamento do conversor Boost, tem-se os seguintes sub-circuitos mostrados na Fig.3.7. Nesta figura possvel observar os dois sub-circuitos que surgem para cada semiciclo da tenso de entrada Vs e entender como esta topologia consegue fornecer sada uma tenso que o dobro do valor de pico da fonte de entrada(Vs).

26

Fig.3.7: Sub-circuitos representativos do Retificador Dobrador Boost PWM.

Na Fig.3.8 mostrado o resultado de uma simulao exemplo onde o controle, com a tcnica usada neste estudo, foi ativado.Nesta figura pode ser observado o funcionamento desta tcnica, onde a corrente is est em fase com a tenso da fonte Vs.

Fig.3.8: Resultados da tcnica de correo do Fator de Potncia. 27

Quando o controle est ativado, as chaves semicondutoras utilizadas so acionadas pelo controle em tempos diferentes, de tal forma que quando S1 est acionada, a amplitude da corrente is aumenta at atingir uma restrio superior imposta no controle (banda).Quando esta condio atingida, a chave S1 desativada e a chave S2 ativada em seguida, produzindo uma reduo do valor de is, at que atinja uma outra restrio inferior imposta pelo controle. Este processo de acionamento e desligamento das chaves semicondutoras mostrado na Fig.3.9. Nesta figura Vchave_S1 representa o sinal de controle da chave S1 e Vchave_S2 representa o sinal na chave S2.

Fig.3.9: Processo de comutao das chaves semicondutoras.

28

A Fig.3.9 mostra tambm a tenso Vchav, descrita anteriormente na Fig.3.1, a qual possuir como fundamental a mesma freqncia da rede eltrica,

3.2) Configurao do sistema de controle


A Fig.3.10 mostra ao diagrama genrico do sistema de controle na configurao adotada neste trabalho. Esta configurao utiliza a tcnica de chaveamento PWM pelo controle de corrente por banda de histerese [2], [4], tambm conhecida como controle bang-bang. O bloco Vcomp ( Fig.3.10) representa o compensador de tenso de sada que pode ser do tipo proporcional (P), proporcional-integral (PI) ou proporcionalintegral-derivativo. Os ganhos dos sensores de tenso e de corrente so representados por Kv e Ki, respectivamente. Porm neste trabalho omitiu-se o lao de controle de tensa e considerou-se apenas o lao de corrente. Desta forma, o sistema de controle representado conforme mostra a Fig.3.11. Esta omisso do lao de controle de tenso se deu pelo fato de que este trabalho teve como foco o estudo de uma tcnica de controle de corrente( por banda de histerese), que poderia ser verificada apenas com o uso da malha de controle de corrente, facilitando tambm a montagem de um prottipo experimental.

Fig.3.10: Configurao completa do sistema de controle.

29

Fig.3.11: Configurao do sistema de controle usado.

Nesta figura Kvs representa o ganho do sensor da tenso da fonte que produz o sinal de sincronismo com a rede, necessrio para gerar a corrente de referncia (is,ref) em fase com a tenso Vs . A tenso Vo,cont um nvel CC que representa a ao do lao de controle da tenso de sada.

3.3) Controle PWM de corrente por banda de histerese


A Fig.3.12 apresenta o diagrama esquemtico do circuito de chaveamento PWM por banda de histerese. Na Fig.3.13 so apresentadas as formas de onda. No caso da modulao por banda de histerese so estabelecidos os limites mximos e/ou mnimo da corrente (banda), fazendo-se o chaveamento, quando so atingidos os valores extremos. O valor instantneo da corrente, em regime, mantido sempre dentro dos limites estabelecidos, permitindo, assim, que o sinal de erro tambm se situe dentro de limites impostos, em malha fechada (controle ativado), como pode ser visto na Fig.3.13. Portanto, entende-se por banda de histerese a tcnica de controle no qual so estabelecidos limites para o sinal de erro, sendo feito um chaveamento de dispositivos no controlador, de modo que estes limites impostos sejam respeitados.

30

Fig.3.12: Circuito de chaveamento PWM por banda de histerese.

Fig.3.13: Circuito de chaveamento PWM por banda de histerese.

31

Na Fig.3.13. possvel verificar a evoluo do sinal de erro , dentro dos limites Vupper e Vlower , e os sinais gerados para o controle, quando o sinal de erro ultrapassa estes limites impostos. Com isto verifica-se que o circuito de chaveamento produz sempre dois sinais para o controle e que estes sinais tm seus nveis mantidos inalterados (memorizados), quando o sinal de erro possui amplitude situada entre os limites impostos (histerese), funo esta realizada pelo elemento de memria, que o Flip-Flop tipo SR.

3.4) Modelo do retificador dobrador Boost PWM por banda de histerese


A obteno de componentes de baixo custo e de fcil aquisio no mercado nacional norteou o projeto do retificador com controle de Fator de Potncia. Este procedimento resultou na montagem de um prottipo de baixa potncia com capacidade de alimentar uma carga de 15 watts. A Fig.3.14 representa o modelo do retificador mais semelhante ao circuito implementado. Os componentes utilizados no prottipo foram: Os capacitores C1 e C2 so compostos por 3 capacitores eletrolticos em paralelo iguais a 330 F/250 V; O indutor foi construdo manualmente com o uso de um medidor de indutncia (ponte HP) operando na freqncia de 10kHz, mediu-se o valor da indutncia e da resistncia de perdas respectivamente iguais a 4.5 mH e 5 ohms (srie). As chaves so Mosfets tipo IRF540N (200 V/ 28 A); Foram utilizadas lmpadas para a realizao da carga; Usou-se um Variac (EICO 1078) com tenso varivel de 0 a 127V, para alimentar o retificador. Os parmetros do sistema de controle foram ajustados por simulao. Para este ajuste, inicialmente o ganho Kvs = 0.025 , bem como Vo,cont = 2.5, foram escolhidos para que o sinal de referncia (sincronismo com a rede eltrica) tivesse uma amplitude da ordem de 1 a 2 volts, quando a tenso da fonte (Vs) fosse da ordem de 25Vp, valores estes que no provocariam a saturao dos amplificadores 32

operacionais utilizados. Como a constante do sensor usado de 0.145 V/A e a corrente do circuito seria de aproximadamente 2 A, para uma carga de 15W, o ganho Ki=4 tambm produziria um sinal de cerca de 1 volt, sinal este que representaria o valor da corrente de entrada instantnea. Aps isto foi ajustado, por simulaes, o ganho Kierro =5. A Fig.3.15 apresenta os resultados da Fig.3.14, para a verificao do funcionamento do modelo adotado.

Fig.3.14: Modelo do retificador dobrador Boost PWM implementado.

Para esta simulao considerou-se os parmetros : Tenso de entrada 20 Vp; Resistncia de carga RL=150 ohms; Resistncia interna da fonte Rp=1ohm.

33

Fig.3.15: Resultados da simulao do modelo da Fig.3.14.

Os principais resultados obtidos foram: O primeiro harmnico da corrente de entrada Is ficou em fase com a tenso de entrada; A tenso mdia de sada foi de aproximadamente 39,5VDC; O valor da fundamental da corrente foi de aproximadamente 2A; Observou-se distoro na tenso de entrada da fonte; O fator de potncia (FP) da fundamental 1; A freqncia de chaveamento foi de aproximadamente 4kHz; A corrente de entrada Is ficou restrita dentro de uma banda; A atuao do controlador fez com que o primeiro harmnico da corrente de entrada Is estivesse em fase com a tenso de entrada (Vs). Porm a tenso de entrada ficou um pouco distorcida, devido ao chaveamento do circuito. Isso poder ser visto nos resultados experimentais e demonstra que a prpria corrente em um dado conversor tem a capacidade de provocar a deformao da forma de onda da tenso de entrada, contribuindo para um aumento no valor da distoro harmnica total na fonte CA.

34

4) Montagem e testes preliminares do prottipo


Para o que foi exposto, tem-se o seguinte esquema mostrado na Fig.4.1, onde implementada apenas, como j mencionado, a malha de controle de corrente. Neste esquema mostrado todo o circuito de controle e de potncia, em forma de blocos, os quais sero analisados separadamente.

Fig.4.1: Diagrama em blocos do prottipo.

Neste circuito, o Bloco 1 responsvel por fornecer ao controlador o sinal de referncia, o qual obtido da prpria fonte CA. Portanto o sistema far com que a corrente siga esta referncia de tenso, fazendo assim com que a corrente esteja em fase com a tenso de entrada. O sensor de corrente Isens1 fornecer a medida de corrente instantnea do sistema, que por sua vez ser amplificada e subtrada do sinal de referncia, gerando o sinal de erro de corrente Ierro. Este sinal ser amplificado e dever oscilar sempre dentro dos limites fixos impostos, estabelecidos pelas tenses de referncia DC no Bloco 2.

35

Caso este sinal ultrapasse estes limites, os comparadores (Bloco 2) determinaro o acionamento da chave adequada (Mosfets), para que este sinal se mantenha dentro destes limites impostos. Como se pode ver, se estabelece o nvel entre os quais a corrente dever estar situada. Por este motivo que se atribui a esta tcnica o nome de Controle Preditivo de Corrente por Banda de Histerese [3] [4], pois se prev que existir uma corrente e esta estar dentro de limites impostos (banda).Isto significa que, se no houver uma malha de controle da tenso de sada este circuito dever, obrigatoriamente, possuir algum tipo de carga conectada sada, pois caso contrrio, a tenso de sada ser tanto maior quanto maior fosse o valor impedncia de carga, podendo atingir valores destrutivos para os componentes. Para facilitar o entendimento, ser feita uma anlise individual de cada um dos blocos mostrados na Fig.4.1. Sero mostradas as caractersticas mais importantes destes circuitos e seu funcionamento.

4.1) Circuito de acionamento dos transistores de potncia


Pode ser visto na Fig.4.1 que necessrio realizar o controle das chaves S1 e S2 (Mosfets ou IGBTs) e inicialmente ser dada nfase em como isto ser possvel. Para realizar o controle das chaves, deve-se em princpio, analisar uma topologia onde isto possa ser feito e como se comportam as mesmas, mediante uma freqncia de chaveamento de 60 khz. Esta freqncia adequada para esta aplicao (e foi estipulada por simulaes). Deve-se tambm obter, a partir desta topologia adotada, dados relativos a vrios pontos do circuito, dados estes que sero importantes para o dimensionamento adequado dos componentes a serem usados. Poder ser visto na Fig.4.2 uma forma de implementao usando componentes discretos. Para o controle destas chaves no circuito, importante notar que uma das chaves (S1 da Fig.4.1) se encontra com o terminal de controle (gate) flutuante, pois o terminal source no est referenciado ao terra do circuito. Para que se consiga o acionamento desta chave, sendo do tipo Mosfet, necessrio aplicar cerca de 10 volts entre os terminais de gate e source do dispositivo. A Fig.4.2 mostra uma das maneiras de realizar o acionamento de uma chave que se encontra nesta situao, com o uso de componentes bem conhecidos.O princpio de funcionamento desta topologia denomina-se charge pump [1] e consiste 36

em carregar um capacitor que j possua um de seus terminais ligados ao terminal Source do Mosfet e, posteriormente, de uma forma segura (isolao ptica), usar esta carga armazenada para o acionamento (realizar o turn-on e turn-off do dispositivo de comutao).

Fig.4.2: Possvel tcnica de acionamento de chaves Flutuantes.

Neste circuito, o capacitor C1 se carrega com a tenso de V2 (+15 V), mediante existncia do resistor RL. Quando acionado o terminal designado controle, o optoacoplador faz com que a tenso do capacitor aparea no terminal 2 (gate) do dispositivo, acionando-o e ,como conseqncia, a carga RL receber o nvel de tenso de V1.Quando o pulso de controle retirado, o capacitor recupera a carga perdida e est apto a proporcionar outro disparo da chave e o resistor R proporciona a descarga do capacitor parasita existente em dispositivos tipo MOS. Isto mostra que este circuito deve necessariamente operar chaveando o dispositivo e no pode operar de maneira contnua (pulso de longa durao), ou seja, dever haver recarga peridica. Note que a funo do diodo D1 importante, pois quando o Mosfet est conduzindo, o terminal de alta tenso estar conectado ao terminal 3 do dispositivo (source) e neste momento o diodo bloquear esta alta tenso, protegendo o circuito de controle e a fonte de tenso V2. Portanto tal diodo dever ser especificado para 37

suportar uma tenso reversa superior tenso V1. Alm disto tambm dever ser suficientemente rpido para se recuperar da polarizao reversa e proporcionar o carregamento do capacitor. Para que a tarefa descrita acima seja possvel, foi escolhido trabalhar com o circuito integrado IR2110 , o qual desempenha todas as funes mencionadas para o circuito da Fig. 4.2 e proporciona outras funes que sero abordadas ao longo do estudo, alm de uma miniaturizao [1], [7]. Atualmente existem outras duas maneiras de se conseguir este tipo de controle. A primeira e mais simples utiliza transformadores de pulsos, que transmite pulsos para as chaves, mediante a aplicao de pulsos de controle no primrio destes. A segunda e mais moderna topologia consiste no uso de sofisticados circuitos driver tal como o PVI5080N, chamados de PVI (Photo Voltaic Isolator) [8], que consistem em clulas fotovoltaicas que so encapsuladas em invlucros com diodos emissores de luz (Leds) acoplados s mesmas, gerando cerca de 6V a partir da incidncia da luz proveniente destes LEDs.

4.1.1) Primeiro teste do circuito Driver IR2110


O circuito integrado IR2110 possui trs entradas e duas sadas de controle [1], [7], conforme mostra a Fig.4.3 e so: HIN - Esta entrada ir controlar a sada HO. LIN - Esta entrada ir controlar a sada LO, que ser usado para fazer o acionamento do dispositivo com o mesmo referencial de terra do circuito de controle. SD - Este um terminal destinado proteo. Se for aplicado um nvel lgico alto, ento as sadas HO e LO sero desligadas ao mesmo tempo, passando a ignorar os pulsos do controle. O circuito de Charge Pump pode ser desligado. Assim pode-se usar ambas as sadas para acionar dispositivos com o mesmo referencial de terra do circuito de controle. No circuito de teste da Fig.4.3 pode ser visto o IR2110 acionando dois Mosfets, que possuem o mesmo referencial de terra do circuito de controle. Nesta configurao so verificados o comportamento das sadas, com a aplicao dos sinais de controle.

38

Circuito Driver para MOSFETs ou IGBTs

<600V HV1 +V

<600V HV2

Barramentos de Alta Tenso CC

+V H

Entrada dos sinais de Controle


A HIN LIN SD + V1 15V + C1 10uF B C U1 8 9VDD 10 HIN 11 SD 12 LIN 13 VSS 14 R3 R2 R1 10k 10k 10k HO7 VB6 VS5 4 3 VCC 2 COM LO1 D LOAD 1

LOAD 2 G I

E R4 10R Q1 IRF540 D2 DIODE R7 10R Q2 IRF540 D3 DIODE

IR2110

D1 1N914

D4 1N914

Fig.4.3: Circuito do primeiro teste do driver IR2110 com ambos os canais aterrados.

Neste circuito os componentes R4, D1, R7 e D4 tm a finalidade de diminuir o turn-off das chaves (devido existncia dos diodos D1 e D4), bem como limitar o pico de corrente do circuito integrado.

4.1.2) Resultados experimentais do primeiro teste do driver IR2110


A Fig. 4.4 mostra as formas de onda nos pontos G e I , em relao ao terra do circuito. Pode ser observada a resposta das chaves aos sinais de controles. O canal 1 do Osciloscpio (Ch1) corresponde ao ponto D e o canal 2 (Ch2) ao ponto E. Estes sinais so idnticos aos aplicados nas entradas de controle do circuito Driver IR2110, mostrando que os Mosfets recebem exatamente os sinais de controle desejados e aplicados ao dispositivo. Nesta medida utilizou-se HV1=HV2=15 volts. O sinal de controle foi aplicado simultaneamente em ambas as entradas do IR2110 (pontos A e B) e possui freqncia de 60 kHz. Esta freqncia teste de 60 kHz maior que a freqncia esperada para a tcnica analisada neste estudo e , portanto, servir para garantir que o circuito prottipo a ser montado no ter problemas com atrasos ou ineficincia dos pulsos aplicados pelo controle, e que devero ser transmitidos s chavesS1 e S2.

39

Fig.4.4: Primeiro teste do circuito Driver IR2110.

A fim de validar o que foi mostrado na Fig.4.4, a Fig. 4.5 apresenta os sinais aplicados no controle HIN (Ch1) e no canal 2(Ch2), sua respectiva sada HO (ponto D)

Fig.4.5: Teste do canal com gate flutuante (HIN=60kHz).

Semelhantemente ao caso anterior, a Fig. 4.6 mostra no canal 1(Ch1) os sinais aplicados no controle LIN (ponto B) e no canal 2(Ch2), sua respectiva sada LO (ponto E). Pode ser observada a rapidez com que o componente IR2110 transfere s respectivas sadas, os comandos aplicados nas entradas. 40

Fig.4.6: Teste do canal aterrado (LIN=60kHz).

4.1.3) Segundo teste do circuito Driver IR2110


Este circuito (Fig.4.7) ser de grande importncia, uma vez que possibilita a verificao do acionamento do canal flutuante, em relao ao potencial de terra do circuito de controle. Ser tambm verificada a importncia do capacitor C2, bem como do diodo D5, como foi mencionado na seo 4.1. Aps o devido entendimento do funcionamento desta configurao e suas peculiaridades, ser vivel montagem de uma configurao preliminar para o definitivo circuito, que ir executar o que foi proposto neste trabalho.
Circuito Driver para MOSFETs ou IGBTs (FLOATING GATE)
<600V HV1 +V F R7 10R J LOAD 1 D4 1N914 HO7 VB6 VS5 4 3 VCC 2 COM LO1 + C2 1uF G I

Barramentos de Alta Tenso CC

<600V HV2 +V

FLOATING CHANEL
Q2 IRF540

Entrada dos sinais de Controle


HIN LIN SD + V1 15V + C1 10uF A B C

D5 Etapa CHARGE DIODE PUMP E

D3 DIODE

8 9 10VDD 11HIN 12SD 13LIN 14VSS R3 R2 R1 10k 10k 10k

U1

IR2110

R4 10R

Q1 IRF540

D2 DIODE

LOAD 2

D1 1N914

Fig.4.7: Segundo circuito driver com o IR2110.

41

4.1.4) Resultados experimentais do segundo teste com o IR2110


A Fig. 4.8 apresenta a tenso no diodo D5 (pontos D e E ). Esta medida confirma o que foi dito anteriormente, onde se pode notar que a tenso reversa no diodo se aproxima do valor da fonte de tenso HV2=30 V. Nesta medida, foram feitos HV1=15VDC e HV2= 30 volts e F=60kHz Para o caso de HV2= 400 V, por exemplo, devero ser tomadas as devidas precaues quanto ao dimensionamento e escolha deste importante dispositivo para este circuito (D5). Este diodo dever suportar uma tenso reversa maior que HV2 e ser suficientemente rpido para se recuperar da polarizao reversa. Foi escolhido um diodo de alta tenso e do tipo fast recovery, tal como o diodo 60EPF[9].

Fig.4.8: Tenso medida no diodo D5.

A Fig. 4.9 se refere tenso na carga Load 1 (pontos F e G). Pode ser observado que a chave Q1 responde ao sinal de controle na entrada, j mostrado na Fig.4.4 e Fig.4.5, fazendo com que a carga receba uma tenso igual a HV1= 15 V.

42

Fig.4.9: Tenso na carga do canal com gate flutuante.

A Fig. 4.10 mostra o mesmo tipo de medida mostrada na Fig.4.9, porm se refere tenso em Load 2 (ponto I, em relao ao terra do circuito). Esta medio comprova que realmente a chave flutuante (Q2) recebe os sinais de controle aplicados s entradas do driver IR2110, permitindo com a carga receba um valor de tenso igual a HV2= 30 V.

Fig.4.10: Tenso na carga do canal aterrado.

Com os testes realizados acima, possvel ento validar o funcionamento do circuito mostrado na Fig.4.11, circuito este que ser usado para a montagem do prottipo do conversor Boost Dobrador de Tenso. 43

Neste circuito so mostrados os principais elementos para uma montagem completa, onde esta configurao ser usada para a montagem de um prottipo.
Circuito Driver para MOSFETs ou IGBTs Modelo em Malha Aberta
R7 10R

Entrada dos sinais de Controle


A B HIN LIN SD + V1 15V + C1 10uF

D5 Etapa CHARGE DIODEPUMP G

Q2 IRF540

+
D3 DIODE C3

U1 8 7 9VDD HO 6 VB 10 5 HIN VS 11 4 SD 12 3 LIN VCC 13 2 VSS COM 14 1 LO R3 R2 R1 10k 10k 10k IR2110

D4 1N914 C2 1uF

D L1 I + Vs1 220V -

DUPLO BUST
H

R5 LOAD

R4 10R

+
D2 Q1 IRF540 DIODE C4

D1 1N914

Fig.4.11: Circuito de acionamento completo para as chaves.

4.2) Sistema de aquisio do sinal de sincronismo do controle


O circuito abaixo (Fig.4.12) foi desenvolvido para atuar como amplificador diferencial e usa amplificadores operacionais do tipo TL084, permitindo com que seu sinal de sada seja uma amostra da tenso senoidal da rede eltrica, atenuada por um ganho K, correspondente ao ganho Kvs e Vo,cont. Como Vo,cont um valor fixo, estes dois ganhos foi substitudo por um nico ganho K= 0.025 2.5 = 1 . 16

O circuito da Fig.4.12 gera o sinal de referncia senoidal para o controle de corrente. Neste circuito as entradas V(0) e Vs, bem como a sada Vk podem ser identificadas no circuito da Fig.4.1.

44

Fig.4.12: Amplificador diferencial para gerar o sinal de referncia (bloco1).

Na entrada deste circuito existe um filtro passa baixa de 1 Ordem com freqncia de corte em torno de 800 Hz destinado a filtrar o rudo gerado pelo conversor na tenso da rede eltrica, caso contrrio, este sinal com rudo de alta freqncia seria aplicado ao controle causando problemas de rastreamento para o controle. Como a freqncia do chaveamento do conversor da ordem de alguns kHz, apenas estas freqncias seriam atenuadas pelo filtro. Ao invs do uso de C1 e C2 poderia ser usado um nico filtro passa-baixas, aps o diferencial, para aumentar a rejeio de modo comum em alta freqncia. O desbalanceamento dos filtros usados neste circuito poderia causar um aumento do ganho de modo comum, em alta freqncia, mas no foi verificado problemas desta origem. As demais caractersticas importantes do circuito esto indicados no esquema eltrico da Fig.4.12.

45

4.3) Implementao dos circuitos de ganho


Este circuito (Fig.4.13), possui uma topologia muita conhecida, atuar como circuito de ganho e far parte importante na formao do circuito de controle. Sero usados no prottipo dois circuitos como este: um para a amplificao do sinal do sensor de corrente (ganho Ki) e outro para amplificar o sinal de erro (Kierro ), como pode ser visto na Fig.4.1. Os ganhos do circuito podem ser ajustados para atenderem aos valores necessrios, o qual foram obtidos por simulaes do PSIM 6.0, os quais so Ki=4 e Kierro =5, que foram obtidos conforme explicado na seo 3.4.

Fig.4.13: Circuito de ganho.

Foi utilizado um amplificador operacional de mdia velocidade, que o TL084 (Slew rate de 13V/s), que foi escolhido por possuir largura de banda passante adequada para esta aplicao. As demais caractersticas do circuito podem ser vistas na Fig.4.13.

46

4.4) Circuito subtrator


Este circuito ser usado para realizar a funo do bloco subtrator do controle, o qual gerar o erro de corrente, isto , a diferena entre o sinal de corrente e o sinal de referncia.Sua funo fazer com que Vo=(VA VB). As entradas VA e VB so provenientes da sada do amplificador do sinal de corrente e da sada do circuito gerador do sinal de referncia respectivamente e podem ser identificadas no circuito da Fig.4.1. As demais caractersticas esto indicadas no esquema da Fig.4.14.

Fig.4.14: Circuito subtrator (bloco 3).

47

4.5) Circuito comparador


Este circuito (Fig.4.15) foi projetado para atuar como comparador de tenso de alta velocidade (usou-se o circuito integrado LM 319), o qual ter a funo de gerar dois sinais digitais para a etapa do Flip-Flop do circuito de controle (Bloco 4). Como as sadas do comparador so do tipo coletor aberto, este circuito pode ser usado para fornecer sadas com amplitudes ajustadas pelo projetista. O circuito comparador ir atuar em dois nveis de tenso de referncia simtricos, que podem ser ajustados no resistor varivel R5. De acordo com dados da simulao estes nveis foram ajustados e mantidos com valores fixos em +1V e 1V (janela de 2V).Estas tenses de referncia so filtradas pelos capacitores C4 e C5, para se evitar disparos acidentais dos comparadores, causados por rudos.

Fig.4.15: Circuito comparador tipo janela (bloco 2).

48

O sinal de entrada deste circuito ser um sinal de erro do controlador que, em malha fechada, dever ser mantido entre estes limites impostos pelo circuito comparador, desde que o funcionamento do circuito completo seja correto. As caractersticas de velocidade do circuito esto indicadas no esquema e estes valores foram obtidos em ensaios experimentais no laboratrio. Estes valores foram julgados excelentes e importantes para um bom funcionamento do circuito, devido ao fato de no provocar acrscimos de delay na resposta do controlador.

4.6) Circuito de memria do estado das chaves


Este circuito ir possibilitar que o estado de conduo ou corte das chaves (Mosfets) sejam alterados simultaneamente (se S1 estiver no estado Ligado, S2 estar desligada), quando o sinal de erro do controle ultrapassar os limites da banda de histerese (+1V e 1V).

U1
S R Q _ Q=
Fig.4.16: Circuito de memria (bloco 4). Tabela 4.1: Tabela verdade do Flip-Flop SR.

Q0 significa mantido o estado anterior. Consultando a tabela verdade deste tipo de flip-flop verifica-se que as combinaes de suas entradas atendem ao desejado, uma vez que a combinao S=1 e R=1 no ocorrem , no funcionamento normal do circuito mostrado na Fig.4.15. 49

Esta mudana ser memorizada at que o sinal atinja o outro limite imposto. Por exemplo, considere a Fig.4.17.

Fig.4.17: Sinal de erro do controlador.

O sinal de erro aplicado entrada do circuito comparador, que por sua vez ir gerar os sinais digitais (S e R) para este circuito de memria. Portanto, considere que o sinal de erro tenha a amplitude do ponto A e esteja aumentando de valor, conforme a figura 4.17. Neste caso S=1 e R=0, o que acionar a chave Q. Quando o sinal passa para a regio entre os limites de referncia, S=0 e R=0, ento o flip-flop memorizar o estado de conduo das chaves enquanto o sinal continuar crescendo at que atinja o ponto B, onde se ter S=0 e R=1, fazendo com que os estados de conduo das chaves sejam invertidos. Neste momento esta inverso de estado de conduo far com que o sinal de erro comece a reduzir at que entre novamente na regio entre os limites impostos, o que no alterar o estado das chaves (ser novamente memorizado pelo Flip-Flop), at que o sinal de erro atinja o ponto D. Esta seqncia cclica. Caso no existisse este elemento de memria, o sinal de erro seguiria uma das duas referncias e no seria possvel fazer com que o mesmo ficasse entre os limites impostos, condio essencial para a tcnica de controle por Banda de Histerese.

50

4.7) Circuito gerador de atraso


Este um dos mais importantes circuitos que complementam o controle. Ele tem a finalidade de gerar um atraso (delay) entre os sinais da entrada (IN1 e IN2) e os de sada (OUT1 e OUT2), podendo este tempo pode ser ajustado atravs do programa no microcontrolador. Este circuito impedir que os Mosfets conduzam simultaneamente, caso contrrio poderia ocorrer o curto-circuito do barramento CC da etapa de potncia. Foi usado o microcontrolador PIC 16F628 [11] para realizar esta tarefa, que consiste em monitorar continuamente as entrada IN1 e IN2, provenientes do circuito comparador (Fig.4.15). Quando se detectado o nvel lgico 1, em uma destas entradas o microcontrolador coloca em nvel lgico 0 a sada oposta e aguarda um certo tempo detectada. Com o uso do microcontrolador foi possvel uma grande reduo do nmero de componentes usados e, neste caso, mantendo o mesmo custo que em uma montagem com Hardware dedicado . Este tempo de atraso foi ajustado para 2us, tempo este suficiente para um bom funcionamento do conversor Boost. programado para ativar a correspondente esta entrada que foi

Fig.4.18: Circuito gerador de atraso. 51

O hardware do conversor Boost analisado garante que as entradas IN1 e IN2 nunca estaro ativadas simultaneamente, portanto esta possibilidade foi descartada na elaborao do programa. Abaixo so mostradas as combinaes lgicas vlidas: IN1=0 e IN2=1 IN1=1 e IN2=0 IN1=0 e IN2=0 Como as sadas do microcontrolador so registradores, a funo de memria que seria realizada pelo Flip-Flop tipo SR (bloco 4) ,conforme mencionado na seo 4.6, realizada pelo prprio microcontrolador PIC 16F628. Ento o microcontrolador ir realizar as funes do bloco 4 e da gerao do atraso. No anexo 1 mostrado o esquema eltrico com o uso do microcontrolador que possibilitou uma grande reduo no nmero de componentes (comparar com o anexo 2). O programa utilizado no microcontrolador foi feito em linguagem C e se encontra no anexo 4.

4.8) Conformador elevador de nvel


O circuito da Fig.4.19 tem a finalidade de converter os sinais digitais com nveis CMOS de 5V, provenientes da sada do gerador de delay (PIC 16F628), e transformlos em nveis de 15V, que sero necessrios para que o circuito driver (IR 2110) funcione corretamente.

52

Fig.4.19: Circuito elevador de nvel.

Neste circuito, sinais de entrada acima de 2V sero interpretados como nvel lgico 1 e abaixo deste valor como nvel lgico 0.

4..9) Sensor de corrente


O sensor de corrente utilizado o LA25NP, fabricado pela LEM. Este sensor foi ajustado para uma fornecer um sinal de 0.145 V/A. Este sensor possui banda passante de DC a 100kHz e suporta uma corrente de at 25A (rms) [10].

53

5) Resultados experimentais
O anexo 1 apresenta o circuito completo, que a unio dos blocos j descritos anteriormente. Este esquema eltrico mostra o circuito completo do prottipo montado em bancada, com o qual foi possvel a realizao de experimentos para validar os conceitos e propostas ditas neste trabalho. Para efeito de comparao, foi montado um prottipo montado (anexo 1), cuja fotografia pode ser vista na Fig.5.1.

Fig.5.1: Prottipo experimental do conversor Boost com controle de fator de potncia.

5.1) Medida experimental com controle por Banda de Histerese


Foram usados os mesmos parmetros das simulaes, ou seja: Tenso de entrada 20 Vp, 60 Hz; Resistncia de carga RL=150 ohms. 54

Foram obtidos os seguintes resultados, mostrados na figura a seguir (Fig 5.2):

Fig.5.2: Primeiro resultado experimental ( Azul-Corrente de entrada Is; Vermelho-Tenso de entrada


Vs; Verde-Tenso de sada Vo).

55

Os resultados experimentais foram obtidos com o uso de um osciloscpio digital (Tektronix TDS 1002) o qual possui um sistemas de aquisio de dados com o uso do programa WaveStar, prprio para este instrumento. Com estes dados, no formato de texto(arquivo.txt) foi feito um programa em Matlab, o qual calcula o THD% e o FP. O programa mostrado no anexo 5. Os principais resultados obtidos foram: Corrente de entrada Is em fase com a tenso de entrada; Tenso mdia de sada de aproximadamente 40 VDC; Valor da fundamental da corrente de aproximadamente 1.5 A de pico; Alta distoro na tenso de entrada da fonte; Fator de Potncia da fundamental THDi =31%; THDv = 25%; FP = 0.953; Nesta medida verifica-se grande distoro na tenso de entrada, causada pelo chaveamento. Pode ser observado tambm, a elevao da tenso mdia de sada (Vo), pois neste caso Vo maior do que 2Vs. Esta elevao de tenso depender do valor da impedncia da carga, pois no h controle de tenso, apenas se mantm o valor mdio da corrente entre os limites impostos (Banda de Histerese). Deve-se enfatizar que esta tcnica requer sempre uma carga conectada sada, caso contrrio o valor da tenso mdia de sada poderia ser muito grande, caso o chaveamento no fosse interrompido por algum tipo de proteo. Estes resultados esto de acordo com os valores obtidos na simulao digital feita com o Psim 6.0 (Fig.3.15). 1; Corrente de entrada Is chaveando dentro de uma banda;

5.1.1) Experimentos com o controle desativado

A Fig. 5.3 apresenta os resultados quando o desativado, isto , os mosfets so mantidos no corte. Isto torna o circuito apenas um retificador dobrador de tenso. Pode 56

ser verificado que o formato da onda da corrente na fonte (Is) possui grande distoro e est completamente fora de fase com a onda de tenso Vs. Tambm pode ser visto o grande afundamento provocado pelos elevados picos de corrente, que aumentam o THDi%. Isso evidencia que correntes deste tipo, com picos acentuados, devem sempre ser evitados.

Fig.5.3: Primeiro resultado experimental com o controle desativado.

Os resultados obtidos neste experimento foram: Corrente de entrada Is fora de fase em relao tenso de entrada; Tenso mdia de sada de aproximadamente 32VDC; Valor do pico de corrente na entrada de aproximadamente 2.5 A; Alta distoro na tenso de entrada da fonte; THDi = 122.4% ; THDv = 0.56%; FP = 0.629. 57

5.2) Experimento com sobrecarga


Neste experimento, o valor da carga foi reduzido drasticamente. No foram obtidos os dados de THDi% e FP pois esta medida tem por finalidade verificar a atuao do controle. Na Fig.5.4 so mostradas as mesmas medies do caso anterior e pode-se notar que a tenso de entrada sofreu grande distoro, pois o valor da resistncia de carga foi reduzido drasticamente. Para este caso, os parmetros foram: Tenso de entrada 20 Vp; Resistncia de carga RL=65 ohms.

Fig.5.4:Resultados experimentais com sobrecarga.

Pode-se observar, a partir da Fig.5.4, que como a tenso de entrada foi distorcida, o controle produziu uma corrente em fase com esta tenso distorcida, uma vez que a referncia para o controlador proveniente da tenso de entrada (Vs). Portanto o controle seguiu a referncia de tenso, mesmo que distorcida. 58

5.3) Experimento com a aplicao de filtros


Conforme foi verificado nas simulaes e nos experimentos, a tenso de entrada possui componente fundamental em fase com a componente fundamental da corrente de entrada. Isso leva a um fator de potncia da fundamental unitrio, ou muito prximo deste valor. Porm as distores verificadas, na tenso de entrada e na forma da onda de corrente (apresenta uma banda de chaveamento) so indesejveis. Mediante isto, mostrado na Fig.5.5 o resultado da aplicao de um filtro, nos sinais mostrados na Fig.5.2. Neste caso, por questes de comodidade, o filtro usado foi do prprio osciloscpio, o qual possui um recurso de realizar a mdia das medidas. Porm pode-se dizer que estes resultados tambm seriam vistos experimentalmente, com uso de um filtro passa-baixa passivo, colocado na entrada do conversor.A anlise destes resultados mostra que como os rudos esto na freqncia de chaveamento, que um valor muito maior do que a freqncia da rede eltrica fica, fcil realizar na prtica a filtragem destes rudos de chaveamento.

Fig.5.5: Resultados experimentais com uso de filtro.

59

A Fig.5.5 mostra que, graas filtragem, a tenso e a corrente sero compostas apenas por suas componentes fundamentais, que estaro em fase, o resultar em um FP=1. Como as componentes harmnicas nestes sinais so bastante pequenas, o THDi% ser muito baixo, mostrando a eficcia e a utilidade desta tcnica estudada neste trabalho. Os principais resultados obtidos foram: Corrente de entrada Is em fase com a tenso de entrada; Valor da fundamental da corrente de aproximadamente 1.5 A de pico; Baixa distoro na tenso e na corrente de entrada da fonte; Fator de Potncia da fundamental THDi = 10.2%; THDv = 3.9%; FP = 0.993. Mediante estes resultados, pode-se concluir que a tcnica de chaveamento estudada neste trabalho permitiu que o fator de potncia (FP) alcance o valor de 0.993, com ndices de THD% tambm muito melhores, quando comparados com os resultados obtidos com o dobrador de tenso convencional e com o retificador monofsico em ponte. A tabela 5.1 resume os resultados experimentais. 1;

Tabela 5.1: Sumrio dos resultados experimentais.

Topologia Dobradora de tenso Vs(pico) Com controle ativado e sem aplicao de filtro Com controle desativado Com controle ativado e com aplicao de filtro 20 20 20

THDi

THDv

FP 0.953 0.629 0.993

Vdc 40 32 39

31% 25% 122.4% 0.56% 10.2% 3.9%

60

6) Concluses
Os principais pontos verificados foram: A tcnica de controle de corrente por banda de histerese usada neste trabalho foi eficaz na correo do fator de potncia, na topologia analisada. O rudo gerado pelo chaveamento poderia ser atenuado por filtros passabaixas convencionais. A propriedade de elevao da tenso de sada foi verificada no conversor Boost dobrador de Tenso. Os resultados das simulaes foram validados pelos experimentos;

Portanto, de acordo com o que foi exposto pode-se concluir que o desempenho apresentado pelo prottipo atingiu os critrios pr-estabelecidos, ou seja, implementar um circuito que possa corrigir o Fator de Potncia. Este trabalho possibilitou a prtica dos ensinamentos obtidos na Universidade, alm da obteno de novos conhecimentos necessrios ao pleno xito do projeto.

7) Dificuldades durante o desenvolvimento do prottipo


Como o controle envolveu partes analgicas, diversos problemas tiveram que ser levados em conta, durante a implementao do controlador. Dentre estas dificuldades destacam-se: Problema com rudo causado pelo chaveamento do circuito, o que influenciou na alimentao dos demais circuitos, inclusive no microcontrolador usado. Este problema foi contornado com o uso de diversos capacitores de desacoplamento nas tenses de alimentao dos circuitos (capacitores de 4,7F de Tntalun) ; Dificuldade de obteno do sinal senoidal de referncia, pois obrigou o uso de um circuito diferencial para isto. Necessidade de filtragem do sinal de referncia, causando problemas de atraso de fase neste sinal de referncia, bem como problemas com desbalanceamento nos dois filtros usados; 61

Necessidade de um pleno estudo e conhecimento profundo do funcionamento do circuito integrado IR2110, usado como driver, sem o qual no seria possvel a implementao do prottipo. Alm destas dificuldades mencionadas, o circuito prottipo apresentou

problemas de estabilidade ao transitrio e s variaes da tenso da fonte Vs. A ps efetuar a etapa de pr-carga e ser ativado o controle, o circuito apresentou , s vezes, problemas com o rastreamento completo do sinal senoidal de referncia, onde apenas um dos semiciclos do sinal de referncia provocava o chaveamento. No outro semiciclo o circuito se comportava como retificador dobrador convencional. Isto pode ser entendido como um problema de desbalanceamento dos valores das tenses nos capacitores da etapa de potncia, sendo importante a adio de uma malha de controle de tenso que possibilite uma igualdade nestes valores, em malha fechada. J em relao s variaes da tenso de entrada, o circuito tambm apresentou os mesmos efeitos de rastreamento descrito anteriormente, caso o circuito estivesse em funcionamento e sua tenso de entrada fosse alterada excessivamente para mais ou para menos. Isso devido ao fato de que o sinal de sincronismo tem sua amplitude alterada em funo do valor de amplitude da tenso de entrada, onde este coletado. Talvez uma tcnica onde o sinal de referncia fosse sintetizado, com mesma freqncia em fase com a tenso da fonte Vs, apresente melhores resultados.

8) Propostas para continuao deste estudo


Para uma continuao deste estudo sugere-se a implementao da malha de controle de tenso, bem como no uso de compensadores mais elaborados, como PID, nas malhas de controle de tenso e de corrente. Tambm ser de grande importncia a implementao do controle por tcnicas digitais (discretizado), com o uso, por exemplo, de um DSP(Digital Signal Processor).

62

BIBLIOGRAFIA [1] APPLICATION NOTE AN978 - HV Floating MOS-Gate Driver Ics - International Rectifier (http://www.irf.com/technical-info/an978/an-978.htm) ; [2] Padilha, Felipe J. C., Bellar ,Maria Dias , Modeling and Control of the HalfBridge Voltage-Doubler Boost Converter, 2003 IEEE Intenational Symposium on Industrial Electronics (ISIE 2003), Rio de Janeiro Brasil, June 2003. [3] N. Mohan, Tore. M. Undeland, and William. P. Robins, Power Electronics Converters, Applications and Design, Third Edition. New York: Wiley, 2003. [4]Proj.J.T.Boys, A.W.Green,BE, Current-forced single-phase reversible rectifier,IEEE PROCEEDINGS,Vol.136,Pt.B,No.5,SEPTEMBER 1989. [5] Rashid, Muhammad H. Power Eletronics Circuits, Devices, and Aplications second edition Prentice Hall 1999; [6]Ramesh Srinivasan & Ramesh Oruganti, A Unity Power Factor Converter Using Half-Bridge Boost Topology ,IEEE Transactions on Power Electronics, Vol. 13, No. 3, May 1998. [7] http://www.irf.com/product-info/datasheets/data/ir2110.pdf [8] http://www.irf.com/product-info/datasheets/data/pvin.pdf [9] http://www.irf.com [10] http://www.lem.com [11] http://www.microchip.com

63

2
V1 15V

78LS15 U2 IN OUT D

Circuito Driver para MOSFETs ou IGBTs Etapa CHARGE PUMP


D5 DIODE C 8 9VDD 10 HIN 11 SD 12 LIN 13 VSS 14 R3 56k R2 56k R1 56k HO 7 VB 6 Vs 5 4 VCC3 COM2 Lo 1 + U1 C2 1uF B D4 1N914

A
Modelo em Malha Aberta
R7 10R

COM

+
Q2 IRF540 D3 + C5 990uF V1 15V +V R5 Load

C7 10uF

C1 10uF

IR2110

R4 10R

+
Q1 IRF540 D2 C12

U24 1/2 LM 319 +

R36 1K5

R35 1K5

990uF

D1 1N914

V3 5V U25 +

_
R32 1k5 1/2 LM 319

Sadas digitais com nveis de 15V

- 15 V V2

T1 2to1CT

D8 BRIDGE + C6 470uF +

COM +

15+15/300mA
+ C8 470uF

C10 10uF

125 Vca 60 Hz

79L15 U3 IN C9 10uF OUT

78LS15 U4 E IN OUT COM

+5 V V3

L1 4.5mH

F1 2.5A

R31 820 sensor

Tenso de referncia

+ -

Vs 60 Hz

C11 10uF U9 1/2 TL 082 R18 4k7 R19 4k7

R16 2k7

100K R15

U10

Ganho = 4

Entrada 1
F

R17 3k9

R20 4k7

1/4 TL084 Vo =(VA - VB) Mxima sada = 24Vpp Banda Passante dos OPAMPs = 250KHz

Buffer 1
R6 33k H 2 3 U6 1 J R11 4k7 R12 4k7 R21 4k7

Filtro 1
R8 2k2

C3 0.1uF

1/4 TL084
U8 14

13 12

L V3 5V +V

Entrada 2
G R9 33k

R13 4k7

1/4 TL084 Vo = K*(VA - VB) K=1/16 Mxima sada = 24Vpp Banda Passante dos OPAMPs = 250KHz Freq. de corte =800Hz(1Ordem)

U11 1/2 TL 082

E
Microcontrolador
U14 PIC_16F628 RA2 RA1 RA3 RA0 RA4 OSC1 CLR OSC2 Vss Vcc RB0 RB7 RB1 RB6 RB2 RB5 RB3 RB4 18pF

Buffer 2
I 5 6 U7 7 K R14 4k7

Filtro 2
R10 2k2

C4 0.1uF

1/4 TL084

R23 2k7

100K R22 R24 3k9

V1 15V R30 U12 1/2 LM 319 + 560 R29 560

100k

Ganho = 5
R28 1k

100nF

18pF XTAL1 20.000MHZ

Anexo 1
G

Ajuste
R27 1k C14 56nF C13 56nF

R25 2k

U13 + 1/2 LM 319

R26 8k2

Sadas com nvel CMOS

Circuito completo do retificador PWM Boost Dobrador de Tenso, com o uso do microcontrolador PIC 16F628.

V2 -15V

1
V1 15V

78LS15 U2
IN OUT

Circuito Driver para MOSFETs ou IGBTs


D

Modelo em Malha Aberta Etapa CHARGE PUMP


D5 DIODE C U1
8 9 10 VDD 11 HIN 12 SD 13 LIN 14 VSS HO 7 VB 6 Vs 5 4 VCC 3 COM 2 Lo 1

COM

R7 10R

+
Q2 IRF540 D3 + C5 990uF

D4 1N914

_
R5 Load

C7 10uF

C1 10uF

C2 1uF

R3 R2 R1 56k 56k 56k

+ D2

IR2110

R4 10R

+
Q1 IRF540 C12

990uF

D1 1N914

- 15 V V2 T1 2to1CT D8 BRIDGE + C6 470uF + 79L15 U3


IN OUT

78LS15 U4 E C10 10uF


IN OUT

+5 V V3

L1 4.5mH +

F1 2.5A

COM

15+15/300mA
+ C8 470uF

125 Vca 60 Hz

C9 10uF

COM

Vs 60 Hz

sensor

C11 10uF

U9 1/2 TL 082

R18 4k7

R19 4k7

R16 2k7

C
Entrada 1
F R17 3k9

100K R15

U10 R20 4k7

C
Vo =(VA - VB) Mxima sada = 24Vpp Banda Passante dos OPAMPs = 250KHz

Ganho = 4

1/4 TL084

Buffer 1
R6 33k

Filtro 1
R8 2k2

2 3

J R11 4k7 R12 4k7

R21 4k7

C3 0.1uF

1/4 TL084
U8
13 12 14

U6

L U11 1/2 TL 082 V6 5V +V V5 15V U12 1/2 LM 319 + R30 560 R29 560

Entrada 2
G

R13 4k7

1/4 TL084 Vo = K*(VA - VB) K=1/16 Mxima sada = 24Vpp Banda Passante dos OPAMPs = 250KHz Freq. de corte =800Hz(1Ordem)

D
Filtro 2

R9 33k I R10 2k2 C4 0.1uF

Buffer 2
5 6 7

R14 4k7

R23 2k7

100K R22 R24 3k9

U7

1/4 TL084

Ganho = 5
R28 1k

U14
S R Q _ Q

Sada 1 74HC74
Q D U22 FF2 Q

Ajuste
R27 1k C14 56nF C13 56nF

R25 2k

U13 + 1/2 LM 319 R26 8k2

U21 FF

74LS08 V4 -15V

Sadas com nvel CMOS

E
U20B R34 1k

74HC14
C15 4.7nF U20A U19A CLK R33 1k XTAL1 3.5795MHZ V8 15V +V Q Triger Q U24 1/2 LM 319 + R36 1K5 Q CLK Q 74LS08

cd 4528 Monoestvel

R35 1K5

F
U18 FF D Q

C U17 FF2 D Q

Sada 2
V7 5V

F
Sadas digitais com nveis de 15V

74HC74

74LS08

74LS08 CLK Q CLK Q

R32 1k5 R31 820

1/2 LM 319

U25 +

Tenso de referncia

U16 Cd4528 Monoestvel

G
Triger

Q Q

Anexo 2
Circuito completo do retificador PWM Boost Dobrador de Tenso, com o uso de hardware dedicado par a gerao de atraso.

Sada 1
U3 FF D Q

74HC74
D

U4 FF2 Q

74LS08

74HC14
U2A B R1 1k XTAL1 3.5795MHZ C1 4.7nF U2B U1A CLK R2 1k Q CLK Q 74LS08 Out 1 B

cd 4528 Monoestvel Q

In 1

Triger

In 2 R4 10k D R3 10k D

R U7 FF Q

C U8 FF2 D Q

Sada 2
74LS08 D 74LS08

74HC74

CLK Q

CLK Q

Out 2

U9 Cd4528 Monoestvel Q Triger Q

R F

C F

Anexo 3
Circuito dedicado para a gerao de atraso.

Anexo 4
Programa de gerao de atraso para o acionamento dos Mosfets
#include #use delay #define void main() { //------------- Inicializao do sistema-------------------------------// DISABLE_INTERRUPTS(GLOBAL); CCP_OFF; T2_DISABLED; T1_DISABLED; SET_TRIS_B( 0b00000011); SET_TRIS_A( 0x00); OUTPUT_B(0x00); OUTPUT_A(0x00); //Desabilita interupes,timers e o //mdulo comparador CCP //DefineRB0 e BB1 como entradas //Define bits do Port_A como sadas //Inicializa todas as sadas em 0 //No ser utilizado efetivamente como //sada <16F628.h> (clock=20000000) Dead_Time 2

//Indica o clock do Microcontrolador //Define o tempo de Delay em us

//--------------- Programa--------------------------------------------// while(true) { if(input(PIN_B1)) { output_bit( PIN_B2, 0); delay_us(Dead_Time); output_bit( PIN_B3, 1); } if(input(PIN_B0)) { output_bit( PIN_B3, 0); delay_us(Dead_Time); output_bit( PIN_B2, 1); } } //Testa continuamente as entradas //Testa entrada RB1 //Ser usado B2 e B3 como sadas

//Testa entrada BR0

Anexo 5
% Programa para o clculo do THD, FP, FPT e valores RMS baseado em amostras de sinais % provenientes do programa de aquisio de dados WaveStar.(Osciloscpio Tektronix TDS 1002) % LEE - UERJ % Jan/2004 % Propriedades da saida clc; clear; echo off; % Pegando os dados do usuario cd /dados nome_tensao = input('Digite o arquivo com amostras da tensao: ', 's'); nome_corrente = input('Digite o arquivo com amostras da corrente: ', 's'); nome_vo = input('Digite o arquivo com amostras de Vo: ', 's'); acochambra = input('acochambra(s/n)? ', 's'); % Lendo os arquivos pra matrizes fd = fopen(nome_vo, 'r'); linha = fgets(fd); linha = fscanf(fd, '%g%c S\t%g%c V\n', [4 inf]); linha = linha'; fclose(fd); [No, j] = size(linha); for i=1:No v_vo(i) = linha(i, 3); if (linha(i, 4) == 109) v_vo(i) = v_vo(i) / 1000; end if (linha(i, 4) == 117) v_vo(i) = v_vo(i) / 1000000; end end fd = fopen(nome_tensao, 'r'); linha = fgets(fd); linha = fscanf(fd, '%g%c S\t%g%c V\n', [4 inf]); linha = linha'; fclose(fd);

[N, j] = size(linha); for i=1:N v_tensao(i) = linha(i, 3); if (linha(i, 4) == 109) v_tensao(i) = v_tensao(i) / 1000; end if (linha(i, 4) == 117) v_tensao(i) = v_tensao(i) / 1000000; end end fd = fopen(nome_corrente, 'r'); linha = fgets(fd); linha = fscanf(fd, '%g%c S\t%g%c V\n', [4 inf]); linha = linha'; fclose(fd); [N, j] = size(linha); for i=1:N v_corrente(i) = linha(i, 3); if (linha(i, 4) == 109) v_corrente(i) = v_corrente(i) / 1000; end if (linha(i, 4) == 117) v_corrente(i) = v_corrente(i) / 1000000; end end % Multiplica por seus valores corretivos(escalas dos sensores de medio) for i=1:N v_tensao(i) = v_tensao(i) * 50; v_corrente(i) = v_corrente(i) * 1000/145; end for i=1:No v_vo(i) = v_vo(i) * 50; end % Armazena valores nas variaveis [N, j] = size(linha); % Faz FFT das amostras V_tensao = fft(v_tensao); V_corrente = fft(v_corrente); % Zera a segunda metade simetrica, ja que na DFT X[n] = X[N n], lembrando

% que X[0] e a componente DC. %for i = round(N/2):N % V_tensao(i) = 0; % V_corrente(i) = 0; %end % Acochambra os resultados if (acochambra == 's') for i = 3:N-1 V_tensao(i) = V_tensao(i) / 4; V_corrente(i) = V_corrente(i) / 4; end v_tensao = real(ifft(V_tensao, N)); v_corrente = real(ifft(V_corrente, N)); end % Calcula modulo e angulo PH_tensao = phase(V_tensao); PH_corrente = phase(V_corrente); MAG_tensao = abs(V_tensao); MAG_corrente = abs(V_corrente); % Desenha os graficos W = linspace(1, N, N); figure(1) plot(W, v_tensao, 'r-') TITLE('Tensao sem controle') YLABEL('Volts') figure(2) plot(W, v_corrente, 'b-') TITLE('Corrente sem controle') YLABEL('Amperes') W = linspace(1, N, N); figure(3) W = linspace(1, No, No); plot(W, v_vo, 'r-') TITLE('Vo sem controle') YLABEL('Volts'); AXIS([0 No 0 50]); % Calcula valores uteis nos calculos % tensao soma = 0; for a = 3:round(N/2) soma = soma + MAG_tensao(a) * MAG_tensao(a); end Vdis = sqrt(soma); % corrente

soma = 0; for a = 3:round(N/2) soma = soma + MAG_corrente(a) * MAG_corrente(a); end Idis = sqrt(soma); Is = sqrt(soma + MAG_corrente(2) * MAG_corrente(2)); % Calcula THD, FP e FPT Vthd = Vdis / MAG_tensao(2) Ithd = Idis / MAG_corrente(2) FP = (MAG_corrente(2) / Is) * cos(PH_corrente(2) PH_tensao(2)) FPT = cos(PH_corrente(2) - PH_tensao(2)) / sqrt(1 + Ithd * Ithd)

Anexo 6
Materiais e Softwares utilizados
Osciloscpio TDS 210 com mdulo de aquisio de dados para PC -Tektronix ; Osciloscpio TDS 1002 Tektronix ; Ponteira de tenso diferencial (High Voltage Differencial Probe P5200 Tektronix) ; Um computador PC; Fonte de alimentao PS5000D ICEL Gubintec ; 1 Protoboard ICEL Gubintec Modelo MSB 400 ; 1 Gerador de funes Minipa Modelo MFG-4200 ; 1 Multmetro digital Minipa Modelo MDM-8045 ; 1 Multmetro digital Minipa Modelo ET-1001 ; Componentes eletrnicos que compem os circuitos ; Alicates de corte e Bico ; Fios para as ligaes em Protoboard ; Software WaveStar Demo (para o osciloscpio Tektronics) ; Software MatLab5.3 ( Estudent Version); Software Pspice8.0 (Estudent Version); Software PSIM 6.0 (Estudent Version);