Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

Nombre: DNI: Firma:

1. (5 ptos.) Convierte el siguiente nmero binario a hexadecimal y a octal 1100101.01012 = ____________16 = ____________8 2. (5 ptos.) Transformar los siguientes nmeros que se encuentran representados en signo-magnitud a complemento a 2: Signo-magnitud a. 11100110 b. 01001011 Complemento a 2

3. (5 ptos.) Suma los dos nmeros siguientes representados en complemento a 2 e indica si existe desbordamiento 1 0 1 1 1 0 0 1 + 1 0 1 1 0

4. Algebra de conmutacin (10 ptos.). Indicar cual de los siguientes teoremas son ciertos o falsos. Marca con una V los que creas verdaderos y con una F los que creas falsos. (2 ptos. por cada respuesta correcta) __ (a) __ (b) __ (c) __ (d) __ (e) X+X=XX=X (X + Y) (X + Z) = X + Y Z X+XY=X+Y X Y + X Y = X (teorema de la idempotencia) (propiedad distributiva) (teorema de cobertura) (teorema de combinacin) (teorema del consenso)

(X + Y) (X + Z) (Y + Z) = (X + Y) (Y + Z)

Pgina 1 de 6

Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

5. Anlisis de circuito combinacional. a. Escribe la expresin lgica de la salida F en funcin de sus tres entradas (X, Y, Z). Obtiene la expresin directamente del circuito sin simplificar

(5 ptos.) F = _______________________________________________________ b. Simplifica la expresin para representarla en trminos de suma de productos

(5 ptos.) F = _______________________________________________________

6. Minimizacin de funciones combinacionales a. (4 pts.) Usando el mapa de Karnaugh minimiza la funcin siguiente usando suma de productos F = W,X,Y,Z(0,2,3,7,8,10,11,15) + d(1) F = _____________________________________ b. (6 ptos.) Usando nicamente puertas NAND e inversores hacer el esquema del circuito

Pgina 2 de 6

Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

7. Realizar la funcin del ejercicio anterior utilizando a. (6 ptos.) Decodificadores 74x138 y puertas NAND

b. (7 ptos.) Un multiplexor MUX4:1 y puertas NOT (si son necesarias)

Pgina 3 de 6

Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

8. Circuitos CMOS: funcin lgica a. (8 ptos.) Para la puerta CMOS que se representa en la figura de la derecha termina de rellenar la tabla que aparece en la parte inferior b. (2 ptos.) Indica la ecuacin que relaciona la salida Z con las entradas A yB

VDD

Q6

Q2

Q4 Z

c. (2 ptos.) Dibuja el smbolo equivalente

A Q1 Q3 Q5

A L L H H

B L H L H

Q1

Q2

Q3

Q4

Q5

Q6

9. (10 ptos.) Utilizando el esquema que se presenta en la figura, queremos usar una puerta NAND de drenador abierto (74AC01) para encender un LED cuando ambas entradas sean H. Teniendo en cuenta que RN = 100 y VCC = 5 V, calcular: a) la resistencia RLED necesaria si la tensin VLED = 1,6V y el diodo necesita al menos una ILED de 4 mA para iluminarse y b) la tensin VOL.
Vcc RLED LED

VOL
74LS01

Pgina 4 de 6

Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

10. (20 ptos.) a) Determinar si las especificaciones para la cual est diseada la puerta NAND de dos entradas 74HC00 en el intervalo de operacin comercial se exceden en el circuito siguiente (tanto con la salida a nivel alto H como a nivel bajo L). R1 = 1 k, R2 = 860 y VCC = 5V. Suponer RP = 300 y RN = 100 . b) Calcular el margen de ruido a nivel alto y a nivel bajo, si suponemos que VIHmin = 3,15 V y VILmx = 1,35 V

Caractersticas de salida de la puerta 74HC00

Pgina 5 de 6

Electrnica Digital 1 Examen parcial 6 de abril de 2006

UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

E.U. de Ingeniera Tcnica de Telecomunicacin

Pgina 6 de 6