Você está na página 1de 187

Universidade Estadual Paulista “Júlio de Mesquita Filho” Campus de Sorocaba

LUIS OTÁVIO DE PÁDUA FILHO

ESTÁGIO DE SAÍDA DE UMA UPS TRIFÁSICA

Sorocaba 2008

LUIS OTÁVIO DE PÁDUA FILHO

ESTÁGIO DE SAÍDA DE UMA UPS TRIFÁSICA

Trabalho de Conclusão de Curso de Graduação apresentado como parte dos pré-requisitos para obtenção do título de Engenheiro de Controle e Automação, à Universidade Estadual Paulista “Júlio de Mesquita Filho”.

Submetido à aprovação da Banca Examinadora, composta pelos seguintes membros:

Prof. Dr. Fernando Pinhabel Marafão (Orientador – Presidente)
Unesp – Campus Sorocaba

Eng. Msc. Maurício Galassi (Titular)
Escola Politécnica/USP – São Paulo

Prof. Dr. Diego Colón (Titular)
Unesp – Campus Sorocaba

Sorocaba, 08 de Dezembro de 2008.

.

Aos meus pais. à minha irmã e à Nathalia i .

.

Ao Prof. surgiu uma grande amizade que levo para toda a vida. a Deus.Agradecimentos Primeiramente. a meu pai Luis. Por fim. E a Nathalia. Negri. acima de qualquer dificuldade em dividir o mesmo apartamento. e a oportunidade de completar estes cinco anos de estudos. A todos os meus amigos da segunda turma de Eng. iii . que me deu os dons. Não posso deixar de citar. por todas as horas de estudos e pelos momentos de descontração. Helmo. Sylvio e Thiago. pela orientação e amizade nestes dois últimos anos. de Controle e Automação da UNESP – Sorocaba. agradeço a minha mãe Telma. onde pude adquirir muito conhecimento e aprender o valor e a importância que a pesquisa científica tem. Agradeço também aos amigos Fernando. por nunca deixar de me amar e acreditar no meu potencial. Dr. a minha irmã Thais e a Malu pelo apoio incondicional. apoio e por agüentar todas as ausências durante esse período. a saúde. que ajudaram no desenvolvimento das placas de circuitos que usei no protótipo deste trabalho. Fernando Pinhabel Marafão. que. Aos colegas do Laboratório de Eletrônica de Potência da Escola Politécnica/USP e ao Cöstola do Campo de Provas da GMB. os amigos que trabalharam na mesma área e muito contribuíram para o desenvolvimento deste trabalho: Fuchs. pelo amor. Marcelinho e Pedro. pelo exemplo de vida e amizade.

.

“Sê humilde para evitar o orgulho.” (Santo Agostinho) v . mas voa alto para alcançar a Sabedoria.

.

até o estudo de duas variações da técnica de controle multi-loop. Depois de todo o trabalho passar pelos testes em simulação. Uninterruptible Power Supply). Controle Multi-loop. com controle digital através de um processador digital de sinais. O projeto consiste em especificar desde a topologia do inversor de tensão modulado por largura de pulso. Palavras-Chaves: Controle Digital. foi montado um protótipo de uma das fases da UPS projetada. para encontrar a melhor solução para o controle da tensão de saída da UPS. vii .Resumo Este trabalho apresenta o projeto e a implementação do estágio de saída de uma Fonte Ininterrupta de Energia Trifásica. com o resto dos componentes passivos que compõem o estágio de saída da UPS. onde pode-se validar a teoria desenvolvida durante o projeto. também conhecida como UPS (do inglês. Fontes Ininterruptas e Condicionadores de Energia.

.

The project has the aim of specifying the topology of a pulse-width modulated voltage source inverter. introduce the study of two variations of Multi-loop control techniques. Keywords: Digital Control. This prototype allowed the validation of the developed theory. After all parts of the project be tested in simulation. using a digital signal processor. Uninterruptible Power Supplies. this work presents the project and the implementation of the output stage of a 3-phase Uninterruptible Power Supply.Abstract Considering the areas of Power Quality and Power Conditioning. in order to find the best solution for the output voltage control of the UPS. with the others passive components that compose the output stage of an UPS. a prototype of one phase of the designed UPS has been built. with digital control. Multi-loop Control. Power Conditioners. And also. ix .

.

.....................5............................................................ Capacitor do Barramento CC............. vii Abstract ................................. xv Listas de Figuras ...................................................................1 Topologia ... Determinação dos Controladores .........................3........4........................ Topologia de Inversores Trifásicos .. Corrente Drenada pela Carga Não Linear .... Introdução Geral .......................................................... Técnicas de identificação de referências .... iii Resumo ............................................................................. Neutro Chaveado . Malhas de controle com a corrente do capacitor .............................................................................................................................................................................................. 5 1....................................................... 1 1................4............................................................................... xvii Lista de Tabelas ..............................1........................4..................................3.......................... 20 2........3............................ 18 2..........................7.Sumário Agradecimentos .............................................................................................................................................................................................................. 25 2................................ 40 3. 45 3.........................1................. Projeto dos Controladores do Estágio de Saída ..................... Corrente de Limitação das Chaves do Inversor .... 35 3................................................................................................ 2 1..........1.................................................... Técnicas de Controle .............................1........................................................................1...................... Controladores para multi-loop com corrente do capacitor ........................................................ Malhas de controle com a corrente do indutor ................................................................... Dimensionamento dos Componentes da UPS............... xxi 1..............1........................ Controladores para multi-loop com corrente do indutor ....................................................2............3...1....................................................... 19 2..... 13 1........... Dimensionamento .................................................................2............................. 32 3.................. Ponto Central dos Capacitores Chaveado ...........................................................................................................................1 Estudos Preliminares .................... 46 xi ........................1................... 18 2.............................................. 19 2....... 10 1......3............... 29 2................................................... xi Listas de Siglas . 2 1.............................................................................................................................................. 44 3......... Transdutores .................. Três Pontes Completas Monofásicas (Ponte H) .........1..1...............................................................1............................................................... Organização do Trabalho ..................... 17 2........... 16 2.......................................................................... 17 2.................................... 24 2.................................... Conversor Trifásico para 4 Fios com Elo CC Dividido ............................................2.............. Filtro LC de saída ...1....................................3............................................................................................................ 22 2........................................................................................................................................................... ix Sumário .......................... 30 3...................................2.....................6.... Cargas para ensaio .............................................................................2...............................2......................

......................................1.... Aplicação do PLL na UPS projetada .........1......... Conceitos Básicos do PLL .... Controle Multiloop com Corrente do Indutor .................. 110 Anexo B – Controle Multiloop com corrente do Capacitor ............ 91 6..........................................................................................4.... Software ...............................2.......4........... 121 ....................................... Controle Multiloop com Corrente do Capacitor........... Controle Multi-loop sem carga ................. 65 4.......................2........ Simulação da UPS trifásica . Protótipo Experimental .........2....................................... Projeto do Controlador PI.............................. 74 5...........2................................ 66 4....................................... 57 4....... Implementação dos Algoritmos de Controle ........1...................................................... 82 5. Controle Multiloop com Corrente do Indutor .........................................................5.................................................................................................................................................................................. Controle Multi-loop com carga Resistiva ..............................................................................3...................................................................................... Controle Multi-loop com carga Não-Linear ...1................................................................... PLL monofásico ........... Análise da resposta com a corrente do indutor ...............3... 97 6..... 69 4................... Resultados .................. 100 6.................................................3................2.. 80 5..................................................2..............................................1. 84 5.....................4............................................................... 47 3................................... 69 4................................. PLL Trifásico e Detector de Seqüência Positiva ..........................2................ 91 6............1........................ 113 Anexo C – Controle Multiloop com corrente do Indutor........................................... 117 Anexo D – Algoritmo com o Controle com IL para o DSP ......... 66 4......1................................... 101 6......... PLL Monofásico e Detector de Amplitude .................................................................... 105 Bibliografia ........................ 102 7.............................................. 47 3.... 77 5...........2...........1................... Implementação dos Algoritmos de Identificação de Referências .................................. 86 6........................... Hardware ...................................................................................... 70 4........................................................................2... 78 5......................................................... Avaliação dos Controles durante transitório de carga ..................... 96 6...............................3...........................3............... 107 Anexo A – Gerador de Referência Trifásico ................... 77 5.............................................3.......... PLL Monofásico em Simulação ...3...............................1...............................1........2........ Análise da Resposta em Freqüência ......3...........1...................................................................1.. 96 6...................................1...1....................................................................... 81 5.....................2..2................. 98 6.................................................... Avaliação dos Controladores em Regime ................................................2.............. PLL Trifásico em Simulação....................................................................4............................................................................3................................................................................ PWM em malha aberta................... Análise da resposta com a corrente do capacitor .................... 68 4....3.................................................................................. Considerações Finais ..................................... Controle Multiloop com Corrente do Capacitor...

.............................................................................................................. 161 xiii .................................. 138 A............................................................................................................................ 138 A................................................................................... 146 A....................3 – Disparadores ............4 – Proteção ........2 – Interface AD/PWM .................................................................................................. 156 A..............................................Apêndice A – Esquemas das placas do protótipo ...........1 – Conexão Texas...................

.

Listas de Siglas UPS – Uninterruptible Power Supply (Fonte Ininterrupta de Energia) DVR – Dynamic Voltage Restorer (Restaurador Dinâmico de Tensão) PLL – Phased Locked Loop PWM – Pulse-Width Modulation (Modulação por Largura de Pulso) IEC – International Electrotechnical Commission IGBT – Insulated-Gate Bipolar Transistor DSP – Digital Signal Processor (Processador Digital de Sinais) DAC – Digital Analog Converter (Conversor Digital Analógico) ADC – Analog Digital Converter (Conversor Analógico Digital) CA – Corrente Alternada CC – Corrente Contínua RMS – Root Mean Square (Valor Eficaz) xv .

.

....... 11 Figura 1...................... 9 Figura 1......................................................... 7 Figura 1........... ............................Carga Não-linear para teste dinâmico de UPS......... .......14 .Resposta em freqüência da função com variação de .............................. ................. 10 Figura 1.........................................Diagrama de Controle Multi-loop com a corrente do indutor para uma das fases da UPS.................................. .............6 .........................1 .............................. ..................... 20 Figura 2.. 4 Figura 1................ .....Retificar trifásico controlado em meia ponte. ...Resposta em freqüência da função com variação de ............................................................................................ ......7 .............. ...............10 ... 23 Figura 2..................Corrente fornecida para o barramento CC durante o degrau de carga........ ..............Tensão sobre o Capacitor e corrente da carga durante o degrau de carga.6 ...............................UPS Double Conversion e seus modos de operação.............. 51 Figura 3........................................3 ..........7 ........ 6 Figura 1........ 19 Figura 2......................UPS Line Interactive e seus modos de operação.Inversor com Neutro Chaveado.............................................................. ........ 6 Figura 1...... 34 Figura 3.. .................. .....................2 .................10 ............16 .....8 ...........3 .................... 14 Figura 1.. .. 8 Figura 1................ 3 Figura 1......................... 50 Figura 3........Carregamento de Bateria em dois estágios.........Inversor Mofásico de Ponte Completa......................... 36 Figura 3........................1 ......... ..................................................... ...4 .................................................... 4 Figura 1..........................................2 ........ 52 Figura 3.. 52 xvii ....... 14 Figura 1........... ................ 5 Figura 1.................. 15 Figura 1.Resposta em freqüência da função com variação de ....6 .................................................... 49 Figura 3...................................... 41 Figura 3... 20 Figura 2.................... 2005)................5 .............. ....................Retificador trifásico controlado em ponte completa..... .............Diagrama de Controle detalhado de uma fase da UPS....... 22 Figura 2......................9 ............ .....Inversor com ponto central dos Capacitores Chaveado...... ...........................Diagrama de Blocos do controle multi-loop com a corrente do capacitor de uma das fases da UPS................ ..................................... et al.......... ................Técnica de PWM Unipolar......................1 – Esquema geral do estágio de saída da UPS trifásica................... 51 Figura 3......................Algoritmo do Filtro de Kalman.............. ...................................... 49 Figura 3....... 7 Figura 1..................... 48 Figura 3............9 ............4 ....................... ....Resposta em freqüência da função com variação de ............. 26 Figura 2................................17 ..Retificador trifásico em Ponte com diodos......Técnica de PWM Bipolar.....................Resposta em freqüência da função com variação de ............... .................................Inversor Trifásico com 3 ramos..........(a) Estágio de saída de uma UPS trifásica (b) Diagrama de blocos do controle desse estágio...................................9 ..............8 .............................................Resposta em freqüência da função com variação de ........... ......................Diagrama de Blocos de uma UPS Trifásica..............5 ........... ....Diagrama de blocos de um PLL-3Φ.............................................13 . ..........11 .. 12 Figura 1.... ......... 17 Figura 2.....15 ..........18 .....................................Aproximação da tensão sobre o capacitor CL............. 15 Figura 2............... 27 Figura 3..Listas de Figuras Figura 1........................12 .................Controle não-linear para a UPS trifásica..............11 .........................10 .Resposta em freqüência da função com variação de ...........Inversor Mofásico Meia Ponte.................... Fonte: (Loh..Aproximações para a corrente drenada pela carga não-linear............... ...........8 .................3 .................................................................2 – Conversor Trifásico para 4 fios com elo CC dividido............................................ 18 Figura 2.........5 .....................................4 .....................Estágio de saída e Estrutura de Controle da UPS trifásica.......................UPS Passive Standby e seus modos de operação...................... ............... .......Inversor composto por 3 pontes H................ 8 Figura 1..........7 ........ 19 Figura 2...Resposta em freqüência da função com variação de .........

2 ..................... e )......................... e ).. ............... 55 Figura 3.......4 ............ 79 Figura 5... 58 Figura 3.. 67 Figura 4........... .......Esquema Elétrico de uma UPS monofásica no ambiente de simulação PSIM............. Graf..15 ....... e ).......................Resposta em freqüência da função com variação de ...... 63 Figura 3.... ...Resposta em freqüência da função com variação de ..... ............... ..3 .....................................................................Início do PLL monofásico: Graf...............11 ....................3 ...... 59 Figura 3.... 68 Figura 4................. 80 Figura 5......4 ...........Retorno das fases no PLL Trifásico: Graf.................. Graf..... ........ Superior ( . 72 Figura 4............. Graf........... ............................Simulação do controle com corrente do indutor com ganhos de projeto em carga NãoLinear plena no domínio do tempo e seu espectro harmônico....17 ...................... Superior ( e )........Resposta em freqüência da função com variação de .Resposta em freqüência da função com variação de ................22 ........ .................................Queda da rede no PLL monofásico: Graf.... Superior ( .. .............................. ..... 73 Figura 4.......... 71 Figura 4.....19 .......................2 .............Início do PLL Trifásico: Graf...Resposta em freqüência da função com variação de ..... Meio ( ) e Graf......................................21 ...... .Resposta em freqüência da função com variação de .................9 . Inferior ( ).............Simulação do PLL monofásico: Graf... ....24 ...Resposta em freqüência da função com variação de ..5 ...........................25 ....................... ..............Resposta em freqüência da função com variação de .5 ............18 ......PLL Trifásico... 56 Figura 3................................. ...........................................Resposta em freqüência da função com variação de ...................................................... Superior ( ....... Meio ( ) e Graf.........Volta da rede no PLL monofásico: Graf........................... 74 Figura 4...........13 . 53 Figura 3. 61 Figura 3...... Superior ( e ).... ...... 79 Figura 5.............. ...... Graf.....................................................Queda das fases no PLL Trifásico: Graf....Resposta em freqüência da função com variação de ................................... Inferior ( )........ .... 75 Figura 4.............................7 . 76 Figura 5...Detector de Amplitude com PLL........ ........... 67 Figura 4. 62 Figura 3..................................... ............ ..................... 78 Figura 5.12 ....................................................... ......Figura 3.....Resposta em freqüência da função com variação de ...........................23 ...................................8 .... 59 Figura 3..... Inferior ( ). ........ Graf........ Superior ( e )......... Superior ( . Meio ( ) e Graf........12 ....... Inferior ( )..... Inferior ( )........................ ................ Meio ( ) e Graf..Simulação do controle com corrente do capacitor com ganhos ajustados em carga NãoLinear plena no domínio do tempo e seu espectro harmônico.... 54 Figura 3....Resposta em freqüência da função com variação de ........ 80 ..20 .................................. Inferior ( )............... 56 Figura 3.... ..........................6 ....1 ............................... ....................................... 60 Figura 3.................... Graf................... .......................... 63 Figura 4..............Simulação do PLL Trifásico: Graf... 73 Figura 4.. Meio ( ) e Graf...... Meio ( ) e Graf... ... Graf.....Resposta em freqüência da função com variação de ............. Inferior ( )................................................PLL Monofásico........Resposta em freqüência da função com variação de .....................1 .....16 .... 68 Figura 4................. .......... Superior ( e ).......... e )............... ...............Detector de Seqüência Positiva..........Simulação do controle com corrente do indutor com ganhos ajustados em carga NãoLinear plena no domínio do tempo e seu espectro harmônico....... ..........Resposta em freqüência da função com variação de ................ Meio ( ) e Graf.... 54 Figura 3............................10 .............26 .............................................. 61 Figura 3....................... Inferior ( )......... Graf........................ .................14 ....................Simulação do controle com corrente do capacitor com ganhos de projeto em carga NãoLinear plena no domínio do tempo e seu espectro harmônico........................ Meio ( ) e Graf... 75 Figura 4....

................................... 82 Figura 5... 81 Figura 5..................12 .. .....Controle Multi-loop durante transistório de redução de carga resistiva........................................................6 .........14 ........... 87 Figura 5..........9 .......1 ......19 ...Placas de Condicionamento de Sinais: Conexão Texas..17 .Distribuição das placas de condicionamento do protótipo da UPS........................... ....... 93 Figura 6....................... ...........Sensores de Tensão e Corrente por Efeito Hall.Performance Dinâmica da Tensão de saída com o controle de corrente no indutor em degrau de carga linear.....3 .............7 ..............Controle Multi-loop sem carga a) sem o termo ressonante na malha externa de tensão............. ..Tensão de Saída do conversor gerada pelo PWM.....4 ........................ 98 Figura 6.Figura 5................................................................................ ............................................... 89 Figura 5................... 95 Figura 6.. .. +........Performance Dinâmica da Tensão de saída com o controle de corrente no capacitor em degrau de carga linear......................... ......................................................... 86 Figura 5...........................................10 .........................9 ............................... 100 Figura 6............. .Controle Multi-loop durante transitório de aumento de Carga Não-Linear............................. 94 Figura 6................Performance Dinâmica da Tensão de saída com o controle de corrente no capacitor em degrau de carga não-linear.................... .....16 .......................5 ..........Inserção de Carga Não-Linear (Nominal Estrela) na tensão de fase C................. Proteção..................Performance Dinâmica da Tensão de saída com o controle de corrente no indutor em degrau de carga não-linear. b) com o termo ressonante de primeira ordem......................................13 ................ 101 Figura 6..................13 .............................................14 ...............6 ......................... +..................7 ................... 90 Figura 6.................................. .. ...............................................Fontes de Alimentação CC: A Direita.................... 94 Figura 6.................................12 ............................. 88 Figura 5...Retorno da Rede e o instante de sincronismo.......................Controle Multi-loop com Carga resistiva a) coletada do DAC do DSP b) coletado por ponteiras de tensão e corrente.... 102 Figura 6............................... A Esquerda.......................Esquema Elétrico da UPS Trifásica.................................................... 99 Figura 6....... 97 Figura 6.......... 95 Figura 6.................................. 83 Figura 5................... 85 Figura 5.............................. .................................. 94 Figura 6................11 .......................Queda da Rede sem perder o sinal de referência....15 ........................................ ............................................................. 84 Figura 5.......Referência da UPS sincronizada com o sinal da Rede............................................................................. .................. ..........10 ........ 100 Figura 6................. 95 Figura 6..Banco de Cargas Resistivas CA......... ...................... 97 Figura 6...2 .................. ........................ 89 Figura 5.....Inserção de carga linear ( ) na tensão de fase A..11 ....................................15V......................Controle Multi-loop com carga Não-Linear a) com termo ressonante de 1ª b) com termos ressonantes de 1ª + 3ª + 5ª........................... ...... 102 Figura 6.......................... .....................8 .....15 ....................... 99 Figura 6...5V........................................Controle Multi-loop com Carga Não-Linear (coletado por ponteiras de tensão e corrente)................. 103 Figura 6.Desligamento das cargas anteriores e inserção de Carga Não-linear ..8 ....................... ................. 104 xix ......................Carga Não-Linear de teste.......18 ...........Inicialização da UPS e inserção de Carga Linear (R=10Ω) entre as fases B e C.........................Tensão de Saída no filtro LC gerada pelo PWM..........Classificações da performance dinâmica da tensão de saída da UPS....... Interface AD/PWM e Disparadores............16 ............Inversor (Ponte H) Semikron e visão geral da planta na bancada....Simulação do controle com corrente do indutor com termos ressonantes de 3 e 5ª harmônica em carga Não-Linear plena no domínio do tempo e seu espectro harmônico...... .......Controle Multi-loop da tensão de saída sem carga (coletado por ponteiras de tensão e corrente)............................

.

......................................... 92 Tabela 6.................................5 .................2 ...... 25 Tabela 2.. ....... 21 Tabela 2........Resistências do Banco de Resistores CC.........................................................1 ...... ........................................................... 57 Tabela 3................ ........Correntes geradas pela carga não-linear de teste.............................. 91 Tabela 6. 31 Tabela 3..........6 ............Controladores para o Controle multi-loop com a corrente do capacitor..... ..... ..... ............ .Capacitor do barramento CC............................ 24 Tabela 2...........................................Componentes da Carga Não-linear de Teste.......1 ....................... 29 Tabela 2......2 ..............3 .............. ...................................................1 ......................Lista de Tabelas Tabela 2............ 1999)............................................................................. 30 Tabela 2....1 .............2 ....................................Componentes do filtro LC de saída.... 64 Tabela 5......3 .. ........... 78 Tabela 6............................Correntes de limitação dos interruptores do inversor.............................. ........ ......Controladores para o Controle multi-loop com a corrente do capacitor.......Resistências do Banco de Resistores CA.... 92 xxi ..............................Componentes da planta do protótipo implementado...4 ...Limites de Distorção Harmônica para a tensão de saída de uma UPS (IEC62040-3......Especificação dos transdutores usados no controle da UPS.......

.

propostas para corrigir essas perturbações foram surgindo com o uso de elementos armazenadores de energia passivos (correção de fator de potência. No entanto. subtensão. Assim. Variações de tensão de longa duração (interrupção permanente. afundamento. através do controle digital. Felizmente essa tecnologia permitiu o desenvolvimento de um novo conceito de condicionadores de energia. pode-se citar: Transitórios (impulsivos. Com este último. 2004).. Distorções de tensão e/ou corrente (harmônicas. aumentando a geração de harmônicas e tornando-as muito mais sensíveis a perturbações na rede. Variações de tensão de curta duração (interrupção. grandes benefícios foram alcançados como exemplo. o chaveamento de semicondutores deixou as cargas elétricas com comportamento não-linear. Variações de freqüência da rede. o que vem impulsionando o investimento e pesquisas nesta área para detectar e propor soluções para os problemas de qualidade de energia elétrica. et al. Flutuações de tensão.Trabalho de Conclusão de Curso Unesp . a criação dos computadores ou o controle de velocidade de motores elétricos (Buso. Inicialmente. oscilatórios). Introdução Geral Já faz muito tempo que a energia elétrica é um dos pilares de qualquer processo.Sorocaba CAPÍTULO 1 1. filtragem de harmônicas) ou ainda geradores CA de combustão (fonte de energia em causa de falha da rede). dispositivos de alto Luis Otávio de Pádua Filho [1] . fica evidente a importância de um fornecimento confiável de tensão e corrente a ponto de existir agências reguladoras para garantir a Qualidade de Energia. ruído). Mais recentemente com o advento da tecnologia de semicondutores. 2006). desde o funcionamento de eletrodomésticos até processos industriais que requerem alta potência. elevamento). Dentre os principais problemas encontrados em instalações industriais (Marafão. sobretensão). Desequilíbrios e assimetrias de tensão e/ou corrente.

assim. et al. em resposta a necessidade de fornecimento de energia para grandes sistemas de computador.. 2005). e para operações que não toleram interrupções no fornecimento de energia e também precisam de uma tensão livre de ruídos ou distorções harmônicas. lançou a norma 62040-3. Outra configuração que conseguiu aceitação no mercado foi a chamada line-interactive. Mas a explosão de tecnologia tem criado um aumento no número de aplicações com cargas sensíveis a fonte de energia. 2005). foi proposta a topologia off-line. processos industriais. O termo on-line está associado ao fato de a conversão CA/CC e CC/CA ser feita durante todo o funcionamento da UPS. telecomunicação.1. com o intuito de produzir dispositivos mais economicamente viáveis..1 Topologia A produção industrial de UPS’s apareceu no mercado em 1970. onde um conjunto de retificador. ou seja. em 1999. ou seja.1 Estudos Preliminares Esta seção apresenta os conhecimentos básicos envolvendo as UPS’s e necessários para o desenvolvimento deste trabalho. por exemplo. 1. Na década de 70. a topologia usada era a chamada on-line. et al. onde são empregados inversores reversíveis. capazes de fazer conversão CA/CC e CC/CA com o mesmo circuito. muita confusão foi criada com os nomes citados. que tem como princípio básico fornecer às cargas conectadas a ela uma tensão puramente senoidal independentemente da rede ou da carga. sistemas computadorizados e de armazenagem de dados. A aplicação de sistemas com UPS incluem aparelhos médicos.Sorocaba Trabalho de Conclusão de Curso desempenho e dinâmicos. o termo on-line não expressa corretamente o funcionamento desse tipo de UPS.Unesp . No entanto. ou UPS. nesta [2] Luis Otávio de Pádua Filho . que classifica as UPS’s em 3 tipos (Karve. o mercado estava cheio de produtos que prometiam coisas que não estavam aptos a cumprir. Já na década de 80. onde o conjunto bateria inversor só era utilizado quando a fonte CA não apresentava condições suficientes para garantir qualidade para a carga. vêm sendo pesquisados e já implementados nas indústrias. ela surge como uma solução bastante eficiente para proteção de cargas contra transientes seja em sub ou sobretensão. equipamentos de emergência. 2000): Passive Standby: Os princípios básicos de operação desta UPS podem ser vistos na Figura 1. Outro condicionador que vem sendo constantemente melhorado através do controle digital é a fonte de tensão ininterrupta. 1. pois conseguem identificar o distúrbio e corrigi-lo. Assim. Aqui o inversor é conectado em paralelo com a fonte CA e é usado só em caso de falha da rede. inovações foram adicionadas as UPS’s e hoje. elas são comercializadas de poucos VA a milhares de kVA (Rancine. bateria e inversor era ligado em série com a fonte CA.1. Foi pensando na regulamentação deste condicionador de energia que a IEC (International Eletrotechnical Comission). como os filtros ativos de potência (série e paralelo). e sistemas de gerenciamento on-line (Emadi. Para atender esta demanda.

AVR (Automatic Voltage Regulation).2 apresenta a UPS Line Interactive. A UPS Passive Standby tem como vantagens o design simples. Line Interactive: A Figura 1. Figura 1. Bypass. sem regulação. a bateria e o inversor garantem a continuidade da fonte de tensão. sem regulação da tensão e da freqüência de saída.Sorocaba classificação estão incluídas as chamadas off-line. Esta topologia oferece uma solução de baixo custo comparada à UPS Double Conversion para mesma potência. o inversor pode estar funcionando tanto para o carregamento da bateria como fornecendo regulação para a tensão de saída. e a “conversão Delta” fazem parte desta família. aqui o interior da UPS entra em mal funcionamento. a proteção contra transientes e a regulação de tensão são pouco eficientes e ainda o fato de não ter nenhum controle da freqüência de saída. O conjunto destas características faz com que este tipo de topologia seja recomendado para aplicações de baixa potência (até 2 kVA). a UPS Line Interactive acaba sendo usada só em casos de baixa potência. seus pontos fracos são: falta de isolação total entre a rede e a carga. Luis Otávio de Pádua Filho [3] . Existem 3 modos de operação: Normal.1 . As topologias “boost-buck”. e o modo Stored-Energy. fazendo com que uma chave desconecte o inversor da carga. Foram definidos dois modos de operação: Normal. quando a fonte CA falha ou fica fora dos padrões aceitáveis. onde o inversor é conectado em paralelo com a fonte e interage com ela através de sua característica de ser reversível. a carga é alimentada com tensão regulada através do conjunto rede/inversor. No entanto. Stored-Energy. o baixo custo e o pequeno tamanho. e tempos de comutação elevados. onde a carga é alimentada pela rede através de um filtro/condicionador para eliminar certos distúrbios e conseguir regulação de tensão. quando a fonte CA falha. Mas considerando que a carga não estará efetivamente isolada da rede.UPS Passive Standby e seus modos de operação. o conjunto bateria/inversor mantém o fornecimento de energia e uma chave desconecta a fonte da carga. e o chaveamento entre as fonte deve ser menor que 10 ms.Trabalho de Conclusão de Curso Unesp . deixando só com a fonte CA.

[4] Luis Otávio de Pádua Filho . Normal. Stored-Energy. a freqüência do inversor e da fonte deve ser a mesma. sendo que a tensão chega na carga após duas conversões (CA/CC e CC/CA). Bypass. a carga continue sendo alimentada pela fonte. toda a potência transferida pela carga passa antes pelo inversor.Sorocaba Trabalho de Conclusão de Curso Figura 1. o inversor é conectado em série com a fonte CA e a carga. para isso acontecer. aqui se encaixa as UPS’s online. Três modos de operação foram definidos pela norma: Figura 1. a carga é alimentada pelo conjunto fonte/conversor/bateria/inversor.UPS Line Interactive e seus modos de operação. uma chave pode ser instalada na UPS Double Conversion para que em caso de falha do inversor. a bateria e o inversor passa a fornecer a tensão quando a rede falha ou opera em condições abaixo das especificadas pela UPS.3 .2 .Unesp .3).UPS Double Conversion e seus modos de operação. Double Conversion: Na UPS Double Conversion (Figura 1. assim.

como exemplo. permitindo que o processo de carregamento seja feito ora com corrente contínua ora com tensão contínua. et al. mesmo tipo usado em automóveis. No começo do desenvolvimento de UPS’s. já que ela é o elemento que mais ocupa espaço.2. Valve-Regulated Lead-Acid Batteries). pois ela é a responsável pelo fornecimento de energia durante uma falha da rede CA e também. Bateria As características mais importantes de qualquer UPS são a confiabilidade e a disponibilidade (Emadi.4). o uso de transformadores para diminuição do link CC.Carregamento de Bateria em dois estágios. ainda. Figura 1. Mas esta é a topologia mais completa. 2006). et al. Mas com a popularização deste dispositivo.1.Sorocaba O grande problema deste tipo de UPS é seu elevado custo. em aplicações de grande potência. 2006). conseqüentemente. Visto a importância deste componente. Dimensionamento Os componentes físicos de um sistema UPS Double Conversion pode ser dividido basicamente nos três conjuntos: Bateria. et al.. exigindo elementos mais duráveis e de melhor desempenho. ou. a UPS Double Conversion é a mais indicada para aplicações com cargas de alta sensibilidade e para altas potências (10 kVA ou mais). Fonte: (Luo. o tamanho da UPS precisa ser cada vez menor. pois a carga fica completamente isolada da rede. devido às duas conversões contínuas. salas refrigeradas eram destinadas somente para a armazenagem do conjunto de baterias.Trabalho de Conclusão de Curso Unesp . minimizando o banco de baterias. muita pesquisa é feita sobre ele. Um dos elementos que garantem essas características é a bateria.4 . 1. Luis Otávio de Pádua Filho [5] . aumentando a vida útil da bateria e diminuindo o tempo de recarga (Figura 1.. ou seja. o tipo de bateria hoje usado é o conhecido como Acumulador de Chumbo ou VRLA (do inglês.. a tensão e a freqüência são controlados com muita precisão. Retificador e Inversor. com uso para cargas sensíveis de baixa potência. o uso de conversores Buck-Boost para obtenção de recarga e descarga mais eficiente (Luo. Assim. os tempos de transiente são bem menores que as outras topologias. a bateria geralmente define onde as UPS’s serão montadas. 2005). para tanto.

Fonte: (Rashid. MOSFETs ou IGBTs como elementos de chaveamento.6 .Retificar trifásico controlado em meia ponte.Retificador trifásico em Ponte com diodos. consultar (Rashid. capítulo 7.Sorocaba Trabalho de Conclusão de Curso Retificador O objetivo de um conversor CA/CC em um sistema UPS é produzir a tensão CC com qualidade suficiente para garantir o funcionamento correto do inversor CC/CA do estágio de saída. Os retificadores com diodos não podem variar o nível CC de saída. 1999). 1999). 1999). et al. capítulo 3.6 e Figura 1. Nas figuras a seguir é a apresentado um retificador semi-controlado e controlado. respectivamente. 1995). Eles podem operar com ou sem transformador e dão uma ondulação de 6 pulsos na saída. [6] Luis Otávio de Pádua Filho . para maiores detalhes sobre estes circuitos.. Os retificadores trifásicos em ponte com diodos não podem ser controlados e são retificadores de onda completa. consultar (Mohan. para atingir um nível CC de acordo com a UPS é comum a aplicação de reguladores CC/CC. Esses elementos de chaveamento possuem um ângulo de disparo que pode ser controlado. como os conversores Buck ou Boost. tornando possível a alteração do nível CC de saída.5 .7 podem ser encontradas no capítulo 5 de (Rashid. Figura 1. Fonte: (Rashid. Figura 1. Retificadores controlados usam tiristores. mas eles são mais baratos pois não são usados elementos de chaveamento controlado.Unesp . As formas de onda e as equações que determinam a tensão e a corrente para os circuitos das Figura 1. Os retificadores podem ser classificados em duas categorias: com diodos e controlados. para encontrar o equacionamento deste circuito. 1999).

As vantagens desta configuração são o baixo número de chaves e um controle simples. e somente o controle PWM bipolar pode ser aplicado. o uso de inversor meia-ponte fica mais restrito às aplicações de baixa potência.Sorocaba Figura 1. O link CC é composto por dois capacitores. Porém. a tensão aplicada na . Luis Otávio de Pádua Filho [7] . Sendo usado o inversor de ponte completa (Figura 1. 1999).Inversor Mofásico Meia Ponte. O circuito de um inversor meia-ponte pode ser visto na Figura 1.7 . também em série.8 . conectados em série. e quando ocorre a comutação entre as chaves (S2 está ligada).8.Trabalho de Conclusão de Curso Unesp . a tensão aplicada sobre a carga é de carga é de . e por duas chaves. Fonte: (Rashid. C1 S1 VCC Carga C2 S2 Figura 1.9) para média e alta potência. de ponte completa. Por causa das desvantagens citadas acima. Inversor Existem dois tipos de inversores monofásicos: o inversor de meia ponte e o. A entrada CC é igualmente dividida entre os capacitores assim com a chave S1 ligada.Retificador trifásico controlado em ponte completa. ela sofre com uma utilização pouco eficiente da entrada CC.

Unesp - Sorocaba

Trabalho de Conclusão de Curso

S1

S3

VCC

C

Carga

S2

S4

Figura 1.9 - Inversor Mofásico de Ponte Completa.

O inversor de ponte completa consiste de um capacitor mais 4 chaves conectadas em série dois a dois. Pelo chaveamento, a tensão aplicada na carga pode assumir , e 0. Quando as chaves S1 e S4 estão ligadas, com S3 e S2 abertas, a carga recebe , quando S3 e S2 estão ligadas com S1 e S4, abertas, a carga recebe . E por fim, caso o conjunto S1 e S3 ligado e, S2 e S4, fechado, ou vice-versa, a tensão ficará nula sobre a carga. Em aplicações como o acionamento de motores CA e sistemas com UPS, inversores trifásicos são usados para alimentar cargas trifásicas. É possível alimentar uma carga trifásica com o uso de 1 inversor monofásico para cada fase, onde cada um gera uma tensão defasada de 120° uma da outra. Embora essa configuração possua suas vantagens, é necessário o uso de um transformador de saída trifásico ou cada fase fica alimentada separadamente, o que muita vezes é inviável. E ainda, devem ser usadas pelo menos 12 chaves. O circuito de inversor trifásico mais utilizado consiste de 3 ramos, um para cada fase assim como é mostrado na figura abaixo. Cada ramo deste inversor é equivalente ao inversor monofásico de meia ponte mostrado acima. Logo, a tensão de saída depende somente do nível CC de entrada, não importando o tipo de carga acoplada a ela (capítulo 8, (Mohan, et al., 1995)). Em um sistema real, deve ser considerado o tempo morto para garantir que o chaveamento não coloque o circuito em curto, destruindo as chaves.

C1

S1

S3

S5

VCC

A

B

C

C2

S2

S4

S6

Figura 1.10 - Inversor Trifásico com 3 ramos.

[8]

Luis Otávio de Pádua Filho

Trabalho de Conclusão de Curso

Unesp - Sorocaba

Note que a quantidade de elementos de chaveamento (3, 6, 12, ...) vai aumentando a flexibilidade do conversor, e proporcionalmente seu custo também aumenta, assim, há uma tendência para o menor uso de elementos de chaveamento tanto no retificador como no inversor. Para tanto, os efeitos das desvantagens citadas dos conversores com poucas chaves devem ser compensadas, algumas propostas são sugeridas em (Fuentes, et al., 2000) e (Hirachi, et al., 1995). PWM O sinal de saída será senoidal com o chaveamento correto das chaves dos inversores, a ordem em que as chaves são acionadas se dá através da técnica de Modulação por Largura de Pulso, também chamada de PWM (do inglês, Pulse-width Modulation). Abaixo são mostrados os esquemas das variações de PWM mais utilizadas, considerando o inversor monofásico de ponte completa mostrado na Figura 1.9 (Emadi, et al., 2005). O PWM Bipolar pode ser entendido com a Figura 1.11, onde existe um sinal de controle, Vcontrol, comparado com a onda triangular Vtri que oscila na freqüência de chaveamento, fs. A tensão de saída no inversor de ponte completa obedecerá as seguintes regras.

e e ,

,

(1.1) (1.2)

Figura 1.11 - Técnica de PWM Bipolar.

O PWM Unipolar pode ser entendido com a Figura 1.12, onde existem dois sinais de controle, Vcontrol e o seu inverso, comparados com a onda triangular Vtri que oscila na freqüência de chaveamento, fs. A tensão de saída no inversor de ponte completa obedecerá às seguintes regras.

e e e e

(1.3) (1.4) (1.5) (1.6)

Luis Otávio de Pádua Filho

[9]

Unesp - Sorocaba

Trabalho de Conclusão de Curso

Figura 1.12 - Técnica de PWM Unipolar.

Finalizando a seção dos componentes da UPS, deve-se estar ciente que outros elementos podem estar integrando a UPS, como circuitos de supressão de surtos, filtros passivos para a compensação de harmônicos. Eles deverão ser definidos de acordo com a estratégia de compensação aplicada no sistema com UPS. 1.1.3. Técnicas de identificação de referências Assim como técnicas de controle devem ser implementadas em um sistema como a UPS com o intuito de garantir qualidade da tensão fornecida à carga, também é necessário o uso de algoritmos capazes de identificar a componente fundamental da rede para que esta seja a referência da malha de controle e, ainda, essa referência deve estar sincronizada com a rede, pois, caso seja necessário trabalhar no modo Bypass (a UPS é desligada, carga direto na rede), a transição dos modos de operação não prejudique o funcionamento da carga. Em (Pádua, et al., 2007), pode-se encontrar a comparação e análise de três algoritmos de sincronismo, PLL (do inglês, Phase-Locked Loop), filtro de Kalman, e RDFT (do inglês, Recursive Discrete Fourier Transform). Como o presente trabalho está interessado em sistemas trifásicos, apenas os dois primeiros apresentam modelos que futuramente poderão ser utilizados.

[10]

Luis Otávio de Pádua Filho

(1. O sinal de tensão que pode ser considerado como um vetor é amostrado e o algoritmo PLL gera um sinal ortogonal u. os ganhos do controlador PI podem ser obtidos através das equações. yk é o vetor mx1 medido no passo k. (1. logo outra malha deve ser usada para determinar a amplitude da fundamental.13 .8) que determina o uso só de apenas dois sensores em aplicações práticas. et al. xk é o vetor de estado nx1 do passo k. ela consegue manter o seu comportamento de rastreamento. Uma característica importante da PLL-3Φ é que mesmo com a queda do sinal de entrada. . tem-se a mesma função de transferência de malha fechada. Figura 1. Filtro de Kalman Considerando o sistema de variáveis de estado .. Observe que este modelo só fornece a freqüência fundamental e o ângulo de fase. Para o sistema trifásico. através de um detector de amplitude ou detector de seqüência positiva.Trabalho de Conclusão de Curso Unesp .Sorocaba PLL-3Φ O modelo proposto na figura abaixo mostra o controle de um PLL trifásico.9) Luis Otávio de Pádua Filho [11] . logo. 2007).7) Outro ponto interessante é que o sinal ortogonal u é senoidal e balanceado isso implica que o produto escalar mencionado pode ser simplificado por (1.Diagrama de blocos de um PLL-3Φ. sendo que o produto escalar destes vetores será a realimentação da malha de controle. Fonte: (Pádua. onde: k é o passo do cálculo.

a matriz A representando o sistema trifásico fundamental dado por (1.Sorocaba Trabalho de Conclusão de Curso A é uma matriz quadrada nxn que modela o sistema aplicado. podendo ser dividido em duas partes: uma de predição e outra de correção. Considerando o sistema como um processo estocástico.. Kk é o ganho de Kalman.Algoritmo do Filtro de Kalman. é o erro estimado inicial. Um sistema trifásico pode ser representado pelo sistema abaixo . Pk é a covariância do erro estimado final. 2007). Figura 1.10) .Unesp . et al. R é a covariância de ruído de medição.14 . Definindo: Q é a covariância de ruído de processo. Fonte: (Pádua. [12] Luis Otávio de Pádua Filho . após algumas manipulações matemáticas chega-se que o filtro de Kalman pode ser representado pela figura a seguir. Com. wk representa o ruído de processo. B é uma matriz nxm que relaciona o sinal medido com as variáveis de estado. é o erro estimado final. zk representa o ruído de medição.

o controle com múltiplas realimentações vem se destacando devido a sua fácil implementação e excelente resposta à transientes (Vendrusculo. o modelo matemático da UPS. et al. o filtro de Kalman oferece a vantagem do cálculo da amplitude de seqüência positiva.. 2006). Em caso de amplitudes desbalanceadas. é mostrado um controle eficiente para cargas desbalanceadas e não lineares com um uso de ambas correntes no controle.4. impedância de saída. O ângulo instantâneo de fase é dado pela equação (1. 2005) e (Loh.11) E a freqüência fundamental é determinada com o período entre as passagens por zero do ângulo . 2005). e ... Dentre estas estratégias. com grandes variações sobre quais variáveis controladoras escolher (corrente no capacitor ou no indutor). logo para as aplicações de alta potência. Na referência (Loh. et al. tempo de resposta a transientes e a operação com cargas não lineares. é proposto o seguinte diagrama de controle para uma UPS trifásica. uma baixa DHT (Buso. o aumento de implica queda de potência transmitida. Luis Otávio de Pádua Filho [13] . Neste controle há malhas externas e internas com feedback e/ou feedfoward. mas com entradas simétricas. Note que as linhas tracejadas representam as grandezas que serão amostradas e quantizadas para fechar a malha do controlador. et al. et al. 2005). Uma das maneiras mais simples de compensar harmônicas seria elevar a freqüência de chaveamento do inversor e usando um filtro passa baixa na saída resulta em uma saída praticamente senoidal.Trabalho de Conclusão de Curso Unesp . enquanto que as linhas contínuas representam as grandezas físicas. Em (Loh.Sorocaba . que mesmo na presença de cargas não lineares.1. et al. nível de DHT. o controle do inversor é uma área onde muitas pesquisas são realizadas. 2007). Assim. No entanto. (1. encontra-se uma análise comparativa sobre qual corrente usar.12) 1.. 2005). propondo melhorias e novos esquemas para controle com realimentação. ou seja. Técnicas de Controle O desempenho de uma UPS é definido por uma série de características como capacidade de regulação de tensão. et al. ou ainda em (Escobar.. Um dos objetivos de um controle eficiente para UPS é fazer com que o filtro LC de saída tenha a menor impedância possível o que garantirá. esse método é inviável..

onde a variável da malha de controle interna é a corrente sobre o capacitor... 2008). Figura 1. usando um controlador P+ressonante.15 .Sorocaba Trabalho de Conclusão de Curso Como foi sugerido em (Loh. KVO KFW V*O P + Ressonante I*C PID(s) T Vi 1 sLF IF IC 1 sCF Vo KPWM RF IL KIC Figura 1. pois eles aumentam o custo e [14] Luis Otávio de Pádua Filho .(a) Estágio de saída de uma UPS trifásica (b) Diagrama de blocos do controle desse estágio. Fonte: (Loh..Diagrama de Controle detalhado de uma fase da UPS.16 .16. 2005). et al. Fonte: (Negreti. o conversor é modelado como somente um ganho seguido de uma malha fechada com compensador PID e uma última externa onde é comparada uma tensão de referência com a tensão de saída sobre o capacitor. 2005). 2000). o controlador da Figura 1.Unesp . Com o intuito de diminuir a quantidade de sensores no sistema. et al. a estrutura do sistema proposta é apresentada na Figura 1.15 para um sistema monofásico pode ser detalhado como apresentado na Figura 1. Outra solução alternativa que apresenta excelentes resultados para UPS trifásicas é apresentada em (Chen.17. et al.

É sugerida a aplicação de uma transformação .. todas as variáveis d-q ficam constantes em um inversor trifásico balanceado.Sorocaba necessitam de boa calibração. logo o controle sai de um sistema AC para um DC dinâmico. Portanto. et al. Figura 1. 2000).Controle não-linear para a UPS trifásica. et al.18 . pois. a estratégia de controle adotada aqui é o uso da linearização entrada-saída com malhas fechadas com compensadores PI para as variáveis d-q (Figura 1. Fonte: (Chen. em regime estacionário.17 . Um filtro LC é adicionado na saída do inversor para reduzir as harmônicas geradas pelo último. Luis Otávio de Pádua Filho [15] .18). O conjunto PWM+inversor é então considerado um sistema não-linear. foi projetado um observador de estados com o intuito de medir a corrente na carga e um estimador das tensões através de potência instantânea.Estágio de saída e Estrutura de Controle da UPS trifásica.Trabalho de Conclusão de Curso Unesp . Figura 1.. 2000). Fonte: (Chen.

podendo analisar o comportamento do controle tanto em regime permanente e seu transitório durante variações da carga que é alimentada pela UPS. Para montagem em bancada. considerando uma das fases. sendo responsáveis por gerar a tensão de referência para a UPS. trazendo todo o equacionamento das funções de transferência e sua posterior análise através da resposta em freqüência.2. conhecida como Controle Multi-loop. E ainda. o estágio de saída será implementado com uma potência menor. o Capítulo 7 apresenta as conclusões gerais deste trabalho. os resultados experimentais do projeto serão apresentados e discutidos. Tanto o PLL monofásico e o PLL trifásico serão desenvolvidos e testados em uma DLL. [16] Luis Otávio de Pádua Filho . no que diz respeito aos temas abordados durante o trabalho e apresenta possíveis sugestões para trabalhos futuros que possam dar continuidade a esta pesquisa. No Capítulo 6.Unesp . mostrando as principais partes que a compõem e as técnicas necessárias para o seu desenvolvimento. O Capítulo 2 traz diversas topologias de inversores trifásicos. Uma vez adotada uma das topologias descritas. bem como uma breve introdução às Fontes Ininterruptas de Energia. Organização do Trabalho Este Capítulo 1 apresentou os objetivos e a justificativa para o desenvolvimento deste trabalho. Primeiramente. pode-se acompanhar a descrição do desenvolvimento do experimento. Por fim. todo o estágio de saída será simulado no PSIM. O Capítulo 4 mostra a implementação do algoritmo de identificação do sinal de referência PLL usando o ambiente de simulação PSIM.Sorocaba Trabalho de Conclusão de Curso 1. O Capítulo 3 introduz duas variações da metodologia para o controle da tensão de saída desta UPS. No Capítulo 5. os passos necessários para o dimensionamento dos componentes do estágio de saída de uma UPS monofásica serão detalhados.

e transformador de acoplamento). Pode-se separar o estágio de saída de uma UPS em três componentes. o capacitor do link CC.Trabalho de Conclusão de Curso Unesp .Sorocaba CAPÍTULO 2 2. 2. o inversor e o filtro de saída. e ainda tem influência no custo do sistema e no ruído eletromagnético gerado.1. foram avaliadas as seguintes topologias. Outros fatores que devem ser observados são o tipo de carga que será alimentada pela UPS e os componentes passivos do sistema (banco de capacitor. Topologia de Inversores Trifásicos Em (Pittorino.. O primeiro item que deve ser definido é o tipo de inversor que será utilizado. et al. como descrito na figura abaixo. pois a topologia escolhida determinará a complexidade e o tipo de controle. pois elas apresentam alguma vantagem quando aplicadas em alimentação de cargas não-lineares: Luis Otávio de Pádua Filho [17] . Dimensionamento dos Componentes da UPS Este capítulo apresentará a teoria e o desenvolvimento necessário para se determinar os componentes eletrônicos do sistema ininterrupto de fornecimento de energia. 1997).Diagrama de Blocos de uma UPS Trifásica. Estágio de Entrada Capacitor do Link DC Inversor Trifásico Filtro de Saída Carga Figura 2.1 . filtro LC.

Unesp . também conhecidas por pontes H. as fases são desacopladas e o controle PWM pode ser feito individualmente para corrente.2. quando comparadas ao conversor do item anterior. tendo como limite . sendo este ponto o neutro de cada fase. Esta configuração é uma das melhores maneiras para se trabalhar com cargas desbalanceadas.1. Outro ponto positivo desta topologia é que o controle de cada fase pode ser tomado como um inversor monofásico. Com isso.2 – Conversor Trifásico para 4 fios com elo CC dividido. desbalanceando o banco de capacitores. a corrente gerada no ciclo positivo pode ser diferente do ciclo negativo. Conversor Trifásico para 4 Fios com Elo CC Dividido Neste Inversor Trifásico com 3 pernas (Figura 2. pois são necessários 6 braços de inversores (12 chaves). ou seja. o banco de capacitores deve ser muito bem dimensionado para que o ripple na tensão CC não seja demasiado grande. Três Pontes Completas Monofásicas (Ponte H) A topologia composta por 3 pontes completas monofásicas.2).1. já que a ponte completa desacopla inteiramente as fases. E esta corrente faz com que a tensão não seja igualmente distribuída entre os capacitores. 2. Fornecendo um caminho para a corrente do neutro. As pontes H conseguem um rendimento maior da tensão de entrada. Isso implica no aumento da tensão para chegar à mesma saída que os outros tipos de inversores descritos abaixo conseguem fornecer. diminuindo o ciclo de vida desses capacitores. o banco de capacitores é dividido ao meio. VCC 2 A Carga B C VCC N 2 Figura 2. Por outro lado. em caso de uma carga não linear. Observou-se ainda que os limites de tensão. a grande dificuldade deste conversor é o custo. [18] Luis Otávio de Pádua Filho .3.1. é apresentada na Figura 2. A grande desvantagem deste inversor é que a corrente do neutro vai para o banco de capacitores do elo CC. assim. aplicados à saída. fazendo que a tensão do barramento CC fique proporcional a essa corrente. são . Porém este conversor exige o uso de três transformadores monofásicos ou um transformador trifásico com acesso individual para cada enrolamento. a soma desta tensão ao ripple dos capacitores pode ser maior que as tensões limite dos capacitores.Sorocaba Trabalho de Conclusão de Curso 2.

Com isso. 2.1. Ponto Central dos Capacitores Chaveado Esta topologia é muito semelhante a do conversor trifásico para 4 fios com elo CC dividido. assim como o conversor com 3 pontes H. A VCC B C Carga N Figura 2. 2. Ele trabalha com toda a tensão fornecida no barramento CC.4 . logo é uma solução mais viável economicamente.4.3 .1. desacoplado do resto das fases. existe um braço para controlar o neutro. Neutro Chaveado Neste inversor. mas aqui foi adicionado mais um braço para garantir um caminho de retorno da corrente do neutro. devido ao número de elementos comutadores. Porém.1.Inversor composto por 3 pontes H.1.Sorocaba VCC A B C Carga Carga Carga Figura 2. o controle de Espaço de Vetores é muito complexo e de difícil aplicação.3. Esta topologia é ideal para o uso do controlador a base de Espaço de Vetores. o tamanho do banco de capacitores diminui consideravelmente em relação ao descrito no item 2.Inversor com Neutro Chaveado. Luis Otávio de Pádua Filho [19] .Trabalho de Conclusão de Curso Unesp .

2. Portanto. assim. Cargas para ensaio Para determinação dos componentes do sistema.6.1. ainda continua com o mesmo chaveamento do barramento CC do conversor do item 1.6 .1. De Acordo com a norma (IEC62040-3. e é sabido que o caso crítico para a fonte é a carga não-linear. por exemplo. INL Vs Rs CL RL VCL Figura 2.Sorocaba Trabalho de Conclusão de Curso VCC 2 A Carga B C VCC N 2 Figura 2. Esta topologia consegue melhorar o problema dos capacitores do elo CC em relação ao conversor trifásico para 4 fios. permitindo que cada fase seja controlada individualmente. [20] Luis Otávio de Pádua Filho . a tensão CC tem que ser elevada para garantir a mesma saída de um inversor com 3 pontes H. O quarto braço possui um controle independente dos controles das fases e ainda não precisa ser dimensionado para chavear toda a corrente do neutro já que o barramento CC consegue absorver uma parcela dessa corrente. aplicada a testes de Fontes ininterruptas de energia. No entanto.Inversor com ponto central dos Capacitores Chaveado. pois ele apresenta um bom aproveitamento do barramento CC com desacoplamento entre fases. 1999). deve se conhecer a corrente máxima que a UPS deve trabalhar. deve estar de acordo com a Figura 2.Unesp . Após o estudo destes conversores. foi escolhido o inversor composto por 3 pontes H para ser implementado neste trabalho. ( ). Serão feitos testes tanto com cargas lineares quanto com não-lineares.2.Carga Não-linear para teste dinâmico de UPS. a corrente deve ser estimada através das cargas que serão utilizadas nas fases de projeto. a carga não linear.5 .

Foi definido no projeto deste trabalho que a UPS trifásica teria 10 kVA de potência para simulação. segundo (IEC62040-3. a carga monofásica de simulação deve ter 3. logo as cargas serão dimensionadas para os dois casos.4) Onde. para ligar a carga em estrela (fase + neutro).Componentes da Carga Não-linear de Teste. Assim. para ligar a carga em delta (fase + fase). e é a tensão retificada.1.33 kVA e a carga para o protótipo deve ter 333 VA. é a potência nominal da rede.4) preenchem a Tabela 2. Com isso e mais o fato de que a média de é dada por. Agora para definir as cargas monofásicas.1 . Tabela 2. resta definir a potência nominal que será entregue por cada fase.2) (2. e ainda .Trabalho de Conclusão de Curso Unesp . é a tensão de saída da rede. que ligadas nas 3 fases resultam na potência do projeto. e 1 kVA na implementação do protótipo. mas a carga poderá ser alimentada tanto por pela tensão de linha como por .2) a (2. Sendo que a freqüência adotada como fundamental é . As equações (2. 1999): (2. Simulação Delta Valores Comerciais Estrela Valores Comerciais Delta Protótipo Valores Comerciais Estrela Valores Comerciais (paralelo) (série) Luis Otávio de Pádua Filho [21] . e o ripple de tensão deve ser menor que 5%. fundamental de saída da rede.3) (2. o resistor consome apenas 4%. sabendo que a tensão de saída da UPS é . é a freqüência Foi definido que a UPS fornecerá como tensão de fase .1) Chegam-se os seguintes valores para os componentes desta carga: (2.Sorocaba Deve ser considerado que o resistor consome 66% da potência nominal.

5) Considerando inicialmente o pulso retangular. a área deste pulso será dada por: é é [22] Luis Otávio de Pádua Filho . aproximar com um pulso senoidal em cada semi-ciclo (Figura 2. pode-se aproximar a forma da corrente drenada por essa em funções lineares por partes (Michels. pode-se melhorar a aproximação da corrente usando o pulso senoidal (Figura 2. e tensão nominal da saída da UPS.7b). Corrente Drenada pela Carga Não Linear Definida a carga não-linear. respectivamente.7).Unesp . Substituindo (2.7 .Sorocaba Trabalho de Conclusão de Curso 2. considerando que este pulso seja um semi-ciclo completo de uma senoíde com amplitude e freqüência angular . a potência e a A largura deste pulso é uma função da energia consumida durante um ciclo.5). Is INL INL Is ta tb T1/2 t tc td T1/2 t a) Pulso Retangular b) Pulso Senoidal Figura 2. chega-se: (2.7) Onde é um fator que relaciona a potência da carga com a potência nominal de saída. (2.8) Como se trata de um pulso retangular. 2006). pode-se dizer que a sua amplitude é dada por: (2. Este intervalo de tempo pode ser obtido por: (2.Aproximações para a corrente drenada pela carga não-linear. e são. que possui um pulso retangular em cada semi-ciclo da tensão de saída (Figura 2.6) Onde é o fator de crista da carga não-linear. chegando à equação (2.9) Agora.7). um fator de forma para compensar o fato de a corrente não ser constante durante todo o ciclo e o período da tensão de referência. ou melhor.6) em (2.3. fica evidente que a área de cada semi-ciclo será: (2.7).

tem-se: e são iguais.10) A freqüência angular pode ser encontrada considerando que as áreas portanto igualando (2.Trabalho de Conclusão de Curso Unesp . que podem ser (2. Vcl Médio: Verde Vclmax Vcl (V) 0 0 te t (s) tf T1/2 Figura 2.7b.9) e (2.12) (2.13) Onde é o período de condução de um semi-ciclo da Figura 2. é necessário determinar os instantes expressos por: e .Aproximação da tensão sobre o capacitor CL. dado por: (2.11) Para terminar a análise. A determinação deste fator é encontrada pela a aproximação da tensão no capacitor do retificador por uma reta decrescente.10). que é recarregada somente nos picos da senóide.14) E é um fator que indicará o deslocamento do pulso senoidal em relação ao centro do semi-ciclo estudado. (Figura 2. Luis Otávio de Pádua Filho [23] .8).Sorocaba (2. (2. Vs(t): Vermelho. Vcl(t): Azul.8 .

considerando fator de crista da carga . assim ela será resolvida em duas partes.Sorocaba Trabalho de Conclusão de Curso de Na Figura 2. corresponde a e .Unesp . ou seja. está defasado em relação à Figura 2.2 .15) (2. para Onde: (2.15) não possui solução analítica. Corrente de Limitação das Chaves do Inversor A partir do caso crítico de corrente (carga não-linear em estrela) pode-se chegar à corrente mínima que as chaves do inversor devem possuir.8. tem-se.20) Agora.4. e são dados por: (2. deve-se garantir que estes interruptores consigam trabalhar com uma corrente suficiente para agüentar o degrau de uma carga não-linear.7b somente para facilitar o cálculo que é encontrado a partir da seguinte igualdade. não é conveniente que esta corrente seja superdimensionada.e é obtido para . .17).19) A equação (2. Simulação Delta Estrela Protótipo Delta Estrela 2.16) (2. quando . chega-se ao valor de deslocamento do pulso com relação ao pico (2. fazendo os cálculos para as quatro cargas projetadas (Simulação e Protótipo).18) (2.Correntes geradas pela carga não-linear de teste.17) Em (2. o fator de forma e o fator que relaciona a potência da carga com a da saída . Obtidos os instantes da senóide: . o que leva a chaves e [24] Luis Otávio de Pádua Filho . porém. Tabela 2.

2006).Correntes de limitação dos interruptores do inversor. 1999). Para o desenvolvimento deste cálculo. e o capacitor do elo CC está descarregado. O resistor dissipa potência proporcionalmente a tensão . de acordo com (Michels.Sorocaba indutores de saída maiores (mais custo no projeto).21) Portanto. que alimenta o barramento CC. para que as condições descritas acima sejam satisfeitas. . descrita em (IEC62040-3.3 . 2006).9. Este capacitor do barramento CC deve assegurar que a tensão CC não sofra grandes variações. onde a UPS alimenta uma pequena carga não-linear e é inserido outra carga no instante onde a tensão de saída tem o seu valor máximo. O estágio de entrada desta UPS é composto por um Retificador com correção de fator de potência (PFC).Trabalho de Conclusão de Curso Unesp . as seguintes preposições foram assumidas de acordo com (Michels. Capacitor do Barramento CC Em (Michels. veja Figura 2. (tensão (tensão nominal do barramento CC) no instante inicial e O capacitor é carregado até no instante final do afundamento. no período entrada. esse retificador fornece a agir no período corrente . fornecendo uma Luis Otávio de Pádua Filho [25] .5. Assim. O resistor dissipa potência proporcionalmente a corrente . a corrente de limitação das chaves usadas no inversor do estágio de saída da UPS deve ser . sendo que o seu controle passa a compensando a queda de tensão no barramento. 2006): O afundamento de tensão no capacitor O capacitor tem RMS da saída do inversor). Simulação Protótipo 2. Assim. A capacitância pode ser encontrada através do balanço de energia durante o degrau de carga. Assim. para que a UPS projetada esteja dentro da classificação desejada. foi descrito uma metodologia para a determinação da capacitância que deve ser inserida no barramento CC. A corrente máxima do indutor de saída é limitada por . mesmo com o chaveamento de cargas. Tabela 2. adota-se o pior caso. resultando em: (2. uma corrente após o degrau de . foi definido um fator de segurança para a corrente-limite nos interruptores. no instante tem duração de .

Logo.24) As correntes necessárias para determinar essas integrais são: (2.23) e (2.22) Onde e respectivamente. e armazenada por . e são as energias do capacitor no instante final e inicial.24) resultam nas energias do retificador com PFC: [26] Luis Otávio de Pádua Filho .Sorocaba Trabalho de Conclusão de Curso Iin2 Iin (t)(A) Iin1 Epfc2 Epfc1 0 T1/4 t (s) 3T1/4 0 Figura 2. é a energia são as energias dissipadas por e .Unesp . (2. respectivamente. As energias fornecidas pelo retificador são definidas pelas seguintes integrais. são as energias fornecidas pelo retificador com PFC.25) Onde é a proporção entre a potência consumida pela carga antes do degrau e a potência consumida depois do degrau de carga ( ).23) (2.9 .9. O Balanceamento de energia deste intervalo estudado pode ser descrito com a seguinte equação: (2.Corrente fornecida para o barramento CC durante o degrau de carga.26) As soluções de (2. observe que os limites das integrais foram obtidos a partir da Figura 2. (2.

deve-se ter em mente que eles são proporcionais a tensão sobre o capacitor e a corrente sobre drenada pela carga.10.31) Observando a Figura 2. pode-se afirmar que a tensão do capacitor equação de reta: é a seguinte (2. Com a equação (2. tem- Vcl(t) (V): Azul.Tensão sobre o Capacitor e corrente da carga durante o degrau de carga.Trabalho de Conclusão de Curso Unesp . é a tensão sobre este capacitor após ele ser carregado.28) A energia do capacitor é obtida diretamente a partir de: (2. foi considerado que o carregamento do capacitor é linear e dura o período de .32) Luis Otávio de Pádua Filho [27] .1).10 . Para simplificar os cálculos.27) (2. A energia dissipada pelo resistor é dada pela equação: (2.30) Para encontrar a energia dissipada pelos resistores da carga não-linear. como indicado na Figura 2. Il(t) (A): Vermelho Vcl ILim 0 0 T1/4 t (s) 3T1/4 Figura 2.10.29) Onde se: (2.Sorocaba (2.

31).22). isso porque. (2.36) Por fim. devem-se encontrar as energias do capacitor no instante inicial e final do degrau de carga. foi estimada a capacitância do barramento CC para as duas potências de projeto. no instante final. . adota-se. As considerações iniciais deste cálculo já dizem que a tensão inicial sobre este capacitor é e. tem-se: (2.34). e a tensão nominal do barramento CC como tanto para a potência de 333 VA quanto para a potência de 3.37) (2.Unesp . monofasicamente.39) Após os cálculos acima.4).33) Já a energia dissipada pelo resistor é dada pela equação: (2.35) Resolvendo a equação (2. chega-se na estimação para a capacitância do barramento CC.38) Por fim.33 kVA.34) Observando a Figura 2.38) em (2. cada uma das pontes trabalhará com e toma-se como base a corrente da carga calculada em estrela (Tabela 2.37). pode-se afirmar que a corrente drenada pela carga é constante e limitada pela corrente máxima que os interruptores do inversor trabalham. substituindo as equações (2. para considerar possíveis variações durante este período. sendo que foram adotados como parâmetros de projeto.10. (2. tem-se: Trabalho de Conclusão de Curso (2. [28] Luis Otávio de Pádua Filho .Sorocaba Resolvendo a equação (2. as energias são definidas como: (2. . Portanto. (2.

2008).3. Filtro LC de saída Um método eficiente para a determinação do filtro de saída de um inversor senoidal com ponte H pode ser encontrado em (Negreti. define-se que será usado um transformador monofásico sem saturação com relação de espiras do primário para o secundário de 1:1.41) Resolvendo a equação (2. (2. que pode ser determinado por: (2.4 .42) Assim.44) (2.45) Considerando uma freqüência para a fundamental. Unesp . a tensão que o inversor deve ser: (2. deve ser considerado que a corrente máxima que o capacitor possa drenar é 10% do valor de base.43) Sabendo que a máxima queda de tensão do filtro é causada pela reatância do indutor e que não pode ultrapassar 10% do valor de tensão nominal. e ainda. Primeiramente.41).6. foi encontrada a forma de onda da corrente gerada pela carga não-linear e agora se faz necessário determinar o valor eficaz desta corrente.Sorocaba Simulação Estrela Valores Comerciais (paralelo) Protótipo Estrela Valores Comerciais 2.40) Na seção 2. chega-se na seguinte expressão: (2. Assumindo que a queda de tensão máxima provocada pelo indutor do filtro de saída deva ter 10% da tensão nominal de saída . pode-se verificar que a impedância base do filtro é dada por: (2.Capacitor do barramento CC.Trabalho de Conclusão de Curso Tabela 2. chega-se nas seguintes equações para as reatâncias do filtro LC de saída. tem-se: Luis Otávio de Pádua Filho [29] .

5. logo eles devem possuir um ganho igual a [30] Luis Otávio de Pádua Filho .48) Por fim. não é permitido usar freqüências de corte menores que 600 Hz. definido uma freqüência de . assim. e.47) é o valor mínimo do indutor.47) Note que os valores encontrados por (2. seria o ideal fixar a freqüência de corte em 100 Hz. por exemplo.44). Transdutores O controle desta UPS será realizado por um DSP (do inglês.Sorocaba Trabalho de Conclusão de Curso (2.48). e foi adotado trabalhar com as variáveis internas em p. (2. assim. Digital Signal Processor).47) são determinados considerando os extremos dos parâmetros de projeto (10% de queda de tensão no indutor e 10% da corrente nominal drenada pelo capacitor). a resistência presente no indutor não pode ser desprezada. 2. Aqui será adotado o valor de como base para o filtro. pode-se encontrar o capacitor para sintonizar este filtro através da equação (2.46) (2. No entanto. observou-se que a freqüência de corte de 600 Hz faz com que o capacitor fique no máximo valor permitido (determinado por (2. os sinais de corrente ou de tensão dentro do DSP terão range de . ela terá 10% da reatância do indutor dada por (2. Tabela 2.7.Componentes do filtro LC de saída. ou seja.46)). após os devidos cálculos.49) Assim. neste modelo. trabalhando com uma freqüência fundamental de 60 Hz e com uma freqüência de corte do filtro de saída igual a 600 Hz.Unesp . (2.46) e (2. Portanto se faz necessário o uso de transdutores que transformem as grandezas medidas para essa escala..u.46) é o valor máximo do capacitor e (2. chega-se aos filtros indicados na Tabela 2.5 . corte Simulação Filtro Calculado Valores Comerciais Protótipo Filtro Calculado Valores Comerciais Como a UPS deve fornecer somente a tensão fundamental. assim. (2.

as principais grandezas medidas serão: a tensão de saída do filtro LC. isso porque. a corrente sobre o indutor desse filtro e a corrente da carga.6 . picos de corrente ou tensão podem ocorrer durante os transitórios de carga ou durante a inicialização da UPS e é importante que os sinais não cheguem ao controle com valor maior que 1.Sorocaba (2. a corrente sobre o capacitor. Tabela 2. mas.Trabalho de Conclusão de Curso Unesp . as variáveis de controle serão discutidas com mais detalhes.Especificação dos transdutores usados no controle da UPS. de modo geral.50) É importante dizer que aqui foram adicionados 20% do máximo da variável medida no cálculo do ganho dos sensores. Simulação Protótipo Luis Otávio de Pádua Filho [31] . No próximo capítulo.

tem como princípio o uso instantâneo das entradas para atualizar as variáveis de estado. e essa técnica possui diferentes técnicas de modulação como a senoidal. resultando em uma redução de custos.. 1997). assim.. 2003): também conhecido como Deadbeat. 1997). [32] Luis Otávio de Pádua Filho . Para que esta falha seja compensada. 2000).. et al. A maioria dos inversores usa algum tipo de controle em malha fechada para que a sua saída seja a mais robusta possível. sendo que cada uma dessas técnicas requer uma estratégia de controle diferente. (Chen. et al. que deve ter amplitude e freqüência tão constante quanto possível para atender os parâmetros de desempenho transitório e de regime que os órgãos regulamentários exigem para esse tipo de equipamento. Mas o SPWM não consegue garantir baixo nível de distorção harmônica para cargas não lineares.. Aqui o controlador tem a função de gerar uma função senoidal de referência que será comparada com uma onda triangular definindo os instantes e a ordem do chaveamento dos IGBTs do inversor. (Yokoyama. Projeto dos Controladores do Estágio de Saída Como foi visto no capítulo anterior. et al. pode-se citar alguns tipos de controles para o inversor a SPWM: . mas o seu uso requer muito desenvolvimento matemático e trabalho computacional.controle de ação preditiva (Cho. O inversor deste projeto tem sinal de controle à PWM (pulse width modulation). o estágio de saída de uma UPS é composto por um inversor que converte uma tensão CC para uma CA. A modulação com vetores de espaço vem apresentando bons resultados como podem ser vistos em (Zhang. Um controle em malha fechada eficiente também permite o projeto do filtro LC de saída menor. et al.Unesp . et al. Já o SPWM (do inglês.Sorocaba Trabalho de Conclusão de Curso CAPÍTULO 3 3. 1999). a com vetores de espaço ou a de histerese (Yu. Sinusoidal Pulse Width Modulation) é uma técnica bastante difundida e apresenta uma saída do inversor bastante eficiente na alimentação de cargas lineares. suportando cargas não-lineares e/ou variações de carga..

a malha externa de tensão terá como variável medida a tensão sobre o capacitor do filtro de saída.. o controlador utilizado neste trabalho de graduação terá como referência base o controle de (Loh. a corrente no indutor ou a corrente no capacitor do filtro de saída. et al. ou seja. assim. foi discutido o controle de um inversor monofásico multi-loop. linear e invariante no tempo. (Kecun. bastante estudada (Abdel-Rahim. No controle multi-loop..controle com correção de harmônicas (Von Jouanne.Trabalho de Conclusão de Curso Unesp .Sorocaba Ele tem como característica um ótimo desempenho transitório. assim. . 2001) que comprovadamente apresenta bons resultados. . Sendo que serão sintonizados um controlador PID na malha de corrente. Assim. na outra. 2006). é tem como vantagem a fácil implementação. 2005). tem-se uma independência entre as fases. porém tem a tendência de tornar o sistema instável devido à ação preditiva. Portanto. pois ela consegue diminuir a DHT (Distorção Harmônica Total) gerada por cargas cíclicas não lineares. et al. e a malha interna de corrente será estuda primeiramente com a corrente no capacitor e depois com a corrente no indutor do filtro de saída.controle de ação repetitiva (Michels. A ação repetitiva tem bastante efeito sobre o sistema em regime. é a controle com múltiplas malhas também conhecido como controle multi-loop. uma malha interna controlando corrente e outra externa controlando tensão. sendo que o principal ponto de análise é qual a melhor corrente a ser controlada na malha interna. permitindo que o projeto dos controladores seja realizado monofasicamente. não será reproduzido pelo inversor. tem-se um sistema de controle com maior flexibilidade. 2005). o sistema pode ser projetado como monofásico. Em (Loh. um com ação preditiva..o inversor que é composto por elementos não-lineares será considerado apenas como um ganho. et al. onde se deve considerar as seguintes alterações para o sistema trifásico aqui proposto: .como a topologia adotada usa três pontes H para o inversor e considerando que é usado um transformador de acoplamento com relação de 1:1. Luis Otávio de Pádua Filho [33] . Como foi sugerido em (Loh. um ganho de realimentação positiva e um controlador P+Ressonante (sintonizado na freqüência da fundamental) na malha de tensão. A grande dificuldade está no fato de este controlador exigir um identificador para cada harmônica a ser eliminada. a tensão de linha que chega a carga é a mesma tensão sobre o capacitor do filtro de saída. et al. 1996) e (Buso. na maioria das vezes. . Outra estratégia. pode-se aplicar numa malha um controlador PID. et al. assim. isso porque ele possui na sua saída o filtro LC que não permite a passagem das harmônicas de alta freqüência geradas pelo inversor. tem-se a vantagem de poder usar mais de um tipo de controlador.. Logo as teorias clássicas de controle serão aplicadas... et al. ou seja. 2005). 1996): aqui tem uma malha fechada de tensão com um ou mais identificadores de harmônicas que são subtraídos do erro de tensão. et al. 2007): que tem como princípio de funcionamento a utilização de informações dos ciclos anteriores para melhorar o desempenho do instante corrente.. O controle apresentado foi projetado com a ajuda das teorias clássicas de controle. e.

para um sinal que terá amplitude máxima igual a .1) [34] Luis Otávio de Pádua Filho .u. (3. ( ). sendo definido pela seguinte equação.1 – Esquema geral do estágio de saída da UPS trifásica.Unesp . que elevará um sinal de referência em p.Sorocaba Trabalho de Conclusão de Curso Sensores 1 Ponte H1 KIL K IC Filtro LC1 Rf Lf KVO Carga NL1 CH1 CH3 Rs Cf CL RL CH2 CH4 Sensores 2 Ponte H2 KIL K IC Filtro LC2 Rf Lf KVO Carga NL2 Barramento CC CH1 CH3 Rs C CC Cf CL RL CH2 CH4 Sensores 3 Ponte H3 KIL K IC Filtro LC3 Rf Lf KVO Carga NL3 CH1 CH3 Rs Cf CL RL CH2 CH4 Figura 3. O inversor será considerado como um ganho. gerado pelo DSP.

5) Substituindo (3. Como este controle será implementado através de um DSP.3) O diagrama de blocos da Figura 3. e assim. os mesmos ganhos dos instrumentos são multiplicados nas entradas de referência. a malha de corrente é interna a de tensão. para isso. (3. Duas funções de transferências devem ser determinadas: a mais interna que relaciona a corrente do capacitor e a corrente de referência do capacitor .4) e (3.2) Onde a tensão sobre o indutor é determinada pela diferença entre a tensão fornecida pelo inversor e as tensões de saída e a queda de tensão sobre a resistência do indutor. e a mais externa. e seu resultado em (3. os instrumentos serão considerados como ganhos ( . Portanto.4) (3.Trabalho de Conclusão de Curso Unesp . É importante salientar. o ramo que dá origem a é considerado apenas na análise da resposta em freqüência da corrente do capacitor à corrente de referência. que as referências também devem ser transformadas em p. a relação entre a corrente no indutor . Começando com a corrente sobre o indutor definida por: . e . pode-se concluir que ela é (3.2. pela Figura 3.Sorocaba 3. pois as deixa com a mesma unidade (Ampéres). Portanto.. a tensão de referência gerada pelo DSP e a corrente sobre o capacitor ficará determinada por: (3. Malhas de controle com a corrente do capacitor Aqui será desenvolvida toda a matemática necessária para determinar as funções de transferências que controlam o sistema de uma fase da UPS representado pelo diagrama de blocos da Figura 3.u.2 não mostra um sistema MISO (Multiple Input Single Output).6) Luis Otávio de Pádua Filho [35] .2).1. tensão e . a Figura 3. que relaciona a tensão de saída com a tensão de referência da saída . corrente) para efeito de controle (os valores desses ganhos já foram discutidos no capítulo 2). No entanto.3). as variáveis de controle serão medidas.2.5) em (3.2 ainda diz que: (3. as malhas mais internas devem ser simplificadas até que se encontre as funções pedidas.

[36] Voref Vo* + EVO P+ Ressonante Ic* + - EIC + KIC + Luis Otávio de Pádua Filho .Unesp .Diagrama de Blocos do controle multi-loop com a corrente do capacitor de uma das fases da UPS.Sorocaba Trabalho de Conclusão de Curso Planta Ic 1 sC f 1 sLf IL Vo + ILOAD - KPWM KFWD KVO VREF VINV + - VL Rf KIC Icref PID Controle no DSP - KVO Figura 3.2 .

Mas.10) Substituindo (3. Integral e Derivativo) são somadas. (3.Sorocaba Para simplificar os cálculos. que entra no momento de gerar a tensão de referência.14) Sendo que é o ganho referente ao termo proporcional. chegando à seguinte função de transferência. interna é a corrente no capacitor . a variável principal da malha .7) (3. determinam-se as seguintes funções de transferência intermediárias: (3.5) na equação (3.6) em (3. (3.13) e (3. a configuração clássica é onde as três parcelas (Proporcional.9) Logo. 2003). (3.Trabalho de Conclusão de Curso Unesp . que tem a corrente da carga como uma perturbação. o restante do controle passa pelo DSP.11) A partir deste ponto.13) A configuração clássica de PID foi utilizada no controlador aqui implementado. assim as variáveis devem ser medidas. O primeiro controlador é o ganho feedforward .16) é o ganho referente ao termo Luis Otávio de Pádua Filho [37] . segundo (Ogata. tem-se (3. é o ganho referente ao termo derivador.12).10).12) O erro entre a corrente no capacitor de referência e a corrente no capacitor é dado por: (3.15) Define-se ainda que: (3. (3. e os controladores serão também inseridos.8) (3. integral. Substituindo (3.

17) e do diagrama de blocos da Figura 3. falta encontrar a função de transferência da malha externa que relaciona a tensão de com a referência e a corrente da carga .17) Fazendo as expansões. chega-se na função de transferência da malha interna do controle multi-loop. (3. Continuando a partir da equação (3. substituindo a equação (3. esse erro é determinado por: (3.19) Onde.15) em (3.Sorocaba Trabalho de Conclusão de Curso Por fim.2. saída Agora.18) (3.20) Onde é a diferença entre a tensão de referência com a tensão de saída medida com o ganho do instrumento ( ). chega-se na função de transferência da corrente no capacitor em relação à corrente de referência e em relação à corrente da carga. ou seja.21) [38] Luis Otávio de Pádua Filho . tem-se que a corrente de referência pode ser escrita por: (3. (3.Unesp .11). e lembrando que a corrente de referência deve ter sua unidade convertida .

. tem-se: (3. usando as equações (3. (3. 2008): (3.u.24) Fazendo as expansões.Sorocaba A função de transferência do controlador ressonante foi determinada assim como sugere (Negreti. chega-se na função de transferência da tensão de saída da UPS em relação à tensão de saída de referência e em relação à corrente da carga. referência na unidade p. determina a banda passante do termo ressonante. com as devidas manipulações matemáticas. (3. e é a freqüência de ressonância. portanto (3.Trabalho de Conclusão de Curso Unesp .25) (3. é o ganho referente ao termo ressonante. usando a relação e resta ainda colocar a tensão de .21).5).23) De acordo com a equação (3.26) Onde: Luis Otávio de Pádua Filho [39] .22) Sendo que é o ganho referente ao termo proporcional. Assim.23) fica: (3.17).22) em (3.

2. define-se a equação (3. um controlador PID na malha de corrente e um controlador P+Ressonante na malha de tensão. pois se trata da planta. entrando nos laços com os controladores. porém.10) em (3.3.27) E agora. mas a teoria de compensação será a mesma.1. A Figura 3. o diagrama fica um pouco diferente do estudado no item 3. deve-se desenvolver as funções de transferência em relação a ela. No controle da Figura 3. as diferenças aumentam.28): [40] Luis Otávio de Pádua Filho .6) para a essa variável temos. pois o ganho de feedforward tem como entrada tanto a tensão de saída quanto à tensão sobre a resistência do indutor dada por . Assim. Malhas de controle com a corrente do indutor A outra abordagem que será estudada é o controle multi-loop com a variável de controle da malha interna sendo a corrente do indutor.Sorocaba Trabalho de Conclusão de Curso 3. Note que o desenvolvimento até a equação (3. logo. feita a substituição de (3. com um ganho feedforward.10) é idêntico para este caso.Unesp . Com ela. (3. assim. agora a variável desejada é a corrente do indutor. a corrente do indutor do filtro de saída passa ser a variável de controle da malha interna.3 mostra o novo diagrama de blocos.

Sorocaba Planta Ic 1 sC f 1 sLf IL Vo + ILOAD - KPWM KFWD VREF VINV + - VL Rf ILref KVO + + PID + Controle no DSP + - EIL + IL* - KVO Figura 3.3 . Luis Otávio de Pádua Filho Voref Vo* + EVO P+ Ressonante KIL Rf KIL [41] .Trabalho de Conclusão de Curso Unesp .Diagrama de Controle Multi-loop com a corrente do indutor para uma das fases da UPS.

Unesp .36) Fazendo as expansões.38) Onde: [42] Luis Otávio de Pádua Filho . (3. chega-se na função de transferência da corrente no indutor em relação à corrente de referência e em relação à corrente da carga.28) A equação (3.30) Com (3.31) Para efeito de simplificação. substituindo em (3. define-se: (3.Sorocaba Trabalho de Conclusão de Curso (3.27) e com algumas operações matemáticas chega-se em: (3. e também .37) (3.28).34) Definindo: (3.30) e (3. tem-se a tensão de referência para o inversor em relação às correntes de controle: (3.35) (3. (3.5) descreve a tensão de saída substituindo (3.29) em (3.29) Lembrando ainda que: (3.6) nesta.32) (3.33) Assim. chega-se na seguinte relação: em relação à corrente do capacitor .

assim. considerando que: (3.Sorocaba Por fim.21).40) Fazendo as expansões.41) (3. fornece o erro de tensão. conclui-se: (3. a malha externa de tensão deve ser determinada.Trabalho de Conclusão de Curso Unesp .42) Onde: Luis Otávio de Pádua Filho [43] . chega-se na função de transferência da tensão de saída da UPS em relação à tensão de saída de referência e em relação à corrente da carga.39) E a equação (3. (3. considerando a transformação de unidade da função de transferência.

pois garante que o erro estacionário entre a tensão de saída e a referência seja nulo.3. 2003). O objetivo deste controle é que a UPS seja capaz de fornecer uma tensão fundamental que não sofra alterações da corrente da carga. com uma banda passante de 10 Hz.1 e 3. os controladores devem ser determinados de modo que o sistema tenha ganho unitário para baixas freqüências em relação à tensão de referência e apresenta um ganho muito pequeno (tendendo a zero) em relação à corrente da carga. logo. A metodologia de controle utilizada trabalha com a análise das respostas em freqüência (Negri. . . ganhos do controlador PID da malha interna de corrente. . a banda passante das malhas deve ser menor entre 50% da freqüência de amostragem (12 [44] Luis Otávio de Pádua Filho .Unesp . E ainda.2. Determinação dos Controladores Agora é necessário determinar os parâmetros dos controladores que foram escolhidos tanto para o controle multi-loop com a corrente do capacitor e o controle com a corrente do indutor. ganhos do controlador P+Ressonante. Para tanto serão aplicados os teoremas do valor inicial e do valor final (Ogata. sendo que o termo ressonante deve ser sintonizado na freqüência da fundamental (60 Hz). Já foi mostrado que tanto a malha de corrente quanto a malha de tensão são dependentes de uma referência e da corrente da carga.Sorocaba Trabalho de Conclusão de Curso 3. No final desta seção a estratégia para determinação dos seguintes parâmetros deve estar definida: ganho da realimentação positiva (feedforward). 2008) das funções de transferência encontradas em 3.

44). mas como o número de pólos é maior que zero e o termo é nulo.43) e (3. Por fim.43) Já o teorema do valor final resulta no ganho para altas freqüências que deve ser muito pequeno .46) (3. Controladores para multi-loop com corrente do capacitor A primeira função de transferência a ser analisada é a (3.Sorocaba kHz) de acordo com o critério de estabilidade de Nyquist.3.1. onde se tem O teorema do valor inicial resulta no ganho para baixas freqüências que deve ser unitário.47) Luis Otávio de Pádua Filho [45] .45) A equação (3. Assim.25). Desenvolvendo as equações (3.18). basta estudar o teorema do valor inicial que diz: (3. garantindo que não haja problemas de aliasing na implementação do controle discreto pelo DSP.44) Agora deve-se encontrar relações para a malha externa de tensão. começando por (3.45) já é válida. resta a relação de tensão de saída com a corrente do capacitor. isso já garante que o ganho para altas freqüências tenda a zero.Trabalho de Conclusão de Curso Unesp . note que ela apresenta um número maior de pólos do que zero. (3. (3. os dois teoremas garantem que os ganhos para baixas e altas freqüências tendam a zero. os seguintes parâmetros são definidos: (3. 3. pois os termos e possuem o mesmo valor.

e os termos de segunda ordem só depende de . em breve será analisada a influência dos demais ganhos através da resposta em freqüência das funções de transferência encontradas.49) A equação (3. note que ela apresenta um número maior de pólos do que zero.41). Os demais parâmetros devem ser determinados de forma empírica.47).38) mostra a relação entre corrente do capacitor e a corrente da carga. dada por: O numerador desta função de transferência tem ordem menor que o denominador (número de pólos > números de zeros). agora será estudada a função de transferência entre a corrente do indutor e sua referência (3.Unesp .Sorocaba Trabalho de Conclusão de Curso A relação entre corrente do capacitor e corrente da carga não foi analisada. restando à relação. que já foi definido em (3. assim. Assim. sempre respeitando os objetivos de projeto já discutido. isso já garante que o ganho para altas freqüências tenda a zero.37). começando por (3. Controladores para multi-loop com corrente do indutor Usando os mesmos conceitos. ela já apresenta ganho pequeno para altas freqüências. onde se tem: O teorema do valor inicial resulta no ganho para baixas freqüências que deve ser unitário. (3. (3. porque ela não possui termo de ordem 0 no numerador. (3.3. logo.48) Já o teorema do valor final resulta no ganho para altas freqüências que deve ser muito pequeno .2. basta estudar o teorema do valor inicial que diz [46] Luis Otávio de Pádua Filho . o critério de altas freqüências não pode ser aqui aplicado. 3.50) Agora deve-se encontrar relações para a malha externa de tensão.

os parâmetros da planta foram fixados para potência de 3.46) e (3.47) resultaram nos seguintes ganhos Luis Otávio de Pádua Filho [47] . 3. Por fim. as equações (3. para definição dos seus parâmetros.52) é inversamente proporcional ao ganho proporcional da malha externa de tensão.54) Com (3.4. a primeira análise foi feita para o ganho proporcional do PID da malha de corrente. temos um resultado nulo. pois pode trazer instabilidade quando muito alto. basta estudar o teorema do valor inicial que diz: (3.50). o que indica que a corrente da carga não influenciará na corrente do indutor.4. escolhendo o valor que mais atender os requisitos de controle. Já a relação (3. 3. e assim. tem-se o ganho para baixas freqüências da função de transferência da corrente do indutor em relação à corrente da carga.33 kVA) serão mostrados neste capítulo. mas não será detalhado aqui.42). Com o ganho de feedforward determinado por (3.Sorocaba (3. os seguintes parâmetros são definidos: (3.51) Está equação já é válida. onde um parâmetro será variado dentro de uma faixa pré-determinada e o restante será mantido fixo. Análise da Resposta em Freqüência Por fim.48) e (3.53). Já os ganhos para o sistema experimental (333 kVA) passarão pelo mesmo procedimento.Trabalho de Conclusão de Curso Unesp . mas ele deve ser projetado com cuidado. Assim. assim. os parâmetros que ainda não foram definidos serão analisados através da análise da resposta em freqüência (Diagrama de Bode). resta a relação de tensão de saída com a corrente da carga (3. mas como o número de pólos é maior que zero o teorema do valor final garante que o ganho para altas freqüências tenda a zero.49). Os gráficos para o sistema de simulação monofásico (3. pois os termos e são equivalentes.33 kVA. Análise da resposta com a corrente do capacitor Através da ferramenta Matlab.53) (3. assim. sucessivamente até todos os ganhos serem definidos.52) Desenvolvendo as equações (3. o ideal seria se este ganho fosse grande.1.

Os pontos em destaques destas figuras são referentes à curva vermelha.5⁰. ele aumenta a banda passante da função da corrente do capacitor para a sua referência (Figura 3. define-se .4 . 1 (Verde).7 mostra que quanto maior o valor de .Sorocaba Trabalho de Conclusão de Curso Foram fixados os valores . 2 (Vermelho). A Figura 3. isso garante que a tensão de saída só tenha componentes harmônicas abaixo da banda passante. e a fase em 60 Hz é aproximadamente -0.4 a Figura 3.6) se comportou como um filtro passabaixa com banda passante em quase 661 Hz. [48] Luis Otávio de Pádua Filho . são apresentadas as respostas em freqüências de .1 1 2 3 10 20 -60 -80 0 -20 Fase (graus) -40 -60 -45 graus 7765 Hz -80 -100 0 10 10 2 10 4 10 6 10 8 10 10 Frequência (Hz) Figura 3. A relação entre tensão de saída e referência (Figura 3. e . isso pode trazer problemas na discretização do sistema.4). menor será a influência da corrente da carga na tensão de saída. 20 0 Magnitude (dB) -20 -40 -3 dB 7762 Hz Kp = Kp = Kp = Kp = Kp = Kp = 0.Unesp . Nas Figura 3.7. a saída seguirá a referência sem defasagem. ou seja. 3 (Ciano). . No entanto. 10 (Magenta) e 20 (Amarelo).1 (Azul). e . assim.Resposta em freqüência da função com variação de . respectivamente. o ganho foi variado com 0. que como mostrado nos gráficos resulta em uma banda passante de aproximadamente 7762 Hz para . e um ganho para freqüência fundamental de -49 dB para .

6 .Resposta em freqüência da função com variação de .1 1 2 3 10 20 Fase (graus) -60 -80 -100 -120 -140 -160 -180 0 10 10 1 -0.Trabalho de Conclusão de Curso Unesp . Luis Otávio de Pádua Filho [49] . 20 10 Magnitude (dB) 0 -10 -20 -30 -40 -50 -60 0 -20 -40 0 dB 60 Hz -3 dB 661 Hz Kp = Kp = Kp = Kp = Kp = Kp = 0.Resposta em freqüência da função com variação de .85 graus 60 Hz -51 graus 661 Hz 10 2 10 3 10 4 10 5 10 6 Frequência (Hz) Figura 3.1 1 2 3 10 20 Fase (graus) 120 100 80 60 40 20 0 -1 10 10 0 45 graus 7943 Hz 10 1 10 2 10 3 10 4 10 5 10 6 Frequência (Hz) Figura 3.Sorocaba 0 -20 -40 -60 -80 -100 180 160 140 Magnitude (dB) -3 dB 7943 Hz Kp = Kp = Kp = Kp = Kp = Kp = 0.5 .

Unesp . Os pontos em destaques destas figuras são referentes à curva ciano. pois. foi estudado o comportamento do ganho integral . com os seguintes valores: 0.11.1 (Azul). Definido o ganho proporcional. ele saturará facilmente a saída do controle ( ). Os resultados foram descritos pelas Figura 3.1 1 2 3 10 20 Fase (graus) 100 50 0 -50 -100 0 10 1 2 3 4 5 6 0 graus 2239 Hz 10 10 10 10 10 10 Frequência (Hz) Figura 3. 500 (Magenta) e 1000 (Amarelo). Fica evidente. Portanto. o aumento desse ganho provoca uma redução da interferência da corrente da carga para baixas freqüências tanto na corrente quanto na tensão. [50] Luis Otávio de Pádua Filho . o sistema será desenvolvido com o valor de .Sorocaba Trabalho de Conclusão de Curso 20 0 Magnitude (dB) -20 -40 -60 -80 -100 200 150 -12 dB 2239 Hz -49 dB 60 Hz Kp = Kp = Kp = Kp = Kp = Kp = 0.8 a Figura 3. 1 (Verde). que a variação do ganho não interfere muito nas respostas da corrente do capacitor a sua referência nem da tensão de saída com a sua referência. assim.Resposta em freqüência da função com variação de . 10 (Vermelho). 100 (Ciano). não é interessante deixar este ganho elevado.7 . Por outro lado. Apesar desta boa característica.

1 1 10 100 500 1000 Fase (graus) 120 100 80 60 40 20 0 0 10 10 1 45 graus 7943 Hz 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.Sorocaba 20 0 Magnitude (dB) -20 -3 dB 7762 Hz Ki Ki Ki Ki Ki Ki = = = = = = 0. 0 -20 -40 -60 -80 -100 180 160 140 Magnitude (dB) -3 dB 7943 Hz Ki Ki Ki Ki Ki Ki = = = = = = 0.8 .1 1 10 100 500 1000 -40 -60 -80 0 -20 Fase (graus) -40 -60 -45 graus 7762 Hz -80 -100 0 10 10 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 9 Frequência (Hz) Figura 3. Luis Otávio de Pádua Filho [51] .9 .Trabalho de Conclusão de Curso Unesp .Resposta em freqüência da função com variação de .Resposta em freqüência da função com variação de .

Resposta em freqüência da função com variação de .Sorocaba Trabalho de Conclusão de Curso 10 0 Magnitude (dB) -10 -20 -30 -40 -50 -60 0 -20 -40 0 dB 60 Hz -3 dB 661 Hz Ki Ki Ki Ki Ki Ki = = = = = = 0.1 1 10 100 500 1000 -0. [52] Luis Otávio de Pádua Filho .1 1 10 100 500 1000 Fase (graus) 100 50 0 -50 -100 0 10 0 graus 2239 Hz 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.11 . 0 -20 Magnitude (dB) -40 -12 dB 2239 Hz -49 dB 60 Hz -60 -80 -100 200 150 Ki Ki Ki Ki Ki Ki = = = = = = 0.Unesp .85 graus 60 Hz Fase (graus) -60 -80 -100 -120 -140 -160 -180 0 10 10 1 -51 graus 661 Hz 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.Resposta em freqüência da função com variação de .10 .

a banda passante da função aumenta e ele vai anulando o efeito do termo ressonante.5 5 10 20 -20 Fase (graus) -40 -60 -45 graus 7762 Hz -80 -100 0 10 10 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 9 Frequência (Hz) Figura 3.5 (Vermelho). falta estudar o comportamento do P+Ressonante.12 . 5 (Ciano). Os pontos em destaques destas figuras são referentes à curva ciano. 1 (Verde).12 a Figura 3. pois este último foi inserido na malha justamente pelo seu ganho na tensão fundamental. pode-se ver que conforme o ganho proporcional aumenta. 2. o que não é o ideal. 10 0 -10 Magnitude (dB) -20 -30 -40 -50 -60 -70 -80 0 -3 dB 7762 Hz K K K K K K = = = = = = 0.Trabalho de Conclusão de Curso Unesp . Figura 3. Inicialmente. Como era esperado. Portanto o ganho proporcional deve ser menor que o ganho do termo ressonante.Resposta em freqüência da função com variação de . logo.13 mostram que a malha interna de corrente pode ser considerada independente deste compensador.1 1 2. Já nas funções de transferência da tensão de saída.Sorocaba Agora já estão definidos os compensadores da malha interna de corrente PID e Feedforward. 10 (Magenta) e 20 (Amarelo).1 (Azul).12 e Figura 3. o ganho proporcional foi variado entre 0.15. as Figura 3. Luis Otávio de Pádua Filho [53] .

1 1 2.1 1 2.5 5 10 20 -0.Resposta em freqüência da função com variação de .85 graus 60 Hz Fase (graus) -60 -80 -100 -120 -140 -160 -180 0 10 10 1 -51 graus 661 Hz 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3. [54] Luis Otávio de Pádua Filho .Resposta em freqüência da função com variação de .Sorocaba Trabalho de Conclusão de Curso 0 -20 -40 -60 -80 -100 180 160 140 Magnitude (dB) -3 dB 7493 Hz K K K K K K = = = = = = 0.5 5 10 20 Fase (graus) 120 100 80 60 40 20 0 0 10 10 1 45 graus 7493 Hz 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.13 . 20 10 Magnitude (dB) 0 -10 -20 -30 -40 -50 -60 0 -20 -40 0 dB 60 Hz -3 dB 661 Hz K K K K K K = = = = = = 0.Unesp .14 .

5 (Verde).1 1 2.Resposta em freqüência da função com variação de . assim. 50 (Magenta) e 100 (Amarelo). Esses efeitos são bons para os requisitos de projeto. novamente vale citar que ganhos elevados podem levar o sistema à instabilidade. e reduz o ganho em na freqüência de ressonância.15 . Assim.Sorocaba 0 -20 -40 -60 -80 -100 200 150 Magnitude (dB) -12 dB 2239 Hz -49 dB 60 Hz K K K K K K = = = = = = 0.16 e Figura 3. Os gráficos mostram que o termo ressonante pouco influi no gráfico de tensão de saída do capacitor com a tensão de referência. já é possível estudar a resposta em freqüência nas Figura 3.17 para a variação do ganho do termo ressonante de 1 (Azul).Trabalho de Conclusão de Curso Unesp . mas. fixando o ganho proporcional de e em 5. Luis Otávio de Pádua Filho [55] . será escolhido um ganho . Os pontos em destaques destas figuras são referentes à curva ciano. 10 (Vermelho).5 5 10 20 Fase (graus) 100 50 0 -50 -100 0 10 0 graus 2239 Hz 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3. 30 (Ciano).

Sorocaba Trabalho de Conclusão de Curso 10 0 Magnitude (dB) -10 -20 -30 -40 -50 -60 0 0 dB 60 Hz -3 dB 661 Hz Kn = Kn = Kn = Kn = Kn = Kn = 1 5 10 30 50 100 Fase (graus) -50 -0.Resposta em freqüência da função com variação de .16 .17 . [56] Luis Otávio de Pádua Filho . 0 -10 Magnitude (dB) -20 -30 -40 -50 -60 -70 -80 200 150 -12 dB 2239 Hz -49 dB 60 Hz Kn = Kn = Kn = Kn = Kn = Kn = 1 5 10 30 50 100 Fase (graus) 100 50 0 -50 -100 0 10 0 graus 2239 Hz 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.85 graus 60 Hertz -100 -51 graus 661 Hz -150 10 0 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.Unesp .Resposta em freqüência da função com variação de .

Trabalho de Conclusão de Curso

Unesp - Sorocaba

Com toda essa análise, chega-se em um conjunto de ganhos que serão implementados em simulação e experimentalmente descritos pela Tabela 3.1, para validação da teoria até agora estudada. Cabe dizer, que foram estudadas as respostas em freqüência para o caso de . Isso porque, este sistema será implementado em um DSP de ponto fixo, ou seja, é possível que este processador não tenha precisão para trabalhar com um tão pequeno. Os resultados sem o ganho derivativo não apresentaram mudanças significativas.
Tabela 3.1 - Controladores para o Controle multi-loop com a corrente do capacitor.

Ganhos

Valor

Por fim, esse mesmo conjunto foi aplicado aos parâmetros da planta de 1 kVA, e a resposta em freqüência foi praticamente a mesma, o que confirma um ponto interessante deste controle, a robustez às variações da planta.

3.4.2. Análise da resposta com a corrente do indutor

A segunda análise tem o mesmo procedimento da seção anterior só que agora aplicado ao controle multi-loop com a corrente do indutor. As equações (3.53) e (3.54) apresentaram os seguintes valores para o ganho derivativo e o ganho feedforward, respectivamente.

Foram fixados os valores , e , o ganho foi variado com 0.1 (Azul), 1 (Verde), 2 (Vermelho), 3 (Ciano), 10 (Magenta) e 20 (Amarelo). Nas figuras 2.18 a 2.20, são apresentadas as respostas em freqüências de pontos em destaques destas figuras são referentes à curva ciano. O ganho de realimentação positiva da função escolhido na seção 3.3.2. faz com que o numerador e , respectivamente. Os

seja nulo, ou seja, a corrente da carga não influenciará na corrente do indutor.

Luis Otávio de Pádua Filho

[57]

Unesp - Sorocaba

Trabalho de Conclusão de Curso

Quanto às Figura 3.18 e Figura 3.19 que mostram as relações entre corrente do indutor com sua referência e a tensão de saída com a sua referência, respectivamente, pode-se verificar a semelhança com as encontradas para o controle com a corrente do capacitor (seção 3.4.1). E, novamente, o ganho proporcional da malha interna aumenta a banda passante dessas funções de transferência, assim, ele fica restringido para que não resulte em altas bandas passantes. Com isso, perde-se o poder de reduzir o ganho da interferência da corrente da carga na tensão, como é mostrado na Figura 3.20. Felizmente, o termo ressonante consegue impor uma grande redução para essa função na freqüência de ressonância (60 Hz), assim fica definido para continuar a definição dos controladores.

10

0

Magnitude (dB)

-10

-20

-3 dB 1072 Hz

-30

-40 0 -20

Fase (graus)

-40 -60 -80 -100 -120 10
0

Kp = Kp = Kp = Kp = Kp = Kp =

0,1 1 2 3 10 20
1

-45 graus 1072 Hz

10

10

2

10

3

10

4

10

5

Frequência (Hz)

Figura 3.18 - Resposta em freqüência da função

com variação de

.

[58]

Luis Otávio de Pádua Filho

Trabalho de Conclusão de Curso

Unesp - Sorocaba

20 10

Magnitude (dB)

0 -10 -20 -30 -40 -50 -60 0 -50

8,3 dB 2541 Hz -3 dB 4027 Hz 0 dB 60 Hz

-151 graus 4027 Hz -0,1 graus 60 Hz
Kp = Kp = Kp = Kp = Kp = Kp =
0

Fase (graus)

-100 -150 -200 -250 -300 -350 10 0,1 1 2 3 10 20 10
1

10

2

10

3

10

4

10

5

Frequência (Hz)

Figura 3.19 - Resposta em freqüência da função

com variação de

.

30 20

Magnitude (dB)

10 0 -10 -20 -30 -40 250 200

6 dB 2570 Hz

-28 dB 60 Hz

Fase (graus)

150 100 50 0 -50 -100 0 10 Kp = Kp = Kp = Kp = Kp = Kp = 0,1 1 2 3 10 20 10
1

10

2

10

3

10

4

10

5

Frequência (Hz)

Figura 3.20 - Resposta em freqüência da função

com variação de

.

Luis Otávio de Pádua Filho

[59]

5 (Vermelho).21 a Figura 3.24 e 2. [60] Luis Otávio de Pádua Filho . deixando-o como definido para o outro controle.Unesp . 10 (Ciano).Resposta em freqüência da função com variação de . assim. primeiramente. O ganho conseguiu diminuir a perturbação da corrente da carga no controle com a corrente do capacitor.25). 1 (Verde). 100 (Ciano). resta analisar o controlador P+Ressonante da malha externa.1 1 10 100 500 1000 -20 -30 -40 0 -20 Fase (graus) -40 -60 -80 -100 0 10 -45 graus 1072 Hz 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3. nesta estrutura. 10 0 Magnitude (dB) -10 -3 dB 1072 Hz Ki Ki Ki Ki Ki Ki = = = = = = 0..1 (Azul).1 (Azul). Tendo a malha interna já projetada. a malha interna do controle com corrente do indutor é muito robusta em relação a esse controlador. Os pontos em destaques destas figuras são referentes à curva ciano. 500 (Magenta) e 1000 (Amarelo). ele não consegue nenhum resultado.4.Sorocaba Trabalho de Conclusão de Curso Agora é possível verificar o comportamento do ganho integral .23. 10 (Vermelho). Assim.21 a Figura 3. o ganho proporcional do controlador P+Ressonante será variado entre 0. 1 (Verde). assim como foi mostrado na estrutura de controle da seção 3. Os pontos em destaques destas figuras são referentes à curva vermelha.1. o termo integrativo é importante para o regime transitório das funções estudadas.23 mostram claramente que a variação deste parâmetro não resulta em alguma alteração significativa da resposta em freqüência. mas. Por outro lado.21 . 20 (Magenta) e 50 (Amarelo) (figuras 2. Os resultados foram descritos pelas Figura 3. não sofrendo alterações com alguma variação de seus ganhos. com os seguintes valores: 0. optou-se por não eliminá-lo. . As Figura 3.

Resposta em freqüência da função com variação de .1 =1 = 10 =100 = 500 = 1000 10 1 100 50 0 0 10 10 2 10 3 10 4 Frequência (Hz) Figura 3.23 .Resposta em freqüência da função com variação de . 20 10 Magnitude (dB) 0 -10 -20 -30 -40 6 dB 2541 Hz -28 dB 60 Hz 200 Fase (graus) 150 Ki Ki Ki Ki Ki Ki = 0.Sorocaba 10 0 Magnitude (dB) -10 -20 -30 -40 -50 -60 0 0 dB 60 Hz -3 dB 4027 Hz Fase (graus) -50 -0.Trabalho de Conclusão de Curso Unesp .1 1 10 100 500 1000 -100 -150 -151 graus 4027 Hz 0 10 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3. Luis Otávio de Pádua Filho [61] .1 graus 60 Hz Ki Ki Ki Ki Ki Ki = = = = = = 0.22 .

Os pontos em destaques destas figuras são referentes à curva ciano. ponto . Principalmente na Figura 3.Sorocaba Trabalho de Conclusão de Curso A influência do ganho proporcional é praticamente a mesma do ganho proporcional da malha interna . 30 (Ciano).26).1 1 5 10 20 50 10 1 -151 degraus 4027 Hz 10 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3.Unesp .24 .25. 50 (Magenta) e 100 (Amarelo). pode-se perceber que o ganho proporcional vai anulando a ação do termo ressonante.Resposta em freqüência da função com variação de . traz um aumento da banda passante da função negativo como já discutido anteriormente. só será mostrada (Figura 3. quanto maior o seu valor. Portanto. devido à ação do ganho . Assim como no controle com a corrente do capacitor. A última análise ficará sobre a variação do ganho do termo ressonante de 1 (Azul). Em contra partida. o ganho alterações na função a resposta em freqüência de não provoca grandes . 5 (Verde). optou-se por permanecer com o ganho . maior é a redução da influência da corrente da carga na tensão de saída. 40 20 Magnitude (dB) 0 -20 -40 -3 dB 4027 Hz -60 0 Fase (graus) -50 -100 -150 K K K K K K 0 = = = = = = 0. [62] Luis Otávio de Pádua Filho . 10 (Vermelho). provavelmente. devido a isso.

1 1 5 10 20 50 Fase (graus) 200 150 100 50 0 0 10 10 1 10 2 10 3 10 4 10 5 Frequência (Hz) Figura 3. 30 20 10 Magnitude (dB) 0 -10 -20 -30 -40 -50 -60 250 200 Kn = Kn = Kn = Kn = Kn = Kn = 1 5 10 30 50 100 -28 dB 60 Hz Fase (graus) 150 100 50 0 0 10 10 1 10 2 10 3 10 4 Frequência (Hz) Figura 3.26 .25 .Trabalho de Conclusão de Curso Unesp . Luis Otávio de Pádua Filho [63] .Sorocaba 60 40 Magnitude (dB) 20 0 -20 -40 -60 -80 -100 300 250 6 dB 2541 Hz -28 dB 60 Hz K K K K K K = = = = = = 0.Resposta em freqüência da função com variação de .Resposta em freqüência da função com variação de .

Com toda essa análise. Por outro lado. o controle multi-loop com a corrente resulta em uma resposta em freqüência para a função (3.Sorocaba Trabalho de Conclusão de Curso O ganho do termo ressonante consegue diminuir consideravelmente a interferência da corrente da carga sobre a tensão de saída na freqüência de ressonância (60 Hertz). tendo pequenas alterações nos ganhos derivativo e proporcional (Tabela 3. . a função de transferência de tem banda passante em quase 8 kHz (Figura 3. Portanto. mas este capítulo definiu um bom conjunto de controladores para começar esses testes.Controladores para o Controle multi-loop com a corrente do capacitor.1. onde serão abordados nas simulações do sistema com chaveamento. o controle com a corrente não deve sofrer com as harmônicas da corrente da carga.8).u. com exceção da função que não ficou muito amortecida (ganhos negativos).2).18). para validação da teoria até agora estudada. e a resposta em freqüência foi praticamente a mesma. que esse mesmo conjunto foi aplicado aos parâmetros da planta de 1 kVA.26) com ganhos menores em todo espectro do que a resposta fornecida pelo controle com a corrente .o ripple gerado pelo chaveamento do conversor passa para a carga. isso significa que as harmônicas de alta frequência não são atenuadas. Apesar disso. apresentou uma boa resposta para esta estrutura de controle. logo. [64] Luis Otávio de Pádua Filho . assim. os ganhos proporcionais devem ser aumentados no protótipo experimental até o limite onde os problemas de aliasing comecem a surgir. pois a ação reguladora trabalharia na região de saturação (DSP em p. Cabe dizer. Portanto.2 . Esse controle será implementado em simulação e experimentalmente. alguma sintonia fina deve ser aplicada nos ganhos. sendo que a UPS também deve atender os critérios de avaliação do regime transitório. Enquanto que passante em 1 kHz (Figura 3.4. sendo que a grande diferença está no problema de perturbação sofrida devido à corrente da carga.Unesp . Tabela 3. desbalanceamento de cargas. praticamente o mesmo conjunto definido em 3. não será escolhido o valor máximo estudado. etc. assume-se . é preciso ter em mente que a teoria apresentada determina o comportamento das funções em regime permanente.). o controle com a corrente problema. Ganhos Valor Como considerações finais deste capítulo destacam-se que as duas estruturas de controle apresentam respostas semelhantes ao problema de seguir a referência desejada. assim. assim. tem banda tem desempenho superior neste E ainda.

K. 2006): algoritmo que fornece a freqüência e o ângulo de fase da componente fundamental através do cálculo da TDFR. Em (Cardoso. Em (Marafão. ele apresenta grande robustez a variações da planta ou ruídos damedição dos sinais. o F. finite impulse response) e IIR (do inglês. 2004) e (Pádua. a maioria dos dispositivos condicionadores de energia gera o sinal de atuação a partir de um controle em malha aberta ou em malha fechada que necessitam de um sinal de referência para o funcionamento adequado. O PLL fornece a freqüência e o ângulo de fase da fundamental. PLL (do inglês. Portanto. 2004): eles são sintonizados para que identifiquem ou rejeitem uma determinada freqüência.Trabalho de Conclusão de Curso Unesp . pode-se destacar: Filtros FIR (do inglês. 2006). Portanto. sendo necessário mais um malha para detectar a amplitude de uma fase no sistema monofásico ou da seqüência positiva no sistema trifásico.Sorocaba CAPÍTULO 4 4. existem diversas linhas de pesquisa com o objetivo de desenvolver novos ou melhorar os existentes identificadores de componentes fundamentais e/ou de harmônicas. 1960): esse filtro apresenta bons resultados. entre os principais. subtração) chega-se no sinal filtrado desejado. ou seja. pois ele pode ser implementado de forma adaptativa. é aplicado para o sincronismo de sistemas monofásicos e trifásicos. 2006).. são detalhados diversos algoritmos de identificação de referência para implementação digital. Luis Otávio de Pádua Filho [65] . seus ganhos vão alterando de acordo com a necessidade. Implementação dos Algoritmos de Identificação de Referências Seja no fornecimento de tensão por uma UPS ou a compensação de harmônicas de um filtro ativo. e com algumas manipulações algébricas (soma. Transformada Discreta de Fourier Recursiva (TDFR) (Pádua. Phased Locked Loop): ele é um algoritmo em malha fechada bastante utilizado devido a sua rápida convergência e precisão. infinite impulse response) (Marafão. nos últimos anos. Filtro de Kalman (Kalman. et al.

assim.2) onde é o período da componente fundamental. (4. gerado pelo PLL. PLL Monofásico e Detector de Amplitude Baseado nas informações descritas acima.1. é possível definir o diagrama de blocos da Figura 4. e é o índice da amostra em um dado instante. 2006). aplicada a implementação digital para sinais senoidais. A teoria utilizada para montar a estrutura do PLL implementado neste trabalho é a de ortogonalidade de vetores.Unesp .. 4. que dois vetores serão ortogonais se e somente se a média do produto escalar desses vetores forem nulas em um determinado período for nula. essa média será o sinal de controle para o PLL. Veja que o sinal de referência é nulo. et al. De acordo com (Steinbruch. quando não há ortogonalidade um sinal de erro é gerado. dois vetores e .1. [66] Luis Otávio de Pádua Filho . As referências (Pádua.2). Conceitos Básicos do PLL O PLL já é aplicado há muito tempo para sincronismo de circuitos analógicos. quando fatores de um produto escalar. Ele é composto basicamente por um detector de fase entre um sinal de entrada e um sinal teoricamente ortogonal ao último.1 que representa o controle do PLL monofásico.Sorocaba Trabalho de Conclusão de Curso O PLL pode ser implementado com diversas estruturas (Pádua.1) E ainda. é a dimensão dos vetores e . para que seja gerado um sinal ortogonal a entrada. forem ortogonais. conclui-se que a equação (4. é o número de amostras por período. deve-se saber. Assim. Com isso. esse último escolhido para este trabalho.1. 2006) e (Alves Neto. 4. 2008) mostram que um controlador Proporcional + Integral (PI) consegue deixar o PLL com uma resposta transitória rápida e sem erro estacionário para a freqüência fundamental e o ângulo de fase . 1987). resultam em: (4. como o PLL baseado nas teorias de potência ou o PLL baseado na ortogonalidade de vetores. seguindo para um filtro passa-baixa para chegar a um desvio de freqüência que ajustará o oscilador controlado por tensão que é responsável por gerar o sinal ortogonal. será nula quando os vetores e .

unitária. finalmente.Sorocaba 0 dp 0 + - * e KPs s KI d + + 1 s 1 1 sT s dp 1 T T dp v. período de amostragem.u v u sin Figura 4. (4. sendo um deles de amplitude V e outro. é a amplitude do sinal de entrada encontrada pelo Detector.1 .1 e Figura 4.u 1 T T Figura 4.PLL Monofásico. freqüência fundamental de referência. Porém. é importante conhecer a amplitude desse sinal. e. Os símbolos usados nas Figura 4. é o ângulo de fase ortogonal ao da rede. Luis Otávio de Pádua Filho [67] .2 .2 são: vetor com o sinal de entrada.u V 2 v1 u v v.Detector de Amplitude com PLL.3) PLL sin 90 u V.Trabalho de Conclusão de Curso Unesp . assim. período do sinal de entrada. e são os ganhos do controlador PI. vetor com o sinal unitário ortogonal ao de entrada. é proposto um segundo algoritmo que é conhecido como detector de amplitude e se baseia na média do produto escalar de vetores em mesma fase. Tanto a freqüência fundamental como o ângulo de fase ortogonal ao do sinal de entrada são as saídas do algoritmo PLL. freqüência fundamental.

2. (4.1. que nada mais é que um valor intermediário que corresponde a média das amplitudes das três fases.u V 2 3 T va1 vb1 v c1 u a u bu c va vb vc v.u 1 T Figura 4. [68] Luis Otávio de Pádua Filho . pode-se encontrar a definição da média do produto escalar dos vetores de mesma fase. Com isso basta acrescentar as demais fases na malha da Figura 4. assim. 0 dp* 0 + e - KPs s KI d + + 1 s 1 1 sT s dp 1 T T sin dp v.Detector de Seqüência Positiva. Isso porque.Sorocaba 4. as variáveis de saída são apenas a freqüência fundamental e o ângulo de fase do sinal ortogonal de cada uma das fases. para encontrar a amplitude das fases do sistema. o produto escalar de dois vetores resulta sempre em apenas um valor. 2006). PLL Trifásico e Detector de Seqüência Positiva Trabalho de Conclusão de Curso O PLL para sistemas trifásicos pode ser implementado com a mesma malha estudada para o caso monofásico.4) sin 90 PLL sin sin 90 90 120 240 ua ub uc V .Unesp .4 . Onde . e é a amplitude da seqüência positiva. Novamente. precisa-se manipular os sinais unitários que podem ser criados a partir do PLL.PLL Trifásico.3 . Em (Pádua.1. e a equação será válida para o caso trifásico desde que as 3 componentes do vetor sejam ortogonais as componentes equivalentes do vetor . e são as amplitudes da componente fundamental dos sinais de entrada.u va vb v c ua ub uc sin sin 120 240 Figura 4.

só os blocos do controlador PI. Projeto do Controlador PI Unesp . que define para a equação (4.5) Considerando a realimentação negativa.3. logo ela pode ser desconsiderada. A topologia escolhida para a UPS deste projeto é a de dupla conversão.6) Portanto. foi provado que a função de transferência do bloco que gera a média do produto escalar é unitária. um dos pólos ficará muito distante do eixo imaginário. pode-se reduzir a ordem do PLL e assim.1. o que pode ser um grande problema no caso de uma possível falha da UPS. ela será constante. Uma solução para este problema é fazer com que a tensão de saída esteja sincronizada com a fornecida pela rede. assim. o integrador e a função de atraso definem a seguinte função em malha aberta. esta opção não deixaria a carga em fase com a rede. fornecendo a freqüência angular da componente fundamental da rede e o seu respectivo ângulo de fase.6): e (4. chega-se em: (4. mas se for considerado que a taxa de amostragem é muito grande. é preciso desenvolver a função de transferência em malha fechada do PLL.2. o PLL é um sistema de 3ª ordem.7) Onde é a freqüência natural do sistema em malha fechada e é o fator de amortecimento. Aplicação do PLL na UPS projetada As informações descritas até esta seção são os fundamentos para que o PLL seja implementado neste projeto de saída da UPS como o algoritmo responsável por gerar o sinal de referência para o inversor. Em (Pádua. 2006). O primeiro ponto a ser discutido é o motivo de seu uso e a estratégia adotada. Portanto. 4. Para que isso seja feito. logo. assim. 2008). Luis Otávio de Pádua Filho [69] . 2006). (4. o PLL é implementado em simulação e experimentalmente tanto para sistemas monofásicos quanto para trifásicos. Em (Alves Neto. sendo possível estudar a estabilidade deste controle bem como a sintonia dos parâmetros e para a melhor resposta do algoritmo PLL. em que uma chave de bypass ligaria a carga direto na rede. o caminho mais simples seria gerar a referência do sinal de saída a partir de um seno perfeito guardado na memória do processador.Trabalho de Conclusão de Curso 4. considerar o método canônico para sistemas de 2ª ordem (Pádua. Com isso. Já a amplitude da saída foi definida nos capítulos anteriores.Sorocaba Ainda é preciso definir os ganhos do controlador PI. No entanto. o PLL será aplicado. que tem como uma de suas principais vantagens o fato de isolar completamente a carga da rede elétrica. também conhecida com on-line.

Então. [70] Luis Otávio de Pádua Filho . acontece um “blackout”. 2008). A simulação do algoritmo desenvolvido foi configurada da seguinte maneira: o período total de simulação é 3 segundos. ou seja. o detector de amplitude ou o detector de seqüência positiva será inserido no algoritmo de referência. podendo assumir o sinal de referência gerado.Sorocaba Trabalho de Conclusão de Curso O PLL precisa de um determinado período para estabilizar a sua saída. pois. uma lógica atuará sobre o PLL. onde a freqüência gerada fica oscilando. ( ). Dynamic Link Library).e a tensão de entrada inicial como um seno de 60 Hz com amplitude 180 V e ângulo de fase nulo.2. sendo que medida a tensão de entrada da rede ( ). já é possível analisar o transitório do PLL. que são desenvolvidos em linguagem de programação C. ( ). levando o sinal de referência do PLL para zerar.1. o algoritmo se perderá. e liberando o seno perfeito com os valores atualizados de freqüência e ângulo de fase para o sinal de referência. Ainda deve-se considerar que no retorno das condições normais de energia. Mas o transitório não pode chegar a carga. No instante . a tensão da rede pode voltar com fase diferente da UPS. o sinal de entrada em p. como um seno de 60 Hz com amplitude de 185 V e ângulo de fase igual a 10⁰ mais 10% de 3ª harmônica. o detector de amplitude fica responsável por avisar o retorno das condições normais. e fornecida como saída: o sinal ortogonal a entrada em p. o sinal de referência já convertido em V ( ). Neste trabalho só serão apresentados os dados do sinal de entrada . Com esses arquivos. software que permite simular circuitos de potência com arquivos de lógica chamados de DLL (do inglês. Assim como recomendado em (Alves Neto. a taxa de amostragem da DLL é 12000 kHz. da referência gerada . Para que isso não aconteça.u. da velocidade angular e a amplitude detectada da entrada . considerando taxa de amostragem para as conversões A/D e D/A. a sua precisão e o sua capacidade de detectar quedas da rede. e.u. assim. a amplitude da rede será monitorada constantemente e se ocorrer algum distúrbio que possa prejudicar a geração da senóide unitária do PLL. e a amplitude do sinal de entrada ( ).Unesp . o ângulo de fase da ortogonal a tensão de entrada ( ). Quando a rede sofrer um afundamento de tensão muito grande. a inicialização do algoritmo fornece um seno perfeito até que o PLL esteja em regime. a tensão de entrada fica nula. finalmente. Esta seção mostrará o algoritmo gerador de referência para rede mono e trifásica funcionando no ambiente de simulação PSIM. foram adotados e para o controlador do PLL. gerados pelo PLL. 4. Assim. somente quando o PLL estiver estabilizado que a alimentação da carga poderá voltar a estar síncrona com a rede. com eles. assim. a freqüência da fundamental estimada ( ). a operação do processamento digital pode ser simulada. ou mesmo cair. a rede volta em . Este transitório não deve chegar a carga. PLL Monofásico em Simulação A DLL contendo o algoritmo do PLL monofásico pode ser vista no Anexo B ou C. armazenando a freqüência e o último ângulo de fase.

5 1 1. Inferior ( ). passa a gerar um seno perfeito. como definido no capítulo 2.6 0.6. durante a queda.4 0. Note que o sinal de freqüência visto na Figura 4. a lógica imposta não permite que esta variação chegue ao sinal de referência gerado. Meio ( ) e Graf. isso porque sua amplitude é . que equivale à freqüência fundamental do sinal de entrada.66 ms) para detectar a perda do sinal.Sorocaba Tensão de Entrada: Pontilhado. Assim que o detector de amplitude reconhece a queda. note que o detector de amplitude leva 1 ciclo da fundamental (16.6 a Figura 4. após isso.u. Já a Figura 4. pode-se analisar o início da simulação onde o PLL precisa de aproximadamente 360 milissegundos para sincronizar o sinal de referência com o sinal de entrada. Já a amplitude do sinal de referência não possui a mesma amplitude do sinal de entrada.) Tensão (V) 60 55 1 0.7 é o gerado pelo PLL e.5 . o algoritmo despreza o sinal gerado pelo PLL. são apresentados os intervalos de tempo com transitório do resultado exposta na Figura 4. e após o período transitório. Na Figura 4.2 0 0 0. A freqüência da fundamental é mostrada em .7 descreve o instante em que a rede é desligada.Simulação do PLL monofásico: Graf.5 3 Tempo (s) Figura 4. ela está com .5.Trabalho de Conclusão de Curso Unesp . Sinal de Referência Gerado: Contínuo 200 100 0 -100 -200 65 Frequência do PLL (Hz) Amplitude (p.8. Graf. E a partir deles. Superior ( e ). Luis Otávio de Pádua Filho [71] .5 2 2. Agora nas Figura 4. ele estabiliza em . ele armazena a freqüência de regime do PLL e o último ângulo de fase.8 0.

Sinal de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 62 60 58 56 Transição para o PLL Frequência do PLL (Hz) w = 60 Hz t = 0. Ao perceber o retorno da amplitude do sinal de entrada . No instante .Unesp .4 0.6 0.8 0.8. o algoritmo retorna o cálculo normal do erro do PLL.05 0.45 0.5 A = 0. [72] Luis Otávio de Pádua Filho .6 .3 0.15 0. com isso. e volta para .1 0.Início do PLL monofásico: Graf. o sinal de referência consegue entrar em fase novamente com a rede.4 0.35 0.) 0. apresentado em detalhes na Figura 4. Novamente o período para a sintonização do PLL foi de 300ms. Inferior ( ).829 t = 0.263 s Tempo (s) Figura 4.25 0.2 0 0 0.366 s 1 Amplitude (p. tem-se o retorno da rede. Graf.Sorocaba Trabalho de Conclusão de Curso Tensão de Entrada: Pontilhado.2 0.u. Meio ( ) e Graf. Superior ( e ).

2 2.95 1 1.84 t = 2.1 2.6 0.) 0.6 0.u.2 0 1.Volta da rede no PLL monofásico: Graf.95 2 2. Sinal de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 62 60 58 56 Blackout Frequência do PLL (Hz) w = 59.u.Queda da rede no PLL monofásico: Graf.7 .1 Tempo (s) Figura 4.) 0.25 2. Inferior ( ).8 .2 0 0. Luis Otávio de Pádua Filho [73] . Superior ( e ). Meio ( ) e Graf.8 0.95 Hz 1 16 ms Amplitude (p. Graf.3 2.Sorocaba Tensão de Entrada: Pontilhado.05 2.15 2. Meio ( ) e Graf. Graf. Sinal de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 63 62 61 60 59 58 1 Volta para o PLL Frequência do PLL (Hz) w = 60 Hz t = 2. Tensão de Entrada: Pontilhado.8 0. Superior ( e ).Trabalho de Conclusão de Curso Unesp .302 s Amplitude (p.35 2.105 s Tempo (s) Figura 4.4 A = 0.05 1. Inferior ( ).4 0.4 0.

o transitório para a sintonia da saída de referência dura apenas 180 ms.11.10 e Figura 4. E ainda. 2 vezes mais rápido que o monofásico. retorno da rede).12. O detector de seqüência positiva apresentou praticamente o mesmo período para perceber a queda da rede que o detector implementado no algoritmo de apenas uma fase.2. o controle do PLL monofásico pode ser aplicado também neste caso. como mostra a Figura 4. Figura 4. durante a queda da rede. início.u. PLL Trifásico em Simulação A DLL contendo o algoritmo do PLL trifásico pode ser vista no Anexo A. Superior ( Graf. Sinal de Referência Gerado: Contínuo 200 100 0 -100 -200 Frequência do PLL (Hz) Amplitude (p.10. Como pode-se constatar nas Figura 4. Inferior ( . Figura 4. e a amplitude da seqüência positiva ( ).9 mostrando toda a simulação e as figuras seguintes focando cada transitório ocorrido (Figura 4.5 1 1. Graf. mas agora considerando três fases de mesma amplitude e simétricas na entrada.4 0.) Tensão (V) 65 60 55 50 1 0. A análise dos resultados seguiu o mesmo formato.u. ). e ). sendo que medidas as tensões de entrada da rede ( ). queda da rede. . a mesma lógica para desprezar o sinal de entrada foi implementada. com a Figura 4.Unesp . Tensão de Entrada: Pontilhado.8 0.Simulação do PLL Trifásico: Graf.5 2 2. a freqüência da fundamental estimada ( ). A mesma estratégia de simulação da seção anterior foi adotada.12.9 .5 3 Tempo (s) Figura 4. o sinal de referência já convertido em V( ).2. das três fases ( ).Sorocaba Trabalho de Conclusão de Curso 4. Como já foi discutido. e fornecidas como saída: o sinal ortogonal a entrada em p. o ângulo de fase da ortogonal à tensão de entrada ( ).2 0 0 0. e a freqüência durante esse período não sofreu alteração em relação ao anterior. Meio ( ) e [74] Luis Otávio de Pádua Filho . O PLL trifásico apresentou resultados melhores que o monofásico.11.6 0.

1388 s Tempo (s) Figura 4.35 Apos = 0.Sorocaba Tensões de Entrada: Pontilhado.) 16 ms 0.u. Inferior ( .6 0.8 0.4 0. Sinais de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 Blackout Frequência do PLL (Hz) 65 60 55 50 1 w = 60 Hz t = 1.4 0.6 0. ).11 .98 0.25 0.Trabalho de Conclusão de Curso Unesp .1784 s Amplitude (p. e ).Queda das fases no PLL Trifásico: Graf.32 s Frequência do PLL (Hz) 65 60 55 50 1 w = 60 Hz t = 0.Início do PLL Trifásico: Graf.) 0. Sinais de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 Transição para PLL t = 0.8 0.2 0. Luis Otávio de Pádua Filho [75] .03 1. Superior ( Graf. e ). Superior ( Meio ( ) e Graf.2 0 0. .3 0.10 .95 0.97 0.15 0. Inferior ( .01 1.1 0. ).05 Tempo (s) Figura 4.04 1. Meio ( ) e Tensões de Entrada: Pontilhado. Graf.05 0.02 1.2 0 0 0. Graf.827 t = 0. .03 s Amplitude (p.99 1 1.u.96 0.

[76] Luis Otávio de Pádua Filho .2 0 1.15 2. Sinais de Referência Gerado: Contínuo 200 Tensão (V) 100 0 -100 -200 Volta para o PLL Frequência do PLL (Hz) 65 60 55 50 1 w = 60 Hz t = 2.8275 t = 2.6 0.4 0.u.25 Apos = 0. .Sorocaba Trabalho de Conclusão de Curso Tensões de Entrada: Pontilhado. Inferior ( .) 0.95 2 2. ).12 .Unesp .1 2.08 s Tempo (s) Figura 4.Retorno das fases no PLL Trifásico: Graf.05 2. e ).8 0. Graf. Superior ( Meio ( ) e Graf.1 s Amplitude (p.2 2.

O controle monofásico com corrente do capacitor é detalhado no Anexo B.Trabalho de Conclusão de Curso Unesp . deve-se testar o sistema como um todo para que esse último esteja dentro dos padrões aceitáveis determinados pela norma (IEC62040-3. A idéia básica deste teste é colocar a UPS sobre a situação mais crítica de operação. Luis Otávio de Pádua Filho [77] . para atuar como o Processador Digital de Sinais. a teoria necessária foi desenvolvida para que fosse definido o projeto da planta e do controle do estágio de saída de uma UPS trifásica. sendo observada tanto a Distorção Harmônica Total quanto o espectro em freqüência dessa tensão. No final deste capítulo. o ambiente de simulação utilizado é o PSIM. Implementação dos Algoritmos de Controle Nos capítulos anteriores. enquanto o controle monofásico com a corrente do indutor está descrito no Anexo C. segundo a Tabela 5. Assim como o capítulo 4. que foi programado em linguagem C. Feito isso. sendo que o controle digital é simulado através de um arquivo com extensão DLL. Agora. 5. Para tanto. será escolhido um dos controladores para implementação experimental. A norma (IEC62040-3.1. ou seja. 1999). com a carga não linear de potência nominal.Sorocaba CAPÍTULO 5 5. verificar se a tensão de saída obtida tem espectro de freqüência dentro dos limites impostos pela norma. Avaliação dos Controladores em Regime O teste em regime para o estágio de saída da UPS deve analisar o comportamento da tensão de saída fornecida para carga. 1999) define a porcentagem limite para cada harmônica com referência a fundamental.1. o controle multiloop com corrente do capacitor e o controle multiloop com corrente do indutor serão analisados em regime e durante transitórios de cargas lineares e não lineares.

5 23 1.5 >25 0. [78] Luis Otávio de Pádua Filho .Limites de Distorção Harmônica para a tensão de saída de uma UPS (IEC62040-3.1 .5*25/n Harmônicas Ímpares (múltiplas de 3) Ordem Tensão Harmônica Harmônica (n) (%) 3 5 9 1.3 21 0.1.2 Harmônicas Pares Ordem Harmônica (n) 2 4 6 8 10 12 >12 Tensão Harmônica (%) 2 1 0.Unesp . o controle com corrente do capacitor com variável interna de controle será estudado.2+0.5 15 0. a taxa de amostragem das variáveis monitoradas. Harmônicas Ímpares (não múltiplas de 3) Ordem Tensão Harmônica Harmônica (n) (%) 5 6 7 5 11 3. lembrando que a freqüência de chaveamento do PWM é 12 kHz. 1999).2 0. Figura 5.1 . por isso a chave e as cargas em série na saída do transformador de acoplamento. 12 kHz.2 >21 0.1.5 13 3 17 2 19 1. e assim sendo.5 25 1.5 0.Esquema Elétrico de uma UPS monofásica no ambiente de simulação PSIM. Nele. é possível verificar que variáveis devem ser monitoradas e como os sensores devem estar dispostos na planta. Essa simulação também foi usada no teste de transitório.1.5 0.5 0. 5.Sorocaba Trabalho de Conclusão de Curso Tabela 5. Controle Multiloop com Corrente do Capacitor Inicialmente.2 O esquema elétrico de uma das fases da UPS pode ser visto na Figura 5. o simulador trabalhou com uma taxa de 120 kHz para mostrar com fidelidade as formas de onda coletadas.

os limites permitidos pela norma (IEC62040-3.85 0. pode ser visto em azul. No gráfico do espectro harmônico.4. obteve-se os resultados da Figura 5.85 0. Luis Otávio de Pádua Filho [79] . 200 150 100 8 Magnitude das Harmônicas de Vo (%) V referência (V) V out (V) I Load (A) 7 6 5 4 3 2 1 0 IEC 61000-2-2 V out DHT =2. é possível observar um período completo da tensão de saída e o espectro harmônico correspondente.855 0.Simulação do controle com corrente do capacitor com ganhos ajustados em carga Não-Linear plena no domínio do tempo e seu espectro harmônico.01 % Amplitude (V.86 0.86 0.865 1 10 20 30 40 50 60 70 80 Tempo (s) Ordem das Harmônicas Figura 5.Simulação do controle com corrente do capacitor com ganhos de projeto em carga Não-Linear plena no domínio do tempo e seu espectro harmônico. 1999) para a UPS em regime.3 . A) 50 0 -50 -100 -150 -200 0.Trabalho de Conclusão de Curso Unesp . Um ajuste fino foi aplicado nos ganhos proporcionais do controle com o intuito de melhorar a saída.75 e o da malha externa em 4. Colocando o ganho proporcional da malha interna em 2. obteve-se a seguinte saída.3. 200 150 100 8 Magnitude das Harmônicas de Vo (%) V referência (V) V out (V) I Load (A) 7 6 5 4 3 2 1 0 IEC 61000-2-2 V out DHT =2. A) 50 0 -50 -100 -150 -200 0. Na figura acima.33 % Amplitude (V.865 1 10 20 30 40 50 60 70 80 Tempo (s) Ordem das Harmônicas Figura 5.2 . O controle com a corrente do capacitor resultou em uma boa resposta com exceção de algumas harmônicas de alta freqüência (ordem 60 a 65).Sorocaba Considerando uma tensão de referência de 127 Vrms com 60 Hz de freqüência e os ganhos para os compensadores da Tabela 3.855 0.1.

85 0.85 0. A) 50 0 -50 -100 -150 -200 0. 5. 12 kHz. 200 150 100 9 Magnitude das Harmônicas de Vo (%) V referência (V) V out (V) I Load (A) 8 7 6 5 4 3 2 1 0 IEC 61000-2-2 V out Amplitude (V. usando a freqüência de chaveamento do PWM de 12 kHz e a taxa de aquisição. O projeto do controle com corrente do indutor não foi tão eficiente quanto o anterior.865 1 10 20 30 40 50 60 70 80 Tempo (s) Ordem das Harmônicas Figura 5.865 1 10 20 30 40 50 60 70 80 Tempo (s) Ordem das Harmônicas Figura 5.5).855 0.5 e K = 3.1.86 0.2. o controle atende os requisitos da norma. Considerando uma tensão de referência de 127 Vrms com 60 Hz de freqüência e os ganhos para os compensadores da Tabela 3. pois a FFT do sinal (Figura 5.Sorocaba Trabalho de Conclusão de Curso Com o novo ajuste.855 0.Simulação do controle com corrente do indutor com ganhos de projeto em carga Não-Linear plena no domínio do tempo e seu espectro harmônico.86 0.4 . O nível de distorção harmônica foi superior a 12 %.5. Controle Multiloop com Corrente do Indutor O controle com corrente do indutor como variável interna de controle também foi estudado. o ajuste fino foi aplicado nos ganhos proporcionais (Kp = 2. O nível de distorção harmônica total ficou em 2.2.Unesp . Portanto. obteve-se a seguinte saída.Simulação do controle com corrente do indutor com ganhos ajustados em carga Não-Linear plena no domínio do tempo e seu espectro harmônico. [80] Luis Otávio de Pádua Filho . e o resultado obtido é apresentado na Figura 5.3) tem as magnitudes das harmônicas sempre menores que as da FFT do limite permitido pela norma (Tabela 5.1).01 %. 200 150 100 8 Magnitude das Harmônicas de Vo (%) V referência (V) V out (V) I Load (A) 7 6 5 4 3 2 1 0 IEC 61000-2-2 V out DHT =12.77 % 0.5 % Amplitude (V.5 . A) 50 0 -50 -100 -150 -200 DHT =8.

a saída é inserir mais termos ressonantes na malha de controle.85 0.86 0.2. como foi explicado no capítulo 2. Porém.855 0.33 kVA. 5. Avaliação dos Controles durante transitório de carga O teste em regime para o estágio de saída da UPS precisa analisar o comportamento da tensão de saída fornecida para carga. o problema apresentado no controle com foi eliminado.865 1 10 20 30 40 50 60 70 80 Tempo (s) Ordem das Harmônicas Figura 5. a tensão de saída não consegue acompanhar sua referência durante o período que a carga exige corrente. voltar para 20%. e por fim.Sorocaba Com o ajuste. e após a estabilização do controle. porém o nível de terceira e quinta harmônica ainda estão acima da norma. foi mostrado que o termo ressonante só interfere na resposta da tensão de saída em relação a corrente de carga. não é preciso fazer outro estudo com os novos termos.77 %. retornar a 25%. a UPS ainda deve passar por um degrau de carga não-linear. na coluna simulação – estrela. sintonizados nas freqüências de 3 e 5ª harmônica. A idéia básica deste teste é primeiramente aplicar um degrau de carga linear resistiva de 20% para 100%. a distorção harmônica reduziu para 8. o resistor de carga plena utilizado possui 4. Assim. assim. ou seja. No capítulo 2. A) 50 0 -50 -100 -150 -200 0. A norma (IEC62040-3. Considerando que a potência nominal de uma das fases deve ser 3. como pode ser visto no domínio do tempo. Luis Otávio de Pádua Filho [81] .6 . e especifica como aplicar os degraus de carga.6. Para deixar o controle do indutor dentro da norma.1. Feito isso. A carga não-linear de prova foi definida pela Tabela 2.7 kΩ.88 % Amplitude (V. começando de 25% para 100%. A simulação resultante pode ser vista na Figura 5. durante a aplicação de degraus de cargas lineares e nãolineares. Assim. o controle com não apresenta harmônicas de alta freqüência.Trabalho de Conclusão de Curso Unesp .Simulação do controle com corrente do indutor com termos ressonantes de 3 e 5ª harmônica em carga Não-Linear plena no domínio do tempo e seu espectro harmônico. 1999) define a carga não-linear de prova. 200 150 100 8 Magnitude das Harmônicas de Vo (%) V referência (V) V out (V) I Load (A) 7 6 5 4 3 2 1 0 IEC 61000-2-2 V out DHT =2. esse controle é mais vulnerável a corrente da carga.

Classificação III – onde qualquer nível de sobretensão é admissível durante 1 ms. a tensão de saída nesses instantes possui o valor de pico. 1999) 5.7 . considerando a duração do transiente.1. para que os degraus de sobrecarga e de afundamento sejam aplicados. a norma classifica a UPS em 3 categorias de acordo com os gráficos mostrado na Figura 5. Classificação II – onde. é permitido qualquer valor erro tanto em sobretensão ou afundamento. Controle Multiloop com Corrente do Capacitor Usando a mesma simulação da Figura 5. Nos gráficos abaixo. bem [82] Luis Otávio de Pádua Filho . sendo a pior situação para um degrau de carga. foram escolhidos os instantes e . Fonte: (IEC62040-3. Logo.8. As categorias definidas são: Classificação I – onde o máximo e o mínimo erro permitido é de apenas 30% para qualquer valor de transiente. Nela. Isso porque. e o erro máximo e mínimo ocorridos neste transiente. para transientes com duração menor que 1 ms. respectivamente. tanto o degrau de carga positivo quanto o negativo são mostrados em detalhe. A resposta obtida durante a alimentação de uma carga linear resistiva é apresentada na Figura 5. o eixo y é a porcentagem do erro máximo e mínino entre a tensão de saída e a sua referência com relação ao valor nominal e o eixo x é a duração do transiente em milissegundos disposta em escala logarítmica. Figura 5.2. deve-se plotar apenas dois pontos sobre as curvas.Unesp .Classificações da performance dinâmica da tensão de saída da UPS.1.Sorocaba Trabalho de Conclusão de Curso Com a resposta obtida nos degraus acima. e qualquer nível de afundamento é admissível durante 10 ms.7.

Performance Dinâmica da Tensão de saída com o controle de corrente no capacitor em degrau de carga linear. A) 100 0 -100 -200 0 0.8 .5 0.015 0.4 0. Nessas curvas. como pode ser visto na figura acima. os limites da Classificação III.7ms -49. a curva em vermelho representa os limites da Classificação II. a curva em azul. onde. A) 100 0 -100 -200 0 0. O controle do capacitor apresentou uma resposta muito rápida para o degrau de carga linear. assim. Agora trocando a carga linear por uma não-linear com a mesma potência nominal (Figura 5.7ms 10 0 10 1 10 2 10 3 Tempo (s) 200 Tempo (ms) V ref V out I load Amplitude (V.01 0.8ms Variação de Vo (%) 200 Amplitude (V.015 0. No entanto.73% 0.005 0.025 50 0 -50 -100 -1 10 100 -22.1 0. por fim. que é plotada na cor magenta das curvas a direita da Figura 5.3 0.26% 1.9 1 Tempo (s) Figura 5. este controle já tira a UPS da classificação I. pois.01 0. A) 100 0 -100 -200 0 0. A duração do transiente de subida fica em 9 ms. e.02 0. Luis Otávio de Pádua Filho [83] .02 0. ele provoca uma grande queda da tensão de saída fazendo que a corrente da carga fique com altos níveis.005 0. tendo duração de transiente menores que 2 ms. as classificações definidas em (IEC62040-3. os erros obtidos extrapolaram as três categorias definidas pela norma. 100 7.6 0.Sorocaba como o desempenho dinâmica da UPS.8.8 0.24% 0. Já a resposta do degrau de descida foi muito interessante. o erro percentual durante o degrau de descida foi de aproximadamente 50%. o transitório de subida é muito crítico. 1999) são sobrepostas na curva de performance.97% 1.025 50 0 -50 -100 -1 10 21.5 ms com erros dentro dos limites da classificação I.Trabalho de Conclusão de Curso Unesp . a curva em preto representa o limite da Classificação I.7 0.2 0.9). o controle se estabilizou em menos de 0.8ms 10 0 10 1 10 2 10 3 Tempo (s) Tempo (ms) Variação de Vo (%) 200 Amplitude (V.

1 0.7 0. com os mesmos detalhes das figuras do desempenho dinâmico do controle com corrente do capacitor.6 0. O degrau de carga linear é apresentado na Figura 5. Controle Multiloop com Corrente do Indutor O controle com corrente do indutor foi testado sobre as mesmas condições da seção anterior.1ms 10 0 10 1 10 2 10 3 Tempo (s) Tempo (ms) Variação de Vo (%) 200 Amplitude (V.5 0.16% 0. [84] Luis Otávio de Pádua Filho .4 0. A) 100 0 -100 -200 0 0.1ms 200 0 -200 0 0.02 0.02 0.2. esta resposta ainda pode ser classificada como I.025 < -100% 9. assim.015 0. Como os maiores erros ficaram entre 22%. cerca de 5 vezes maior que o controle com o capacitor.01 0.01 0.8 0.99% 0.10 e o degrau de carga não-linear é mostrado na Figura 5.2. 5. Já o degrau de descida é praticamente igual ao de carga linear. O controle com corrente do indutor se comportou de maneira mais suave que o anterior.005 0.025 50 0 -50 -100 -1 10 25.11.3 0.Performance Dinâmica da Tensão de saída com o controle de corrente no capacitor em degrau de carga não-linear.Unesp . A) 100 0 -100 -200 0 0. com um afundamento de 70% em relação à referência.015 0.3ms 10 0 10 1 10 2 10 3 Tempo (s) 200 Tempo (ms) V ref V out I load Amplitude (V. tendo tempo de acomodação em 34 ms.2 0. ele fica fora das classificações especificadas pela norma. Quando aplicados os degraus de carga não-linear. novamente o controle teve um erro grande durante o degrau de subida. porém tem uma resposta mais lenta.005 0.3ms -5.9 .26% 9.9 1 Tempo (s) Figura 5. A) 50 0 -50 -100 -1 10 100 88. sem erros grandes.Sorocaba Trabalho de Conclusão de Curso 100 Variação de Vo (%) 400 Amplitude (V. Já na análise com carga linear o tempo de acomodação foi aproximadamente 8 ms.

Trabalho de Conclusão de Curso

Unesp - Sorocaba

100

Variação de Vo (%)

200

Amplitude (V, A)

100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025

50 0 -50 -100 -1 10 100 -22.13% 8ms 10
0

10

1

10

2

10

3

Tempo (s)

Tempo (ms)
22.53% 7.9ms

Variação de Vo (%)

200

Amplitude (V, A)

100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025

50 0 -50 -100 -1 10

10

0

10

1

10

2

10

3

Tempo (s)
200

Tempo (ms)
V ref V out I load

Amplitude (V, A)

100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9

1

Tempo (s)

Figura 5.10 - Performance Dinâmica da Tensão de saída com o controle de corrente no indutor em degrau de carga linear.

Agora os testes em regime e de performance dinâmica já foram expostos, e pode-se concluir que os dois controles possuem pontos positivos e negativos opostos, ou seja, o controle com corrente do capacitor possui um excelente comportamento em regime permanente, superando o controle com corrente do indutor. Por outro lado, em performance dinâmica, apesar de ser mais lento, o controle com corrente do indutor não é tão “agressivo” quanto o com corrente do capacitor, assim, ele poupa a planta e carga com menores afundamentos de tensão e sobre-correntes durante o transitório. Assim, considerando a aplicação dos termos ressonantes de 3 e 5ª harmônicas, o controle com corrente do indutor será escolhido para implementação experimental deste trabalho, pois ele pode ser colocado na classificação I da norma IEC durante todos os testes de transitório com exceção do degrau de subida da carga não-linear, e seu espectro harmônico está dentro dos limites impostos pela norma. Outro ponto, onde o controle com a corrente do indutor é mais interessante, é na corrente a ser amostrada pelo processador. O capacitor drena todas as correntes harmônicas de alta freqüência geradas pelo chaveamento PWM, com isso deve-se impor uma alta taxa de amostragem para que o

Luis Otávio de Pádua Filho

[85]

Unesp - Sorocaba

Trabalho de Conclusão de Curso

sinal de corrente do capacitor seja amostrado com fidelidade. Porém todo o desenvolvimento dos controladores foi baseado com a taxa fixa de 12 kHz, assim, a corrente do indutor que não fica com as harmônicas do chaveamento, será melhor amostrada, gerando maior eficiência em seu controle.
100

Variação de Vo (%)

400

Amplitude (V, A)

50 0 -50 -100 -1 10 100 -72.94% 34.44ms
0 1 2 3

200 0 -200 0 0.01 0.02 0.03 0.04 0.05 0.06

10

10

10

10

Tempo (s)

Tempo (ms)

Variação de Vo (%)

200

Amplitude (V, A)

100 0 -100 -200 0 0.01 0.02 0.03 0.04 0.05 0.06

50 0 -50 -100 -1 10

15.8% 8.3ms

10

0

10

1

10

2

10

3

Tempo (s)
200

Tempo (ms)
V ref V out I load

Amplitude (V, A)

100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9

1

Tempo (s)

Figura 5.11 - Performance Dinâmica da Tensão de saída com o controle de corrente no indutor em degrau de carga não-linear.

5.3. Simulação da UPS trifásica
Para finalizar este capítulo de simulações, o controle multiloop com a corrente do indutor foi expandido para o caso trifásico. A Figura 5.12 mostra o esquema elétrico para a aplicação do estágio de saída da UPS trifásica. Como já havia sido discutido, o inversor trifásico adotado é o composto de três pontes H, aqui uma das saídas de cada fase foram ligadas em um ponto comum (Neutro).

[86]

Luis Otávio de Pádua Filho

Trabalho de Conclusão de Curso

Unesp - Sorocaba

Figura 5.12 - Esquema Elétrico da UPS Trifásica.

Luis Otávio de Pádua Filho

[87]

04 0.01 0.01 0.Sorocaba Trabalho de Conclusão de Curso Essa simulação consiste em representar a operação usual de uma UPS trifásica com a potência de projeto.06 0. Tensão de Fase em A: azul. essa UPS deve ser capaz de fornecer a energia para o funcionamento das cargas a ela conectadas. não houve balanceamento de cargas.03 0.06 0.08 0.05 0. Para observar o resultado de sua operação.02 0. em CA: vermelho 400 Tensão (V) 200 0 -200 -400 0 0.04 0. a maior variação de tensão e a duração do transiente estão em destaques. o chaveamento de cargas lineares e não lineares foram forçadas tanto na alimentação fase-fase (220 Vrms) quanto na fase-neutro (127 Vrms). No entanto.01 0.09 0. muita robustez para degraus de cargas lineares. Portanto.07 0.Unesp .02 0.13 a Figura 5. Note que as tensões de fase A e B não sofrem nada com o degrau da Figura 5. as cargas foram ligadas e desligadas aleatoriamente. em C: vermelho Corrente (A) Ia = 18.02 0.07 0.03 0.1 Tensão de Linha em AB: azul.14 (instante 0. Durante a simulação aqui apresentada. Os resultados são apresentados nas Figura 5. independente do tipo de carga e sua distribuição entre as fases. e um erro grande no início do transitório de carga não-linear.1 Corrente de Fase em A: azul. em B: verde. tendo as mesmas características dos transitórios estudados nos itens anteriores.07 0. O mais importante desta simulação é a confirmação da independência das fases devido a topologia do inversor adotada. a UPS não sentiu com esta má distribuição.Inicialização da UPS e inserção de Carga Linear (R=10Ω) entre as fases B e C.09 0.08 0.083 s 0 -50 0 0.09 0.08 0. a UPS trifásica funcionou muito bem em regime permanente.05 0. em B: verde. [88] Luis Otávio de Pádua Filho .05 0.25 s) e o mesmo acontece com as outras figuras. nas figuras.1 Tempo (s) Figura 5.13 .1 A t = 0.04 0.16. em C: vermelho 200 Tensão (V) 100 0 -100 -200 0 50 0.03 0.06 dVa = 20V dt = 3ms 0. Como pode ser visto nas figuras desta seção. em BC: verde. ou seja. com isso.

36 0.5 0.38 0.4 Tensão de Linha em AB: azul. em B: verde.55 0. em CA: vermelho 400 Tensão (V) 200 0 -200 -400 0. em B: verde.Desligamento das cargas anteriores e inserção de Carga Não-linear (Nominal Delta) na tensão de linha BC. Tensão de Fase em A: azul.Sorocaba Tensão de Fase em A: azul.55 0.65 Tensão de Linha em AB: azul.3 0. em B: verde.14 .Inserção de Carga Não-Linear (Nominal Estrela) na tensão de fase C.65 dVc = 50 V dt = 40 ms Corrente de Fase em A: azul.32 0.26 0.65 Tempo (s) Figura 5.2 0.6 0.Trabalho de Conclusão de Curso Unesp .32 0.22 0.3 0.45 0.6 0.2 0.36 0.28 0.28 0.34 0.26 0.6 0.2 lc > 200 A 0.5 0. em B: verde. em BC: verde.22 0.3 0. em C: vermelho 200 Tensão (V) 100 0 -100 -200 0.22 0.26 0.4 dVc = 90 V dt = 55 ms Corrente de Fase em A: azul.28 0. Luis Otávio de Pádua Filho [89] .32 0.38 0.34 0.24 0.36 0.24 0.55 0.45 200 0.45 0.15 .38 0.34 0.24 0. em CA: vermelho 400 Tensão (V) 200 0 -200 -400 0. em BC: verde. em C: vermelho Corrente (A) Ic = 142 A 100 0 -100 -200 0. em C: vermelho 200 Corrente (A) 100 0 -100 -200 0.5 0. em C: vermelho 200 Tensão (V) 100 0 -100 -200 0.4 Tempo (s) Figura 5.

78 0. em BC: verde.72 0.72 0.84 0.86 0.74 0.82 0.82 0.88 dVa = 20 V dt = 3 ms Corrente de Fase em A: azul.76 0.Sorocaba Trabalho de Conclusão de Curso Tensão de Fase em A: azul.72 0. [90] Luis Otávio de Pádua Filho .76 0. em B: verde. em B: verde.74 0.8 0.84 0.78 0.Unesp .8 0.82 0. em C: vermelho 200 Tensão (V) 100 0 -100 -200 0.84 0.7 0. em CA: vermelho 400 Tensão (V) 200 0 -200 -400 0.16 .88 Tempo (s) Figura 5.76 0.7 50 0. em C: vermelho Corrente (A) Ib = 41 A 0 Ia = 16 A -50 0.7 0.74 0.8 0.86 0.78 0.88 Tensão de Linha em AB: azul.Inserção de carga linear ( ) na tensão de fase A.86 0.

A lista de componentes usados no protótipo experimental pode ser encontrada na tabela abaixo. Tabela 6.Sorocaba CAPÍTULO 6 6. em relação ao controle com corrente do capacitor. pois apesar de ter um desempenho um pouco inferior em regime permanente. Hardware A planta do estágio de saída de uma UPS monofásica foi discutida no capítulo 2. Depois de deixar funcional o hardware. No entanto.1 . Neste capítulo. O controle multi-loop com corrente do indutor de saída na malha interna foi escolhido para implementação experimental. ele é mais robusto a perturbações na carga. a eficácia do controle multi-loop pôde ser testada tanto em regime permanente quanto em transitórios de cargas. com picos de correntes menores. serão apresentados os equipamentos e os passos necessários para que o estágio de saída projetado seja colocado em operação.Componentes da planta do protótipo implementado.1. alguns componentes tiveram que ser modificados para que se encaixassem nos valores comerciais. Descrição IGBTs (Ponte H) Capacitor do Link CC Ponte Retificadora Indutor de saída Capacitor de saída Fabricante Semikron Epcos Semikron Jotrans Lorenzeti Modelo Característica SKM75GB128D 2 unidades ligadas em paralelo 8KD25/08 2 unidades ligadas em série Luis Otávio de Pádua Filho [91] . 6. Protótipo Experimental No capítulo anterior. a DLL (Anexo C) que contém o controle multi-loop com a corrente do indutor foi passada para o DSP. Os resultados dos testes com o protótipo serão apresentados com mais detalhes nas seções a seguir.Trabalho de Conclusão de Curso Unesp .

. e também.5 1.3 0. Tabela 6. O transdutor de tensão é o LV-20-P e o transdutor de corrente é o LA-55-P. que pode atingir várias resistências com as combinações de suas chaves (vide Tabela 6. que preparam os sinais medidos da planta para o DSP. com palavras de 32 bits.DSP: o processador escolhido para implementação é o TMS320F2812 da Texas.580 0. para implementar o controle digital. fabricado pela Spectrum Digital.3 .2 0. Eles transmitem um valor de corrente proporcional ao sinal que estão medindo.292 ) Tabela 6. isso porque. devemos ajustar o trimpot para que quando o transdutor ler o sinal no fundo da escala desejado. assim.3 0. porém o conversor A/D do DSP só trabalha com um sinal de entrada de 0 a 3 V. nesta placa.0 ) Resistência ( 1. antes de ir para a placa Conexão Texas. os quais são convertidos para tensão através de um trimpot. bem como a corrente do indutor de saída. ainda devese discutir os circuitos de condicionamento de sinais. Ele está embarcado em um kit de desenvolvimento chamado de eZdspTMF2812.407 0. recebendo ou enviando as informações para o [92] Luis Otávio de Pádua Filho .5 1. .Interface AD (Apêndice A. os sinais medidos devem estar em um range de . Esse kit se encaixa com a placa Conexão Texas.3). e pode operar com até 150 MHz. foram utilizados: um banco de resistência CA.2).626 0.Sorocaba Trabalho de Conclusão de Curso Quanto às cargas de teste.968 0. quatro capacitores de ligados em série e um banco de resistência CC (vide Tabela 6. Portanto. ambos fabricados pela LEM. Chave/Potência ( 0.Resistências do Banco de Resistores CA. Assim.Conexão Texas (Apêndice A. fundamental no desenvolvimento e verificação do controle implementado no DSP. pode-se analisar a Figura 6.1): o sinal medido chega com algum valor entre . .2): esta placa recebe os sinais de corrente enviados pelos sensores. A seguir encontra-se a descrição da função de cada placa: . Esta placa ainda contêm outras funcionalidades. como um conversor D/A. contém alguns circuitos analógicos que transformam o sinal da placa Interface AD/PWM para um range de 0 a 3 V. Este último que regula o ganho dos sensores e .1. o qual trabalha com ponto fixo. Para entender como funcionará o fluxo de sinais no protótipo.Sensores: é necessário medir as tensões da rede e da saída da UPS.2 . Resistência ( Chave/Potência ( 0.244 0. uma ponte retificadora não controlada. o sinais que o DSP envia para planta.0 ) 0. nela estão descritas as ligações físicas entre as placas. e a carga não-linear foi montada com um resistor de linha ( ).425 0.121 ) Além dos componentes de potência citados.2 0. o valor de tensão seja de .Unesp .Resistências do Banco de Resistores CC. foram utilizado sensores de efeito Hall para medir estas grandezas.

Depois de converter os sinais de entrada. o DSP trabalha com sinal de 0 a 3 V e envia-o para a placa Interface AD/PWM. Depois do opto. SENSOR Va +15 V GND -15V CONEXÃO TEXAS +5V GND DSP SENSOR Vb SENSOR Vc 6 Cabos De 4 vias CABO Flat 10 vias .PWM CABO Flat 20 vias .4): o DSP pode ser programado para atender uma interrupção externa chamada de TRIP. assim.3): os IGBTs descritos na Tabela 6. sendo que se alguma delas tiver valor maior que 2. . . os dois sinais são um trem de pulsos de 0 a 5 V. o que isola as placas anteriores de alguma possível falha do inversor.2): esta placa recebe o sinal de comando para o PWM e gera um sinal negado do recebido. a saída do circuito irá para nível baixo. quando o seu pino vai para nível lógico 0.Trabalho de Conclusão de Curso Unesp . Com o intuito de criar uma rotina de proteção.Distribuição das placas de condicionamento do protótipo da UPS. . o DSP gera o sinal de comando para o PWM.Sorocaba resto do protótipo através dela.AD +5V GND -5V PROTEÇÃO 4 fios 8 Cabos DB9 – 9 vias SENSOR Ifc INTERFACE DISPARADORES 6 Cabos Flat – 14 pinos PONTE H Fase A PONTE H Fase B PONTE H Fase C Figura 6. podendo envia-lo. para o circuito driver dos IGBTs.1 são controlados pelo driver da Semikron SKHI 23/12.Proteção (Apêndice A. Sendo que esses drivers precisam de um sinal de PWM que varie de 0 a 15 V.GPIO SENSOR Ifa INTERFACE AD / PWM SENSOR Ifb 1 CABO 4 vias . foi desenvolvido um circuito comparador que possui 4 entradas. a placa Interface Disparadores recebe o sinal de comando do PWM da placa Interface AD/PWM e os converte para um trem de pulsos de 0 a 15 V.Interface PWM (Apêndice A. os dois sinais passam por um circuito optoacoplador.1 . Novamente. Luis Otávio de Pádua Filho [93] .5 V.TRIP CABO Flat 20 vias .5 V ou menor que -2.Interface Disparadores (Apêndice A. e executar o controle multi-loop. que vão para a placa Disparadores. Portanto.

5V.3 . Interface AD/PWM e Disparadores. na Unesp de Sorocaba.Sensores de Tensão e Corrente por Efeito Hall. Figura 6. o protótipo é o estágio de saída de uma UPS monofásica.Sorocaba Trabalho de Conclusão de Curso Todos os circuitos descritos foram montados. apenas uma ponte H será implementada neste trabalho. Abaixo é possível ver algumas imagens do protótipo montado na bancada do Laboratório do GASI – Grupo de Automação de Sistemas Integráveis. Figura 6. ou seja. +. +.Unesp . [94] Luis Otávio de Pádua Filho .Placas de Condicionamento de Sinais: Conexão Texas.4 .2 . No entanto. A Esquerda.15V. Proteção.Fontes de Alimentação CC: A Direita. Figura 6.

Carga Não-Linear de teste.Sorocaba Figura 6. Luis Otávio de Pádua Filho [95] .6 .5 .Inversor (Ponte H) Semikron e visão geral da planta na bancada. Figura 6. Figura 6.7 .Trabalho de Conclusão de Curso Unesp .Banco de Cargas Resistivas CA.

Unesp . Trabalhando com a interrupção do SPI. para isso um timer é configurado para contar até 6250 e disparar uma interrupção.3. trucando as informações. o DSP tenta carregar uma nova palavra no D/A. por exemplo). para que o DSP seja capaz de carregar os 4 canais durante apenas um ciclo de amostragem. . deve-se ter certeza que o sinal foi convertido para um valor entre 0 e 6250.2. sucessivamente. é preciso pegar o sinal de saída do controle multiloop e compará-lo com o valor do timer em um determinado instante. 6. e finalmente. Se o timer operar no modo Up/Down.Configuração do Conversor D/A: o conversor D/A que está instalado na placa Conexão Texas recebe os dados digitais serialmente para 4 saídas analógicas. [96] Luis Otávio de Pádua Filho . Software Para começar a trabalhar com o DSP da Texas. logo. ele saíra de 0 até 6250 em um ciclo e depois retornará a 0 no próximo ciclo. Portanto devese tomar muito cuidado com esta transmissão de dados. caso contrário.IQmath: a lógica de ponto fixo que defini a quantidade de números depois da virgula terão as variáveis declaradas como IQ. o DSP envia uma palavra para o canal 0 do D/A. foi definido que ao amostrar um sinal. Vale destacar alguns pontos que não são triviais quanto ao desenvolvimento deste algoritmo: . quando terminar a transmissão uma interrupção é gerada e uma nova palavra é enviada para o canal 1. A linguagem de programação utilizada pelo software CodeComposer® (descarrega e trabalha online com o DSP da Texas) é a C. já implementado através das DLLs durante as etapas de simulação da UPS. escolhido um Baud Rate adequado. daqui vem a importância do documento IQmath Library (2002). assim. Por exemplo. Serial Peripheral Interface). . passando pelo chaveamento do conversor. Qualquer operação com este tipo de variável tem seu comando específico. vale consultar o datasheet do processador (2007). Os resultados foram obtidos em partes. tudo isso antes de acontecer uma nova amostragem. a amostragem desta UPS ocorre a cada 12 kHz. Ele está ligado aos pinos do DSP que permitem uma comunicação serial via SPI (do inglês. que lista as funções dessa biblioteca. que ensina como trabalhar com a lógica de ponto fixo disponível para o DSP. Resultados Depois que o hardware e o software foram montados e testados.Configuração do PWM: o PWM senoidal no DSP da Texas pode ser configurado com a ajuda de um dos timers. até o canal 3. Neste programa. o que facilita muito o desenvolvimento do programa. Antes de comparar. começando pelo funcionamento do gerador de referência. trabalhando com o controle em malha fechada. pois ele contém toda a arquitetura do DSP e ensina como trabalhar com os periféricos que estão embarcados na pastilha do TMS320F2812. e assim. é muito fácil confundir com os símbolos usuais. O programa que executa o controle multi-loop com corrente do indutor é apresentado no Anexo D. que tem o papel de ser a portadora triangular. Outro arquivo fundamental é o IQmath library (2002).Sorocaba Trabalho de Conclusão de Curso 6. pode-se deixar o DSP livre para executar outras atividades (gerar o sinal de PWM.

Figura 6. É importante salientar que o DAC considera como .1. Um ponto interessante desta figura. Na Figura 6. e os sinais mostrados nas figuras abaixo foram colocados nas saídas do DAC da placa Conexão Texas e coletados com o auxílio de um osciloscópio. Figura 6.3.8 Figura 6. foi desenvolvido o algoritmo para geração da referência de tensão para a UPS. Aqui só foi usado um sensor de tensão ajustado com como .Queda da Rede sem perder o sinal de referência.Sorocaba 6.10. logo a escala do gráficos abaixo é de 124V/div.8 . Com o algoritmo implementado no DSP. a saída do algoritmo está fornecendo um seno em fase com a rede na amplitude de . é que a rede apresenta uma pequena Luis Otávio de Pádua Filho [97] .9 . usando um PLL. o algoritmo de geração de referência está em regime.Trabalho de Conclusão de Curso Unesp .Referência da UPS sincronizada com o sinal da Rede. os resultados podem ser vistos nas Figura 6. PLL monofásico No capítulo 4. pois com a rede estabilizada em .8.

a lógica implementada neste algoritmo continua gerando este sinal sem nenhuma modificação. o sinal de referência pode não estar mais em fase com a rede (Figura 6.9. este instante está indicado na Figura 6. o algoritmo passa a enviar o sinal do PLL como referência. Portanto. e a outra.10 . A Figura 6. a partir do sinal de referência negado. foi necessário usar duas saídas PWM. Assim.2. Foi definido anteriormente. nesta etapa só foi utilizado um sensor de tensão. o algoritmo não pode interromper a geração do sinal de referência. porém o PLL não replica este erro na saída. que seria mais interessante trabalhar com PWM de 3 níveis.3. 6. O Link CC foi ajustado para e o sinal de referência está com amplitude de .10). Depois que este período de oscilação termina. porém. PWM em malha aberta O próximo recurso que foi testado é o chaveamento PWM no inversor. o PLL sofrerá um transitório antes de entrar em sincronismo novamente. Para que isso não ocorra. O sinal de gerado pelo algoritmo foi colocado na saída do PWM do DSP.10. Agora o algoritmo passa a funcionar sem a rede. os sinais de tensão no link CC e na saída da ponte H foram medidos com uma ponteira de alta tensão da Tektronix. medindo a rede para o funcionamento do gerador de referência. como é mostrado na Figura 6. e a sua escala é de 100V/div. Durante uma interrupção da rede.11 é o resultado da saída do PWM em 3 nível em malha aberta. O Sinal de referência é obtido pela saída do DAC e a sua escala contínua com [98] Luis Otávio de Pádua Filho .Retorno da Rede e o instante de sincronismo. Figura 6. Novamente. quando a rede voltar com seu valor nominal. uma gerada a partir do sinal de referência. o que garante um seno perfeito como referência para o controle da tensão de saída da UPS. calibrado com o mesmo valor do item anterior.Sorocaba Trabalho de Conclusão de Curso distorção do sinal de tensão.Unesp .

Assim. já que ela será instrumentada nos próximos testes.Trabalho de Conclusão de Curso Unesp . não há compensação e o PWM segue o máximo permitido pelo link CC.Tensão de Saída do conversor gerada pelo PWM. Na Figura 6. já que a UPS continua com a malha aberta. Aqui. fica evidente a ação do filtro passa-baixa.12 .Tensão de Saída no filtro LC gerada pelo PWM. que está com 2 A/div no gráfico.12. A figura abaixo foi capturada em modo contínuo. Esse ruído é uma das grandes dificuldades do protótipo. Como o DSP está atuando em malha aberta. pois a saída da ponte H ficou praticamente um seno puro. fica nítida a quantidade de ruído que o inversor gera na corrente do indutor.11 . ainda não seguindo a referência. Figura 6. Luis Otávio de Pádua Filho [99] . e por isso. o filtro LC de saída foi inserido na planta. pois pode acionar o circuito de proteção desnecessariamente. a tensão de saída passou a ser medida sobre o capacitor e também a corrente do indutor foi monitorada com uma ponteira. Figura 6.Sorocaba 124V/div.

Unesp . com 12. e mais um transdutor de corrente para medir a corrente do indutor de saída (configurado para como ).Controle Multi-loop da tensão de saída sem carga (coletado por ponteiras de tensão e corrente). Na Figura 6. Figura 6. Portanto. b) com o termo ressonante de primeira ordem. serão utilizados mais um transdutor de tensão para medir a tensão de saída da UPS (configurado para como ). e ainda o erro entre as tensões de referência e de saída.Sorocaba Trabalho de Conclusão de Curso 6.13 . [100] Luis Otávio de Pádua Filho . Figura 6. pois ele conseguiu reduzir um erro de de pico para de pico. Fica evidente a importância do termo ressonante. a malha do controle de tensão de uma das fases foi fechada. aproximadamente.13. No item a).14 . podem ser encontradas as tensões de referência u ref (PLL) e V out do filtro LC.3. Controle Multi-loop sem carga Agora que as funcionalidades do DSP foram testadas e o algoritmo de referência está funcionando corretamente. a corrente do indutor do filtro de saída. com 4 A/div.3.4 V/div. o controle foi implementado sem o termo ressonante na malha externa de tensão e no item b) o termo ressonante sintonizado em foi inserido no controle.Controle Multi-loop sem carga a) sem o termo ressonante na malha externa de tensão. ambas com 124 V/div.

mas isso não traz problemas para compensação já que a tensão de referência está com apenas de pico. Após a UPS entrar em regime.15 mostra os resultados coletados pelo DAC no item a) onde a escala dos sinais de tensão é 140 V/div.15 . A figura acima confirma que o controle multi-loop já consegue obter um bom resultado em regime somente com o termo ressonante de .b). Isso ocorre. foi constado que um fundo de escala de era muito pouco para os sensores de tensão. o link CC foi fixado em . e os sinais de tensão com 100 V/div. o que resulta em uma potência de aproximadamente . A corrente máxima de pico atingida foi em torno de . a escala do sinal de corrente é 8 A/div e a escala do sinal de erro é de 70 V/div. Controle Multi-loop com carga Resistiva Com o estágio de saída funcionando sem carga. A carga resistiva. onde. os sensores de tensão foram ajustados para que seja equivalente a . As mesmas configurações dos testes anteriores foram aplicadas aqui. por ser muito maior que o filtro LC. devido ao chaveamento de . Após um estudo das possíveis causas.3. E também o item b) mostra os resultados obtidos com as ponteiras de alta tensão. já que o banco de resistência possui chaves manuais. já que este deve gerar uma tensão de apenas . um banco de cargas resistivas CA (Tabela 6.Controle Multi-loop com Carga resistiva a) coletada do DAC do DSP b) coletado por ponteiras de tensão e corrente.15 (regime permanente do controle sem carga). Figura 6. o modo de captura do osciloscópio foi alterado para mostrar a média de 16 amostras. a rotina de proteção começou atuar constantemente durante a inicialização. Outra conseqüência de inserir uma carga. para os sinais de tensão. Como já foi descrito. Para corrigir este problema. como mostra a Figura 6.2) foi utilizado neste teste.Sorocaba Como pode ser visto na Figura 6.15.Trabalho de Conclusão de Curso Unesp . 5 A/div. as chaves do banco foram ligadas seqüencialmente até que se atingisse a máxima corrente. fez com que a corrente do indutor ficasse praticamente em fase com a tensão. a escala é de 100 V/div e para os sinais de corrente. foi a queda da tensão no link CC. o próximo teste é verificar o resultado quando a UPS alimentar cargas lineares. porém.4. pois ainda a tensão CC do inversor não está sendo controlada. Nesta figura a corrente medida é apresentada com a escala de 5 A/div. A Figura 6. o que permite que o inversor trabalhe com uma certa liberdade. ou seja. o seu Luis Otávio de Pádua Filho [101] . para que os ruídos de corrente já discutidos não poluíssem a imagem. 6. O teste de transiente de cargas não pode ser feito da mesma maneira que foi executado no ambiente de simulação.

Após atingir o regime. 6.16 . a UPS foi ligada sem carga até que ela entrasse em regime.Controle Multi-loop durante transistório de redução de carga resistiva. Figura 6. o sensor de corrente foi calibrado para que seja o fundo de escala ( ).Sorocaba Trabalho de Conclusão de Curso desligamento não ocorre de forma instantânea. assim. Figura 6.3). Observa-se que o erro ficou bem grande nos picos de corrente.16 apresenta um abaixamento de carga. o barramento CC aumenta e o erro entre a referência diminui. definida no capítulo 2. o banco de resistores foi chaveado e o resultado pode ser visto na Figura 6. O resistor da carga é o banco de resistência CC (Tabela 6. para que a proteção não atuasse nestes casos. com a carga menor. e o seu chaveamento gera grandes picos de corrente.17 . como pode ser visto ele acontece de forma suave. Assim como no teste anterior.Unesp .17. e o controle se comportou muito bem.5. A Figura 6. Controle Multi-loop com carga Não-Linear O último teste realizado no protótipo foi a inserção de carga não-linear padrão. sendo que esta figura é [102] Luis Otávio de Pádua Filho .Controle Multi-loop com carga Não-Linear a) com termo ressonante de 1ª b) com termos ressonantes de 1ª + 3ª + 5ª.a).3.

pode-se analisar um aumento de carga não-linear. porém é visível picos de corrente de curta duração.19. A corrente demora alguns ciclos para atingir o seu valor máximo de regime. Na Figura 6. A Figura 6.Trabalho de Conclusão de Curso Unesp . Figura 6. apesar da saída de tensão ainda apresentar uma distorção harmônica considerável. Os testes descritos aqui mostram que o controle funcionou perfeitamente dentro do esperado alimentadando cargas com potência em torno de . a corrente apresentou picos de aproximadamente (escala de 10 A/div).18 mostra a tensão de saída e a corrente da carga quando o banco de resistências está na sua maior potência. foi necessário inserir os termos ressonantes de 3 e 5ª harmônica.5 (Simulação sem os termos ressonantes de 3 e 5ª harmônica. pode-se verificar que a tensão de saída da UPS da Figura 6. O controle modificado em regime é apresentado na Figura 6. Com auxilio de um instrumento que mede o espectro harmônica de tensão ou corrente. Para melhorar a resposta nestas condições. O transitório de cargas também não pôde ser analisado da melhor forma. o erro de tensão diminui em relação ao controle sem esses termos ressonantes. Novamente. É importante dizer que a UPS monofásica implementada neste projeto apresentou resultados muito semelhantes aos obtidos em simulação. Esse foi o último teste realizado no protótipo.b). A tensão de saída apresentou um pequeno afundamento nos ciclos iniciais. Luis Otávio de Pádua Filho [103] .18 possui uma DHT de aproximadamente .17. ajustados na condição inicial. apesar de existir algumas modificações das características da planta em relação à especificação descrita no Capítulo 1. que foi compensado quando o sistema atingiu o regime novamente. devido ao mesmo problema da seção anterior (chaves manuais no banco resistivo).Sorocaba bastante semelhante a Figura 5.Controle Multi-loop com Carga Não-Linear (coletado por ponteiras de tensão e corrente). o link CC não consegue se manter nos .18 .

19 .Sorocaba Trabalho de Conclusão de Curso Figura 6.Unesp .Controle Multi-loop durante transitório de aumento de Carga Não-Linear. [104] Luis Otávio de Pádua Filho .

Trabalho de Conclusão de Curso Unesp . Logo. os termos ressonantes tiveram que ser inseridos na malha externa de tensão. Isso porque. e confirmando que o uso de DLL é uma grande ferramenta para o projeto de controladores digitais. Já. que os resultados experimentais do algoritmo de referência ficaram idênticos ao de simulação. pôde-se analisar a eficiência do controle usando a corrente do capacitor do filtro de saída como variável controlada da malha interna. a referência não sofreu nenhum tipo de perturbação. atendendo aos requisitos mínimos da norma reguladora (IEC62040-3. ao detectar um sinal de tensão da rede. já que ela consegue simular fielmente o funcionamento do processador. Vale destacar. pois. 1999). que ambos os controles apresentaram resultados satisfatórios. pois ela teve um resultado melhor durante estes transientes. como o DVR ou o Filtro Paralelo. para uma boa compensação da tensão com cargas não-lineares. O controle Multi-loop com a corrente implementado no protótipo também gerou resultados satisfatórios. a referência sincronizava em alguns microssegundos. quando se trata da resposta em regime permanente. pois a topologia do inversor de tensão (ponte completa) e o controle Multi-loop também são aplicados em outros dispositivos. Os componentes do protótipo sofreram pequenas modificações (Filtro LC. na interrupção da rede. e do controle usando a corrente do indutor do filtro de saída na malha interna. futuros trabalhos poderão abordar aspectos como: Luis Otávio de Pádua Filho [105] . com o estudo das duas variações do controle multi-loop para a tensão de saída da UPS. O desenvolvimento deste protótipo é uma grande contribuição para o estudo de UPS’s ou de novos condicionadores de energia. Deve-se ter em mente.Sorocaba CAPÍTULO 7 7. com erros menores. a corrente do indutor foi escolhida para implementação no protótipo experimental. Assim. Capacitor do barramento CC). as estratégias estudadas apresentaram transitórios com grande erro e duração maiores que o permitido pela norma. e. porém as respostas obtidas estão semelhantes ao que foi concluído no capítulo 5. mostrando a qualidade do DSP utilizado. considerando os valores especificados para a UPS de . Porém. Considerações Finais O primeiro ponto a ser discutido é sobre algoritmo de geração de referência baseado em PLL que atendeu às expectativas nesta aplicação.

foram definidos os objetivos a serem alcançados e as características da UPS a ser projetada. que é composto. a UPS foi implementada experimentalmente. bem como. O trabalho foi bem estruturado onde teve uma intensa pesquisa inicial sobre o assunto. validando os resultados aqui obtidos em simulação. o que vem sendo pesquisado atualmente no assunto. responsável por fornecer energia quando a rede estiver inoperante. Depois de desenvolvida toda a especificação do estágio de saída da UPS e o seu controle em simulação. se possível com correção de fator de potência. Finalmente. [106] Luis Otávio de Pádua Filho . buscando entender as funcionalidades e aplicações da UPS. e o conjunto de baterias. Montar o protótipo trifásico do estágio de saída da UPS. este trabalho acrescentou muita experiência na formação técnica do autor. tanto nas topologias quanto nas estratégias de compensação. basicamente. o que exigiu um intenso trabalho na montagem de placas e no desenvolvimento do software.Sorocaba Trabalho de Conclusão de Curso Desenvolver uma estratégia para que o transiente de cargas não-lineares não seja tão agressivo. culminando em resultados que comprovaram as conclusões obtidas em simulação. Com a bagagem teórica. por um retificador de tensão controlado. pois este último teve que enfrentar as principais etapas do desenvolvimento de um produto/tecnologia. Estudar e implementar o estágio de entrada da UPS.Unesp .

UNESP.Sorocaba Bibliografia Abdel-Rahim.. P. and Quaicoe. and Mattavelli. 1999. Mattavelli. A. Camargo. “An Adaptive Control for UPS to Compensate Unbalance and Harmonic Distortion Using a Combined Capacitor/Load Current Sensing”.pdf. G. e Gründling. S. R. 2007. J. and Bekiarov. Fuentes. "Implementação de Algoritmos de Detecção da Componente Fundamental e da Seqüência Positiva no DSP TMS320F2812". Sakane. IQmath Library. Escobar. pp. S. Nasiri. P. 2006. and Nakaoka.. F.. 2005. 2006. A.. pp. 2000. IEC62040-3. H. Sorocaba : s. 2001. 2000.pl/ZakladNapedu/labskp/IQmath. “Digital Control in Power Electronics”. [Online] June de 2002. Cho. IEEE. Vol. : Morgan & Claypool. H. Vol. A. and Matavelli.n. Fasolo. IEEE. 2005. and Ramos. Buso. Geneva : s. A. "Uninterruptible Power Supply Multiloop Control Employing Digital Predictive Voltage and Current Regulators". P. pp. Revista Controle & Automação. R. Buso. "Analysis and Design of a Multiple Feedback Loop Control Strategy for Single-Phase Voltage-Source UPS Inverters. A. and Joós. http://www. Alves Neto. M.Trabalho de Conclusão de Curso Unesp . 1996.. N.. G. 2007. 2000. 1999. pp. Cardoso. S.. "Uninterruptible Power Systems (UPS) . 1999. J. M. Pinheiro. S. pp. Chen. Valdez. 11. “Uninterruptible Power Supplies and Active Filters”. Hirachi.. J. International Electrotechnical Commission. 1996.pw. E. s. M. 17.isep. R.n. et al. "Analysis and Design of Modiified Deadbeat Controller for 3-phase Uninterruptible Power Supply". 2006. 2008. 532-541.l. 1995... 2002. J. 1999. M. Illinois Institute of Technology : CRC Press. IEEE Transactions on Power Electronics. IEEE. Trabalho de Conclusão de Curso.. Emadi. 2006. 1st Edition. 1003-1009. pp.Part 3: Method of Specifying the Performance and Test Requirements". 1846-1854. Vol. Kojima. "Cost-Effective Practical Developments of High-Performance and Multi-Functional UPS with New System Configurations and Their Specific Control Implementations". CIEP. A. L.. 2008. IEEE Transactions on Industry Applications. S. 2000. 2001. 480-485. 533-540. Stankovic. "Non-Isolated Single Phase UPS based on Step-up Converters". “Transient Performance of UPS System with Synchronous‐Frame Digital Controller". pp. and Pinheiro. 493-513. 37. A. B. T. Luis Otávio de Pádua Filho [107] . K. Matsui. Vol. 1995. S. "Estruturas de Sincronismo Monofásica e Trifásica baseada no filtro de Kalman".. IEEE.. Vol. 353-358. H.edu.

. RDFT and Kalman Filter”. Marafão. Trabalho de Conclusão de Curso. Vol. Tese de Doutorado. 27-31. [108] Luis Otávio de Pádua Filho . D.. pp. pp. L..Unesp . G... 2005. 1960. Newman. and Holmes. T. P. F. A. M. "Comparative Analyses of Synchronization Algoritms based on PLL. 11271133.n. Transactions of the ASME – Journal of Basic Engineering. 2006. 2007. Tese de Mestrado. 1987.. Du Toit.Sorocaba Trabalho de Conclusão de Curso Kalman. Rashid. S. F. Karve. 2003. Michels. : John Willey and Sons.. R. 1999. R. Pádua. Negreti.. M. 35-45. Sperandio. A. N. J. Parhem. UNICAMP. M. A. 2006. “A Comparative Analyses of Multiloop Voltage Regulation Strategies for Single and Three‐Phase UPS Systems”.. “An Overview of Uninterruptible Power Supplies". 159-164. and Enslin. "Geometria Analítica". “Eletrônica de Potência: Circuitos. Santa Maria : s. M. 2000. IEE IPEMC. 2008. “A Novel Digital Controlled Battery Charger for High Power UPS Applications". Rancine.n. March 2000. 1997. 2006. pp. K. Campinas : s. Luo. 2008. P. Undeland.C. 1995. Zmood. H. UNESP. Deckmann.n. Kang. 2003. 2007. 2nd Edition. IEEE ISIE. and Wei. P. Kecun. S. 2006. Marafão. L. and Cólon.n. pp. J. M. 18. "Estudo de Técnicas de Controle para o Restaurador Dinâmico de Tensão". “Power Eletronics: Conversors. P. Sorocaba : s... com Aplicação em Geração Distribuída". Dispositivos e Aplicações”. Y. G. 2007. Duan. P. Mohan. Evaluation of Converters Topologies and Controllers for Power Quality Compensators Under Unbalanced Conditions. 2004. 2008. Tese de Doutorado. Pittorino. "A New Approuch To Linear Filtering and Prediction Problems". 1987. J. and Yuxing. IEEE. 2007. 2006. Trabalho de Conclusão de Curso. São Paulo : Makron Books. e Winterlee. S. D. D. UNICAMP. Ogata. 1997.l.. 2 Edição. pp. Negri. S. "Técnicas Digitais para Sincronização com a Rede Elétrica. 1176-1185. 2005. s. E. Sorocaba : s. N. Steinbruch. 2008.. "Metodologia de projeto de Fontes Ininterruptas de Energia Monofásicas Empregando Controladores de Ação Repetitiva Auxiliar no Estágio de Saída". "Three of a Kind". M. F. and Rashid. 2004. and Robbins. "Estudos Comparativos de Algumas Arquiteturas de Filtros Ativos de Potência". IEE. Proceedings of the 26th Chinese Control Conference. 1999. IEEE Transactions in Power Electronics. UNESP. IEEE. 670-672. M. Campinas : s.. M. X. F. São Paulo : s. UFSC. “Análise e Controle da Energia Elétrica Através de Técnicas de Processamento Digital de Sinais”. 1995. Pádua. G. S. 4 Edição.n. W. S. Loh. D. "Engenharia de Controle Moderno". S.. "DSP Control Method of Single-Phase Inverters for UPS Applications". 2005. 1960. pp. H.n. J.. 2ª Edição. H. J. 2006. A. D. C. Applications and Designs". 2005.

"DPS Control of High-power UPS Systems Feeding Nonlinear Loads". Pomílio. C. 43. pp. V.COBEP.. A. M. 2005... "A Three-Phase Inverter with a Neutral Leg with Space Vector Modulation". Prasad. [Online] July de 2007. J.. 857-863.ti. 8th Brazilian Power Electronics Conference . Luis Otávio de Pádua Filho [109] . http://focus. Enjeti.Trabalho de Conclusão de Curso Unesp . F. I. D. and Shimogata. J. 121125.Sorocaba 2007. A.. H. 1997. Lee. IEEE Transactiond On Industrial Electronics. 257-261. Zhang. Q. P. Yokoyama. A. T.. A. 1997. 2003. 1997. TMS320F2811. pp. R. pp. 1996. Machado. IEEE... F. IEEE. "Instantaneous Deadbeat Control for PWM Inverters Using FPGA Based Hardware Controller".html. Vendrusculo. Vol.. 180-185. TMS320F2810. 1997. R. and Lucas. Von Jouanne. Marafão. IEEE . TMS320C2812 Digital Signal Processors.Proceedings of the American Control Conference. Yu. pp. Vol. N. TMS320F2812. and Dubovsky. "A Review of Three Techniques". E.com/docs/prod/folders/print/tms320f2812. D. 2005. Mohammed. H. S. TMS320C2810. and Panahi. “Digital Controlo of Single‐Phase VSI for Transformer‐Based UPS”. Mao. Boroyevich. 2003. 1996. Horiuchi. 463-468. P.. Z. TMS320C2811. S. pp.

Kp = 2*qsi*wn. dpe. /**************************************************************************** * geração do erro (média Móvel) * ****************************************************************************/ i++. de 2 ordem * ****************************************************************************/ wn = 25. Out_Mem_B. qsi = 1. c = 0. double *in. double thetamed. Out_PLL_C. double Apos. dp = va*ua + vb*ub +vc*uc. Ki. pvua [200]. Out_Mem_A. if (thetamed > M_PI) { thetamed = thetamed .h> #include <float. dpsoma = dpsoma + dp . out) double t. double Ts. Out_Mem_C. wn. cond_b.Unesp * * julho . uaref. ub. /**************************************************************************** * Inicialização de Variáveis * ****************************************************************************/ Ts = pow(12000. wmed = 2*M_PI*60. } /**************************************************************************** * controlador sintonizado * * através do método canônico para eq.2008 * * última alteração: 18/08/2008 * ****************************************************************************/ #include <math. { static static static static static static static static double Kp.h> __declspec(dllexport) void simuser (t.Unesp . qsi. b = 0. wo = 2*M_PI*60.Sorocaba Trabalho de Conclusão de Curso Anexo A – Gerador de Referência Trifásico /**************************************************************************** * PLL trifásico para UPS * * Luis Otávio . Ki = wn*wn.-1). wo. k. if (i == 200) i = 0. double Out_PLL_A. ucref.2*M_PI. theta. pvusoma. double dp. cond_c. dpa[200]. vc. vb. dpm = dpsoma/200. [110] Luis Otávio de Pádua Filho . double pvu. Out_PLL_B. dpm. ubref. *out. dpsoma. vb = in[1]. dw. pvum. in. dpe = -dpm.dpa[i]. int i = 0. va. cond_a. intw. dpa[i] = dp. uc. delt. ua. thetamed = thetamed + Ts*wmed. vc = in[2]. w. delt. va = in[0]. a = 0.

Out_PLL_C) < 0.05)) a = 1.75)) { if(k<600) k++. if (k > 500) { if (a == 1) { wmed = w.Out_PLL_C) > -0. pvu = va*uaref + vb*ubref + vc*ucref.05) && ((Out_Mem_A .Out_PLL_B) < 0. else c = 0.2*M_PI. uc = sin(theta . if (((Out_Mem_C .05)) c = 1. } Luis Otávio de Pádua Filho [111] . if (theta > M_PI) { theta = theta . Out_PLL_C = sin(theta . } else k = 0. pvusoma = pvusoma + pvu .pvua[i].2*M_PI/3 + M_PI_2). else a = 0.4*M_PI/3).4*M_PI/3 + M_PI_2). ucref = sin(theta . /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ if ((dpm > -0. Apos = 2*pvum/3.4*M_PI/3 + M_PI_2). ub = sin(theta . Out_PLL_A = sin(theta + M_PI_2). Out_Mem_B = sin(thetamed .05) && ((Out_Mem_B . pvua[i] = pvu. Out_PLL_B = sin(theta . Out_Mem_A = sin(thetamed + M_PI_2). Out_Mem_C = sin(thetamed .Out_PLL_A) > -0.01) && (dpm < 0. pvum = pvusoma/200. } ua = sin(theta). if (((Out_Mem_A . cond_a = 1.2*M_PI/3). theta = theta + Ts*w. if (((Out_Mem_B . w = dw + wo.4*M_PI/3 + M_PI_2). /**************************************************************************** * Detector de Sequencia positiva * ****************************************************************************/ uaref = sin(theta + M_PI_2). ubref = sin(theta .Trabalho de Conclusão de Curso Unesp .01) && (Apos > 0.2*M_PI/3 + M_PI_2).2*M_PI/3 + M_PI_2).Out_PLL_B) > -0.Sorocaba /**************************************************************************** * saida PLL * ****************************************************************************/ intw = intw + Ki*Ts*dpe. else b = 0.05) && ((Out_Mem_C .05)) b = 1.Out_PLL_A) < 0. dw = intw + Kp*dpe.

out[7] = ubref. } out[0] = ua. out[4] = theta.4*M_PI/3 + M_PI_2). if ((Apos < 0. out[5] = Apos. cond_c = 0.2*M_PI/3 + M_PI_2). if (cond_b == 0) ubref = 180*sin(thetamed .Sorocaba if (b == 1) cond_b = 1.4*M_PI/3 + M_PI_2). out[2] = uc. else ucref = 180*sin(theta .2*M_PI/3 + M_PI_2). out[1] = ub. if (cond_c == 0) ucref = 180*sin(thetamed . out[3] = w/(2*M_PI). thetamed = theta. if (c == 1) cond_c = 1.Unesp . Trabalho de Conclusão de Curso } if (cond_a == 0) uaref = 180*sin(thetamed + M_PI_2).75) && (cond_a == 1) && (cond_b == 1) && (cond_c == 1)) { cond_a = 0. else ubref = 180*sin(theta . else uaref = 180*sin(theta + M_PI_2). out[6] = uaref. out[8] = ucref. } [112] Luis Otávio de Pádua Filho . cond_b = 0.

Vo_pu. K. w0 = 2*pi*60 * ****************************************************************************/ a0 = 1. /**************************************************************************** * Inicialização de Variáveis * ****************************************************************************/ Ts = pow(12000. b2 = -0. Der. /**************************************************************************** * Algoritmo p/ Referência * ****************************************************************************/ Luis Otávio de Pádua Filho [113] . wc = 10. Kd. Ic_pu = in[1]. b0 = 0. double a0. Kp. qsi. Eic_ant. theta.99833499475163.96669989503264. int i = 0. j. a.4. intw. { static static static static static static static static static static static static double Kvo. double Prop. pvum. pwm. dw. K = 4. flagpll.99477853206349. pvusoma. b2. wo.Unesp * * julho . *out.4608*0. pvua [200].00000000000000. Kn.2008 * ****************************************************************************/ #include <math. Kfwd. dpm.//-9. double Evo. delt.//3. b1 = 0. Int. a1. out) double t. Kfwd = 0.98674468531338. dpe. in.-1). Evoress[3]. Ic_pu.//5 Kp = 2. wo = 2*M_PI*60. double *in. b0. saidamem.//0.99380106303549. Kic. thetamed.//4. k_pll.//5. double Kp_pll.//-1.h> __declspec(dllexport) void simuser (t.02497507872552.00261073396826. a2. Ki = 100. double u. /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30. uref. b. Vref_pu = in[3]. delt. k=0. wmed = 2*M_PI*60. double pvu. a1 = -1. Vo_pu = in[2]. double Ts. double dp. wn. a2 = 0. dpa[200]. w.75. LimI.000000001.00261073396826. A. b1. j_pll.Sorocaba Anexo B – Controle Multiloop com corrente do Capacitor /**************************************************************************** * Controle Multiloop com a Corrente do Capacitor * * Luis Otávio . Ki. Icref.h> #include <float.72464. int i_pll = 0. PID. Ki_pll.99734893706268. saidapll. Outress[3] . Kd = 4. dpsoma. double Vref_pu. Eic.Trabalho de Conclusão de Curso Unesp .

pvum = pvusoma/200. // j_pll é o flag que indica se as duas saídas (seno } //perfeito e PLL) são aproximadamente iguais: else // j_pll = 1. w = dw + wo. pvusoma = pvusoma + pvu .pvua[i_pll]. /**************************************************************************** * saida PLL 1 * ****************************************************************************/ intw = intw + Ki_pll*Ts*dpe. Kp_pll = 2*qsi*wn. dw = intw + Kp_pll*dpe. sinais com mesmo valor { // j_pll = 0.2*M_PI. if (theta > M_PI) { theta = theta . /**************************************************************************** * geração do erro (média Móvel) 1 * ****************************************************************************/ i_pll++.dpa[i_pll]. /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ saidamem = sin(thetamed+M_PI_2). qsi = 1.saidapll) < 0. dpa[i_pll] = dp. A = 2*pvum. /**************************************************************************** * Detector de Amplitude * ****************************************************************************/ pvu = Vref_pu*sin(theta + M_PI_2).saidapll) > -0. dpsoma = dpsoma + dp .05) && ((saidamem . sinais com valores diferentes [114] Luis Otávio de Pádua Filho .05)) { j_pll = 1. dpe = -dpm. // esta é a saída gerada pelo PLL if (((saidamem . } u = sin(theta). if (thetamed > M_PI) { thetamed = thetamed . de 2 ordem * ****************************************************************************/ wn = 25.2*M_PI. dpm = dpsoma/200. } Trabalho de Conclusão de Curso /**************************************************************************** * controlador sintonizado * * através do método canônico para eq. Ki_pll = wn*wn. // esta é a saída com um seno perfeito saidapll = sin(theta+M_PI_2). dp = Vref_pu*u. pvua[i_pll] = pvu. theta = theta + Ts*w.Sorocaba thetamed = thetamed + Ts*wmed.Unesp . if (i_pll == 200) i_pll = 0.

= = = = = = Evoress[1]. // atualizando a frequencia do seno perfeito } // levando o flag b = 1 if (b == 0) { uref = 180*0.5 else k_pll = 0.Sorocaba j_pll = 0. if(Int<(-LimI)) Int=(-LimI). Outress[1].0046*sin(theta + M_PI_2). k_pll = 0 if ((k_pll > 500) && (j_pll==1)) { //com os flags nas condiçoes ideais wmed = w. thetamed = theta. Outress[0]. // b volta pra 0. //Definindo o limite para o integrador da corrente if (Eic<0) LimI = 1+Eic*Kp. 0 e a } // amplitude da rede é maior q 0. Evoress[2] Evoress[1] Evoress[0] Outress[2] Outress[1] Outress[0] a2*Outress[2])/a0. (b0*Evoress[0]+b1*Evoress[1]+b2*Evoress[2]-a1*Outress[1]- Icref = K*Evo + 100*Outress[0]. //quando o erro do pll é aprox.01) && (A > 0. Int = Int + Ki*Ts*Eic. // ocorre a transição b = 1. // o angulo de fase atual do pll } // vai para o seno perfeito /*************************************************************************** * Malha Externa Tensão * ***************************************************************************/ Evo = uref . // Definindo o limite para Eic < que zero if (LimI<0) LimI=0.5 pu b = 0. Luis Otávio de Pádua Filho [115] . Der = Kd*(Eic . /*************************************************************************** * PID com saturação Dinâmica * ***************************************************************************/ LimI = 1-Eic*Kp.Trabalho de Conclusão de Curso Unesp .Eic_ant)/Ts.0046*sin(thetamed + M_PI_2).5)) { //k_pll é uma variável que é incrementada if (k_pll<600) k_pll++.Ic_pu.01) && (dpm < 0. Eic_ant = Eic. // caso contrario. Eic = Icref . } if ((A < 0. } if ((dpm > -0. Evo. Prop = Kp*Eic. } else { uref = 180*0.Vo_pu.5) && (b == 1)) // está é a condição quando a rede cai { // caso a amplitude da rede seja < 0. Evoress[0].

Unesp - Sorocaba
else { if(Int>LimI) Int=LimI; } PID = Prop + Int + Der; pwm = PID + Kfwd*Vo_pu; if (pwm >= 1) pwm = 1; if (pwm <= -1) pwm = -1; out[0] = pwm; out[1] = uref; }

Trabalho de Conclusão de Curso

[116]

Luis Otávio de Pádua Filho

Trabalho de Conclusão de Curso

Unesp - Sorocaba

Anexo C – Controle Multiloop com corrente do Indutor
/**************************************************************************** * Controle Multiloop com a Corrente do Indutor * * Luis Otávio - Unesp * * julho - 2008 * ****************************************************************************/ #include <math.h> #include <float.h> __declspec(dllexport) void simuser (t, delt, in, out) double t, delt; double *in, *out; { static static static static static static static static static static static static static static double Kvo, Kic, LimI; double Evo, Evoress[3], Outress[3] , Eil, Eil_ant, Ilref; double Prop, Int, Der, PID; int i = 0, j, k=0, flagpll; double a0, a1, a2, b0, b1, b2; double a3, a4, a5, b3, b4, b5, Evoress3h[3], Outress3h[3]; double a6, a7, a8, b6, b7, b8, Evoress5h[3], Outress5h[3]; double Vref_pu, Vo_pu, pwm, Il_pu, uref; double Ts, wo, K, Kn, Kp, Ki, Kd, Kfwd; double Kp_pll, Ki_pll, wn, qsi, intw, wmed = 2*M_PI*60, thetamed; double u, theta, A, saidamem, saidapll; double dp, dpa[200], dpsoma, dpm, dpe, dw, w; double pvu, pvua [200], pvusoma, pvum; int i_pll = 0, j_pll, k_pll, a, b;

Vref_pu = in[3]; Vo_pu = in[2]; Il_pu = in[0]; /**************************************************************************** * Inicialização de Variáveis * ****************************************************************************/ Ts = pow(12000,-1); wo = 2*M_PI*60; K = 3.5;//3.5 5; Kn = 100; Kp = 2.5;//2.5 3; Ki = 100; Kd = 4.4608*0.000000001; Kfwd = 0.72464; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*60 * ****************************************************************************/ a0 = 1.00000000000000; //1.00000000000000; a1 = -1.99734893706268; //-1.99380106303549; a2 = 0.99833499475163; //0.99477853206349; b0 = 0.001*0.83250262418400;//0.00261073396826; b1 = 0.001*-0.00000000000044;//0; b2 = 0.001*-0.83250262418355;//-0.00261073396826;

Luis Otávio de Pádua Filho

[117]

Unesp - Sorocaba

Trabalho de Conclusão de Curso

/**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*180 * ****************************************************************************/ a3 = 1.00000000000000; //1.00000000000000; a4 = -1.98948121979922; //-1.99380106303549; a5 = 0.99833827187123; //0.99477853206349; b3 = 0.001*0.83086406438571;//0.00261073396826; b4 = 0.001*0.00000000000022;//0; b5 = 0.001*-0.83086406438593;//-0.00261073396826; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*300 * ****************************************************************************/ a6 = 1.00000000000000; //1.00000000000000; a7 = -1.97383833399923; //-1.99380106303549; a8 = 0.99834478756134; //0.99477853206349; b6 = 0.001*0.82760621932798;//0.00261073396826; b7 = 0.001*0.00000000000022;//0; b8 = 0.001*-0.82760621932831;//-0.00261073396826; /**************************************************************************** * Algoritmo p/ Referência * ****************************************************************************/ thetamed = thetamed + Ts*wmed; if (thetamed > M_PI) { thetamed = thetamed - 2*M_PI; } /**************************************************************************** * controlador sintonizado * * através do método canônico para eq. de 2 ordem * ****************************************************************************/ wn = 25; qsi = 1; Kp_pll = 2*qsi*wn; Ki_pll = wn*wn; /**************************************************************************** * geração do erro (média Móvel) 1 * ****************************************************************************/ i_pll++; if (i_pll == 200) i_pll = 0; dp = Vref_pu*u; dpsoma = dpsoma + dp - dpa[i_pll]; dpa[i_pll] = dp; dpm = dpsoma/200; dpe = -dpm; /**************************************************************************** * saida PLL 1 * ****************************************************************************/ intw = intw + Ki_pll*Ts*dpe; dw = intw + Kp_pll*dpe; w = dw + wo; theta = theta + Ts*w; if (theta > M_PI)

[118]

Luis Otávio de Pádua Filho

5 else k_pll = 0. // atualizando a frequencia do seno perfeito } // levando o flag b = 1 if (b == 0) { uref = 180*0. // esta é a saída com um seno perfeito saidapll = sin(theta+M_PI_2). thetamed = theta. } else { uref = 180*0. Luis Otávio de Pádua Filho [119] .5 pu b = 0. //quando o erro do pll é aprox. } u = sin(theta).5) && (b == 1)) // está é a condição quando a rede cai { // caso a amplitude da rede seja < 0.Sorocaba /**************************************************************************** * Detector de Amplitude * ****************************************************************************/ pvu = Vref_pu*sin(theta + M_PI_2).05)) { j_pll = 1. // caso contrario. pvua[i_pll] = pvu.pvua[i_pll].0046*sin(theta + M_PI_2). // esta é a saída gerada pelo PLL if (((saidamem . // b volta pra 0.0046*sin(thetamed + M_PI_2). pvusoma = pvusoma + pvu . // j_pll é o flag que indica se as duas saídas (seno } //perfeito e PLL) são aproximadamente iguais: else // j_pll = 1. Unesp . k_pll = 0 if ((k_pll > 500) && (j_pll==1)) { //com os flags nas condiçoes ideais wmed = w. Evoress[2] = Evoress[1]. pvum = pvusoma/200. Evoress[1] = Evoress[0]. sinais com valores diferentes j_pll = 0.01) && (A > 0.2*M_PI.saidapll) > -0. Evoress[0] = Evo.5)) { //k_pll é uma variável que é incrementada if (k_pll<600) k_pll++.saidapll) < 0. /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ saidamem = sin(thetamed+M_PI_2). // o angulo de fase atual do pll } // vai para o seno perfeito /**************************************************************************** * Malha Externa Tensão * ****************************************************************************/ Evo = uref .Trabalho de Conclusão de Curso { theta = theta . } if ((dpm > -0. // ocorre a transição b = 1. 0 e a } // amplitude da rede é maior q 0. sinais com mesmo valor { // j_pll = 0.Vo_pu.05) && ((saidamem .01) && (dpm < 0. A = 2*pvum. } if ((A < 0.

Outress3h[0] = (b3*Evoress3h[0]+b4*Evoress3h[1]+b5*Evoress3h[2]a4*Outress3h[1]-a5*Outress3h[2])/a3. Evo. Int = Int + Ki*Ts*Eil. Evoress5h[1] = Evoress5h[0]. Outress5h[0] = (b6*Evoress5h[0]+b7*Evoress5h[1]+b8*Evoress5h[2]a7*Outress5h[1]-a8*Outress5h[2])/a6. if (pwm <= -1) pwm = -1.033). Evoress3h[2] = Evoress3h[1]. // Definindo o limite para erroa menor que zero if (LimI<0) LimI=0. Der = Kd*(Eil .} else { if(Int>LimI) {Int=LimI. Evoress5h[2] = Evoress5h[1]. Eil. [120] Luis Otávio de Pádua Filho . Outress[1] = Outress[0].Il_pu. out[0] out[1] out[2] out[3] } = = = = pwm.Eil_ant)/Ts. Evoress5h[0] = Evo. if(Int<(-LimI)) {Int=(-LimI). Outress5h[1] = Outress5h[0]. Outress3h[1] = Outress3h[0]. /**************************************************************************** * PID com Saturação Dinâmica do Integrador * ****************************************************************************/ LimI = 1-Eil*Kp.} } PID = Prop + Int + Der. if (pwm >= 1) pwm = 1.Sorocaba Trabalho de Conclusão de Curso Outress[2] = Outress[1]. uref. Ilref = K*Evo + Kn*Outress[0] + Kn*Outress3h[0] + Kn*Outress5h[0]. Outress5h[2] = Outress5h[1]. Prop = Kp*Eil. Eil = Ilref .Unesp . pwm = PID + Kfwd*(Vo_pu+Il_pu*0. Outress3h[2] = Outress3h[1]. Evoress3h[1] = Evoress3h[0]. Outress[0] = (b0*Evoress[0]+b1*Evoress[1]+b2*Evoress[2]-a1*Outress[1]a2*Outress[2])/a0. Eil_ant = Eil. // Definindo o valor limite para o integrador da corrente if (Eil<0) LimI = 1+Eil*Kp. Evoress3h[0] = Evo.

long GlobalQ = GLOBAL_Q. // 12-13 Uint16 CANAL:2.Tempo de Amostragem ------------------------------// // 12kHz .h" #include "DSP281x_Examples. int32 adc_offset[15]. // Definitions for this program #define N_CAL 1000 // OUTDAC_BITS modificado para trabalhar com o DAC7625 struct OUTDAC_BITS { // bits description Uint16 DADOS:12. // 0-11 Uint16 NA:2.created AUTHOR: Luis Padua ###########################################################################*/ // User’s source file #include "DSP281x_Device. union OUTDAC_REG { Uint16 all. _iq vsa. control_scope[4]. buff_graph2[200]. flag=0.c programa com o controle multiloop com corrente do indutor DESCRIPTION: REVISION: 22/11/2008 . //----------------------.h" //This variable is used by the GEL functions to determine the current GLOBAL_Q setting. flagscope = 0. }. x.200 amostras por ciclo de 60Hz // _iq Ts = _IQ(0.Sorocaba Anexo D – Algoritmo com o Controle com IL para o DSP /*########################################################################### FILE: TITLE: CL_IND. _iq buff_graph1[200]. // //--------------------------------------------------------------------------// Luis Otávio de Pádua Filho [121] .Variáveis pra ADC e DAC --------------------------// int32 adc[15]. j. buff_graph3[200]. //--------------------------------------------------------------------------// //----------------------. union OUTDAC_REG OUTDAC.000083333333).Trabalho de Conclusão de Curso Unesp . int cont=0. // 14-15 }. struct OUTDAC_BITS bit. int cont_adc=0.h" // DSP281x Examples Include File #define GLOBAL_Q 22 #include "IQMathLib. int intadc=0.

_iq PLL_pvu. b3. void referencia_PLL(_iq Vref). PLL_dpa[200]. PLL_pvusoma. LimI. _iq PLL_theta. pwm. // _iq M_2PI =_IQ(6. int PLL_i = 0.5707963267948966192313216916398). b4. Der.c. void multiloop(_iq refcont). PLL_A. a5. Evoress3h[3]. PLL_saidapll. PLL_saidamem. enable Peripheral Clocks // This example function is found in the DSP281x_SysCtrl. void pulso(int16 tipo).1415926535897932384626433832795). PLL_wmed. j. _iq rampa. b7.707). Kp. a2. // _iq M_PI = _IQ(3. a8.63). void scope(_iq16 input. b1. Outress5h[3]. PLL_dpe=_IQ(0). _iq a6.c file. interrupt void end_spiinta(void). Kn. _iq Prop. Evoress5h[3]. _iq a3. int i = 0. PLL_dpm=_IQ(0). _iq Evo. Ki.Sorocaba Trabalho de Conclusão de Curso //--------------------. Outress3h[3]. _iq Vo_pu. int canal ). _iq Kvo. PLL_a = 0. void init_var(void). Il_pu.Phase Loked Loop (PLL) -----------------------------// _iq M_PI_2 = _IQ(1.Rotina de Principal--------------------------------------------------// void main() { // Step 1. PLL_b = 0. Kfwd. void eva_init(void). a7. Kd. Eil_ant. _iq Vref_pu. b5. Outress[3]. b6. PLL_k = 0. Eil.Unesp . Evoress[3]. // rotina de interrupção do conversor AD void adc_init(void). void evb_init(void). // veja o comentário do programa principal para a definição dos nomes das funções // de interrupção. PLL_qsi=_IQ(0. comentando lá quando // definidas aqui interrupt void rotina_adc(void). // SPI-A void spi_init(void). PLL_j = 0. [122] Luis Otávio de Pádua Filho . //----. _iq PLL_wn=_IQ(22. PLL_Kp. k = 0. _iq16 max. void spi_xmit(int16 a). PLL_wo. PLL_dw.2831853071795). void calibra(void). Initialize System Control: // PLL.Variáveis para controle multiloop ----------------------// _iq K. // _iq PLL_dp=_IQ(0). b8. _iq21 PLL_Ki. uref. PLL_u. b2. Ilref. utilizar os nomes definidos em DefaultIsr. PLL_pvua[200]. // _iq PLL_thetamed. a4. Int. a1. flagpll. PLL_dpsoma=_IQ(0). _iq a0.Variáveis para PWM -------------------------------// Uint16 prot=0. PLL_intw. Kic. //--------------------------------------------------------------------------// //----------------. interrupt void protecao(void). PLL_u. //--------------------------------------------------------------------------// //----------------------. b0. PLL_pvum. PLL_w. PID. //--------------------------------------------------------------------------// // Prototype statements for functions found within this file. WatchDog.

0x0005.GPDMUX.HISPCP.all = 0x00FF. //para a janela de size 6 do QUAL. GpioMuxRegs.33 66. // Step 3. resulta 320ns. Clear all interrupts and initialize PIE vector table: // Disable CPU interrupts DINT. The default state is all PIE interrupts disabled and flags are cleared. GpioMuxRegs.6) do grupo A //Habilita sinais T1PWM e T2PWM do grupo A //Configura demais pinos do grupo A como porta de I/O GpioMuxRegs.all = 0x0005.GPAMUX.3.GRUPO D ------------------------------------//Habilita pinos de entrada PDPINTA e PDPINTB.5 -> 10. GpioMuxRegs. //Configura todos os pinos do grupo A como saída. //---.75 -> 15 -> 12. 0x0007.bit.33 26.GPBQUAL. portF para trabalhar com o DAC // só os pinos de CLOCK e SPITX são usados // mais os GPIOF6 e GPIOF7 para o ChipSelect e para o LOADDAC GpioMuxRegs.GPADIR. GpioMuxRegs. GpioMuxRegs.all EDIS.all = 0xFFFF.66 40 53.66 13.bit. // // // // // // // // 150MHz/1 150MHz/2 150MHz/4 150MHz/6 150MHz/8 150MHz/10 150MHz/12 150MHz/14 -> 150 -> 75 -> 37. Initalize GPIO: EALLOW.33 ns ns ns ns ns ns ns ns Luis Otávio de Pádua Filho [123] .HISPCP.c file.HISPCP. //qualification period para os pinos Pdinta e pdintb = sysclkout/8=18. //pino de entrada //---. //---. GpioMuxRegs.all // SysCtrlRegs.5 -> 25 -> 18.75MHz.all // SysCtrlRegs.8.QUALPRD=0x03.GPIOD0 = 0.all = 0xFFFF. // // // // Initialize PIE control registers to their default state. Unesp .T1CTRIP_PDPA_GPIOD0 = 1. = = = = = = = = 0x0000.HISPCP.GPBDIR.HISPCP. GpioMuxRegs. 0x0001. // Step 2.HISPCP.GRUPO F ------------------------------------// conf.10.GRUPO B ------------------------------------//Habilita sinais PWMx (x=7.GPDMUX.GRUPO A ------------------------------------//Habilita sinais PWMx (x=1.71 Mhz Mhz Mhz Mhz Mhz Mhz Mhz Mhz = = = = = = = = 6.all // SysCtrlRegs.bit.T3CTRIP_PDPB_GPIOD5 = 1.Trabalho de Conclusão de Curso InitSysCtrl().bit.all // SysCtrlRegs.GPDDIR.GPBMUX. 0x0004.. This function is found in the DSP281x_PieCtrl.9.11) do grupo B //Habilita sinais T3PWM e T4PWM do grupo B //Configura demais pinos do grupo B como porta de I/O GpioMuxRegs. 0x0006.all = 0x00FF. 0x0003.Sorocaba //---.66 80 93.HISPCP.all = 0xFFFF.HISPCP.4.all // SysCtrlRegs.GPFDIR.GPFMUX. // base de clock = . //Configura todos os pinos do grupo B como saída.all // SysCtrlRegs. 0x0002.2.. SysCtrlRegs.all // SysCtrlRegs.

1 e Int1. ao ligar todas as otmizações. //Habilita PDPINTB dentro do grupo INT1. do AD de interrup. //carrega vetor // PIE Group6.Vetores de interrupcao aloca o vetor de interrupção para o endereço da rotina de serviço É interessante usar o mesmo nome das rotinas definidas em DefaultIsr.bit. //configura pino do botao on_off GpioMuxRegs.GPADIR. //carrega vetor EDIS. // // // // // // Initialize the PIE vector table with pointers to the shell Interrupt Service Routines (ISR).PDPINTA = 1. This will populate the entire table. e o programa parava na rotina padrão definida em DefaultIsr. Trabalho de Conclusão de Curso // Disable CPU interrupts and clear all CPU interrupt flags: IER = 0x0000.INTx1 = 1.SPITXINTA = &end_spiinta.habilita e prepara para atender interrupções //Habilita PDPINTA dentro do grupo INT1.2 PieVectTable. InitPieVectTable(). da PWM interrup. comentando lá quando definidas aqui EALLOW.INTx1 = 1.PIEIER6.c reforçando: utilizar os nomes definidos em DefaultIsr. Int1. //Habilita ADCINT dentro do grupo INT1. IER |= M_INT1.PIEIER1.bit.c.6 PieVectTable. os novos vetores das rotinas de interrupção não foram carregados. EvaRegs. The shell ISR routines are found in DSP281x_DefaultIsr. //carrega vetor de // PIE Group1.C2TRIP_GPIOA14=0.GPIOA14=0. even if the interrupt is not used in this example. InitAdc(). EINT.PDPINTA = &protecao.//pino de entrada [124] Luis Otávio de Pádua Filho .bit. This is useful for debug purposes.Sorocaba InitPieCtrl(). //Habilita SPITXINTA e SPIRXINTA dentro do grupo INT6.EVBIMRA. PieCtrlRegs. EALLOW.bit. PieCtrlRegs. EvbRegs. // // // // // // // // ------------------------------. //carrega vetor PieVectTable. Int1.1 e Int6. da SPI // ------------------------------.PIEIER1. Int6.INTx1 = 1. da SPI de interrup.bit. // PIE Group1. PieCtrlRegs.c. interrup. da PWM de interrup.c (e comentar a respectiva definção lá) pois.//pino de I/O GpioMuxRegs. This function is found in DSP281x_PieVect. PieCtrlRegs.c.PIEIER6.INTx2 = 1. IER |= M_INT6. //carrega vetor de PieVectTable.Unesp . PieCtrlRegs.EVAIMRA.PDPINTB = 1.bit.ADCINT = &rotina_adc.2 PieVectTable.PIEIER1. IFR = 0x0000.bit.bit.SPIRXINTA = &end_spiinta.PDPINTB = &protecao.INTx6 = 1.bit.GPAMUX.

//para a janela de size 6 do QUAL. GpioDataRegs.GPIOB14=1. //qualification period para os pinos Pdinta e pdintb = sysclkout/8=18.75MHz.FREE = 1. SpiaRegs.//ESTE É O ENABLE DO BUFFER 74F245 QUE PERMITE A PASSAGEM DOS PULSOS PWM PELA PLACA DE INTERFACE DSP .GPIOF7 = 0.FIM da Rotina para iniciar a transmissão da SPI ----------------------// //----. // Master Mode.GPBSET. Initialize all the Device Peripherals: // This function is found in DSP281x_InitPeripherals.bit. SpiaRegs.GPFDAT.bit.bit.SPICTL.GPIOF6 = 0.bit. // libera o SPI GpioDataRegs. User specific code: init_var().GPFDAT. EINT.bit.Rotina de Configuração da SPI ---------------------------------------// void spi_init() { // Configura hardware para transmissão SPI SpiaRegs.SPICCR. evb_init().Rotina para iniciar a transmissão da SPI ----------------------------// void spi_xmit(int a) { SpiaRegs.INVERSOR SEMIKRON // Step 4.bit.SPICCR. GpioDataRegs. } //----.bit.QUALPRD=0x03.Rotina para Sincronizar Int do SPI com o LOAD do DAC ----------------// interrupt void end_spiinta(void) { GpioDataRegs.SPISWRESET = 1. while(1). } //----.all = 0x0007. rising edge. // Divisor do Baud Rate SpiaRegs. 16-bit char SpiaRegs. SpiaRegs.SPISWRESET = 1.Trabalho de Conclusão de Curso Unesp .GPIOB14=1.SPISWRESET = 0.bit. resulta 320ns.SPICCR. GpioDataRegs. //Enable global interrupts and higher priority real-time debug events.bit.SPICCR. // Step 5.SPITXBUF = a.FIM da Rotina de Configuração da SPI --------------------------------// //----. EDIS.SPIBRR = 0x0019. // Reset on.all = 0x000F. //Enable global interrupt INTM. adc_init(). PieCtrlRegs.FIM da Rotina de Principal--------------------------------------------// //----. ERTM. Talk and Interrupt Enable SpiaRegs.GPFDAT.SPIPRI. eva_init().GPIOF7 = 0.bit.c // InitPeripherals().PIEACK.all |= PIEACK_GROUP6. // Issue PIE ack Luis Otávio de Pádua Filho [125] . } //----. spi_init().GPBCLEAR.Sorocaba //GpioMuxRegs.GPAQUAL. //Enable global realtime interrupt DBGM.

break. int canal ) /* --> "input" é o sinal que vai ser visualizado (no formato Q16). input = input. } //------. --> "canal" é o canal (0 a 3).GPFDAT. input = _IQ16div(input.bit. Dica: ajuste as saídas do seu DAC para -1 V e + 1 V. input = input + max. break. //Formata o valor de saída para caber em 12 LSB.bit.bit.GPIOF7 = 1. GpioDataRegs.bit. OUTDAC.bit.Rotina de visualização de dados com o DAC7625P ----------------------// void scope(_iq16 input.GPIOF7 = 1. flagscope++.GPFDAT.NA = 0. //Coloca número nos 12 LSB. //Seta o bit LDAC.DADOS = input. GpioDataRegs. _iq16 max. flagscope = 0.FIM da Rotina para Sincronizar Int do SPI com o LOAD do DAC -----------// //------. Dessa forma você sabe que 1 divisão do osciloscópio (na escala de 1 V) corresponde ao valor colocado em "max1" (fundo de escala da conversão DA). spi_xmit(control_scope[3])._IQ16(4095)).Unesp . flagscope++. OUTDAC.FIM da Rotina de visualização de dados com o DAC7625P ---------------// //----.GPIOF7 = 1. //Multiplica pelo range de 12 bits. //Escreve o valor no DAC. --> "max" é o valor de pico do sinal (importante para escalonar os valores). spi_xmit(control_scope[0]).GPIOF7 = 1.Rotina de Configuração da ADC ---------------------------------------// void adc_init(void) [126] Luis Otávio de Pádua Filho .(max<<1)). spi_xmit(control_scope[1]). //Escolhe o canal.CANAL = canal. control_scope[canal] = OUTDAC. spi_xmit(control_scope[2]).GPFDAT.bit. GpioDataRegs. } //----. input = _IQ16mpy(input. //Converte em pu.all. input = input>>16. flagscope++.bit. GpioDataRegs. OUTDAC.GPFDAT. break. break. //Soma offset.Sorocaba switch (flagscope) { case 0: Trabalho de Conclusão de Curso case 1: case 2: case 3: } return. */ { DINT.

CONV02 AdcRegs. //PWM forced low (para resetar inversor).CONV07 AdcRegs. EvbRegs.CONV10 AdcRegs.ADCTRL3.ADCCHSELSEQ2. AdcRegs.all = 0x0000. AdcRegs.bit. 0x0D.ADCCHSELSEQ1. //Ajusta a freqüência de clock. 0x0F. 0x04.ADCCHSELSEQ3.bit.ADCCHSELSEQ4.CONV03 AdcRegs.bit. AdcRegs. 0x0E.bit.ADCTRL1.ADCCHSELSEQ2.SEQ_CASC=1.ADCCHSELSEQ1.ADCCHSELSEQ2. if (cont <= N_CAL) { EvaRegs.ADCCHSELSEQ3. } //----.Sorocaba //Permite início da conversão pelo EVA. 0x07.bit.bit.CONV09 AdcRegs. //PWM em operação normal.bit.CONV01 AdcRegs.CPS = 1. //Lê valores do conversor AD. 0x01.CONV06 AdcRegs.INT_ENA_SEQ1 = 1.ADCCHSELSEQ2.CONV08 AdcRegs. //Setup 2 conv's on SEQ1. 0x08.all = 0x0666.bit.bit.EVA_SOC_SEQ1 = 1.Rotina de Conversão AD ----------------------------------------------// interrupt void rotina_adc(void) { cont = cont + 1.FIM da Rotina de Configuração da ADC --------------------------------// //------. //Adquire valor da conversão Luis Otávio de Pádua Filho [127] .CONV15 = = = = = = = = = = = = = = = = 0x00. } else { if(cont == N_CAL+1) { EvaRegs.bit.ADCTRL2.CONV05 AdcRegs.CONV11 AdcRegs.ACTRA.ACTRB. EvbRegs. 0x0C. 0x0B.bit. AdcRegs.bit.bit.bit. AdcRegs. //PWM forced low (para resetar inversor).ADCCHSELSEQ4.bit.ACTRB.all = 0x000F. //Desabilita pedido de interrupção. 0x0A.ADCTRL2.CONV12 AdcRegs. 0x06.CONV13 AdcRegs.CONV04 AdcRegs.CONV00 AdcRegs.ADCMAXCONV.ADCCHSELSEQ3.bit. calibra().ADCRESULT0.ADCCHSELSEQ3. adc[0] = AdcRegs.bit. } cont = N_CAL + 2.ACTRA.ADCCHSELSEQ1. 0x03.ADCCLKPS = 100. AdcRegs.Trabalho de Conclusão de Curso { //Configura sistema de conversão AD. //PWM em operação normal.bit.ADCTRL1.CONV14 AdcRegs.bit.bit.all = 0x0000.ADCCHSELSEQ4. 0x09. 0x02.all = 0x0666. AdcRegs. Unesp .ADCCHSELSEQ1.bit.ADCCHSELSEQ4. 0x05.

_IQ16(1). adc[2] = AdcRegs. if (cont_adc==200) cont_adc=0. referencia_PLL(vsa).ADCRESULT6.ADCRESULT8. adc[2] = adc[2]<<(GlobalQ-15). AdcRegs. 3).ADCRESULT1.ADCRESULT7.CMPR1 = (Uint16) _IQ18int(_IQ18mpy(_IQtoIQ18((pwm+_IQ(1))>>1). EvaRegs. 2). scope(_IQtoIQ16(Il_pu). AdcRegs. Trabalho de Conclusão de Curso adc[1] = AdcRegs.CMPR3 = 0.bit.CMPR1 = 0. AdcRegs. AdcRegs. AdcRegs. buff_graph2[cont_adc]= PID. adc[0] = adc[0]<<(GlobalQ-15). 0).ADCRESULT3.ADCRESULT2.ADCRESULT2. EvaRegs.adc_offset[1]. scope(_IQtoIQ16(Vo_pu).all |= PIEACK_GROUP1. } //------. //Acknowledge interrupt to PIE. AdcRegs. EvaRegs.ADCRESULT5.bit._IQ18(6250))).ADCRESULT4. // pulso(1). 1).ADCRESULT1.CMPR2 = (Uint16) _IQ18int(_IQ18mpy(_IQtoIQ18((_IQmpy(pwm._IQ18(6250))). cont_adc++.PIEACK. vsa = adc[0]. // Tensão da Rede (Referência para UPS) // Tensão de Saída da UPS // Corrente do Indutor do Filtro de Saída [128] Luis Otávio de Pádua Filho .ADCRESULT0. //Adquire valor da conversão adc[1] = adc[1] . scope(_IQtoIQ16(uref). PieCtrlRegs. return. // pulso(0). multiloop(uref).CMPR2 = 0._IQ(1))+_IQ(1))>>1). _IQ16(1). adc[1] = adc[1]<<(GlobalQ-15). adc[0] adc[1] adc[2] adc[3] adc[4] adc[5] adc[6] adc[7] adc[8] = = = = = = = = = AdcRegs. //Clear INT SEQ1 bit . _IQ16(1). AdcRegs.FIM da Rotina de Conversão AD -----------------------------------// //------. scope(_IQtoIQ16(Evo).adc_offset[0].Sorocaba adc[0] = adc[0] .ADCST. } //Reinitialize for next ADC sequence.RST_SEQ1 = 1. EvaRegs.Unesp . Il_pu = adc[2]. AdcRegs. AdcRegs. //Adquire valor da conversão adc[2] = adc[2] .ADCTRL2. Vo_pu = adc[1]. buff_graph3[cont_adc]= Evo.adc_offset[2]. _IQ16(1).INT_SEQ1_CLR = 1.Rotina de Calibração da Conversão AD ----------------------------// void calibra() { // coloca zero nos CMPR do PWM EvaRegs. buff_graph1[cont_adc]= pwm. //Reset SEQ1. AdcRegs.

adc_offset[14] = adc_offset[14]/N_CAL. + adc[13]. adc_offset[12] = adc_offset[12]/N_CAL.FIM da Rotina de Calibração da Conversão AD ---------------------// //------. + adc[11]. adc_offset[2] = adc_offset[2]/N_CAL. adc[15] = AdcRegs. adc[10] = AdcRegs. adc_offset[11] = adc_offset[11]/N_CAL. adc[11] = AdcRegs.ADCRESULT15. + adc[10]. adc_offset[0] = adc_offset[0] + adc_offset[1] = adc_offset[1] + adc_offset[2] = adc_offset[2] + adc_offset[3] = adc_offset[3] + adc_offset[4] = adc_offset[4] + adc_offset[5] = adc_offset[5] + adc_offset[6] = adc_offset[6] + adc_offset[7] = adc_offset[7] + adc_offset[8] = adc_offset[8] + adc_offset[9] = adc_offset[9] + adc_offset[10] = adc_offset[10] adc_offset[11] = adc_offset[11] adc_offset[12] = adc_offset[12] adc_offset[13] = adc_offset[13] adc_offset[14] = adc_offset[14] adc_offset[15] = adc_offset[15] adc[0]. adc[14] = AdcRegs. + adc[15]. adc_offset[4] = adc_offset[4]/N_CAL. adc_offset[9] = adc_offset[9]/N_CAL.ADCRESULT13. PLL_thetamed += _IQmpy(Ts. adc_offset[13] = adc_offset[13]/N_CAL. + adc[14]. adc[12] = AdcRegs. adc[8]. adc_offset[7] = adc_offset[7]/N_CAL. adc[1]. if(PLL_thetamed > M_PI) { PLL_thetamed -= M_2PI.ADCRESULT11.Trabalho de Conclusão de Curso adc[9] = AdcRegs.ADCRESULT12. adc[13] = AdcRegs. adc[2]. } Luis Otávio de Pádua Filho [129] . adc[5].Sorocaba flag = flag + 1. adc_offset[3] = adc_offset[3]/N_CAL. if (flag >= N_CAL) { adc_offset[0] = adc_offset[0]/N_CAL. adc[7]. adc_offset[1] = adc_offset[1]/N_CAL. adc_offset[10] = adc_offset[10]/N_CAL. adc_offset[6] = adc_offset[6]/N_CAL.ADCRESULT14. adc_offset[15] = adc_offset[15]/N_CAL. adc[9]. + adc[12]. adc[3]. adc_offset[8] = adc_offset[8]/N_CAL. adc_offset[5] = adc_offset[5]/N_CAL. } } //------.Rotina de Geração de Referência para UPS ------------------------// void referencia_PLL(_iq Vref) { Vref_pu = Vref.PLL_wmed).ADCRESULT10. adc[6].ADCRESULT9. Unesp . adc[4].

PLL_dw = PLL_intw + _IQmpy(PLL_Kp. } PLL_u = _IQsin(PLL_theta).PLL_dpa[PLL_i]. /*-----------------------** ** detector de amplitude ** **-----------------------*/ PLL_pvu = _IQmpy(Vref_pu.Unesp . } if( (PLL_dpm > _IQ(-0._IQ(0.005)).PLL_dpe). PLL_dpm = _IQmpy(PLL_dpsoma. PLL_w = PLL_dw. if(PLL_i == 200) PLL_i = 0.05)) ) { PLL_j = 1. PLL_pvum = _IQmpy(PLL_pvusoma. PLL_dpa[PLL_i] = PLL_dp. PLL_dp = _IQmpy(Vref_pu. } else { PLL_j = 0.PLL_u).5)) ) { if(PLL_k < 600) PLL_k++. PLL_pvusoma += PLL_pvu . PLL_dpe = -PLL_dpm. PLL_theta += _IQmpy(Ts.PLL_pvum).005)).05)) && ((PLL_saidamem-PLL_saidapll) > _IQ(-0. } else { [130] Luis Otávio de Pádua Filho . /*--------------------** ** sincronia para UPS ** **--------------------*/ PLL_saidamem = _IQsin(PLL_thetamed + M_PI_2). PLL_saidapll = _IQsin(PLL_theta + M_PI_2). PLL_pvua[PLL_i] = PLL_pvu.// + PLL_wo.01)) && (PLL_A > _IQ(0. Trabalho de Conclusão de Curso /*--------------** ** saída do PLL ** **--------------*/ PLL_intw += _IQmpy(_IQ21toIQ(PLL_Ki). if(PLL_theta >= M_PI) { PLL_theta -= M_2PI. PLL_A = _IQmpy(_IQ(2). PLL_dpsoma += PLL_dp . if( ((PLL_saidamem-PLL_saidapll) < _IQ(0.PLL_pvua[PLL_i].PLL_w).PLL_dpe).Sorocaba /*-------------------------------** ** geração do erro (Média Móvel) ** **-------------------------------*/ PLL_i++.01)) && (PLL_dpm < _IQ(0._IQ(0._IQsin(PLL_theta + M_PI_2)).

FIM da Rotina de proteção --------------------------------------------// //----.GPIOB15=1. } if (tipo==1) { //Produz um pulso de teste na saída GPI0B15. EvaRegs.> 0. GpioDataRegs.52).bit. EvbRegs.Rotina que gera um pulso de teste -------------------------------------// void pulso(int16 tipo) { if (tipo==0) { //Produz um pulso de teste na saída GPI0B15.Sorocaba PLL_k = 0. //para 127 rms . PLL_b = 1._IQsin(PLL_thetamed + M_PI_2)).EXTCONA.EVBIFRA.EXTCONB. return. } } Luis Otávio de Pádua Filho [131] . //Conta quantas vezes a proteção foi acionada. EvbRegs. PieCtrlRegs. } } //----.bit.bit.Fim da Rotina de Geração de Referência para UPS ----------------------// //----. EvaRegs. GpioDataRegs.FCOMPOE = 0.3)) && (PLL_b == 1)) { PLL_b = 0.Trabalho de Conclusão de Curso Unesp .bit.GPBSET. } //----.PDPINTB = 1.GPIOB15=1.Rotina de proteção ---------------------------------------------------// void protecao (void) { prot++.581 } else { uref = _IQmpy(_IQ(0. //para 127 rms > 0.bit.COMCONB.bit.PIEACK.GPBCLEAR.INDCOE = 0.581 } if((PLL_A < _IQ(0. EvbRegs. } if((PLL_k > 500) && (PLL_j == 1)) { PLL_wmed = PLL_w.52).bit.COMCONA._IQsin(PLL_theta + M_PI_2)). EvaRegs. PLL_thetamed = PLL_theta. } if(PLL_b == 0) { uref = _IQmpy(_IQ(0.PDPINTA = 1. //Reabilita interrupções.EVAIFRA.INDCOE = 0.bit.all = PIEACK_GROUP1.FCOMPOE = 0.

EvaRegs.Bit só de leitura // 13 = 0 . EvaRegs.página 5.4. //Configura o contador EvaRegs.Bit só de leitura // 12 = 0 // 11 = 0 // 10-9 = 00 . // GPTCONA .Continuous up/down mode // 10-8 = 000 .6.EXTCONA.Rotina de Configuração da EV-A --------------------------------------// void eva_init(void) { EvaRegs.Reserved // 12-11 = 10 . EvaRegs.3.bit.Clock source -> internal (HSPCLK) // 3-2 = 10 .FCOMPOE = 1. EvaRegs..DBTCONA.Period interrupt flag starts ADC (timer 2) // 8-7 = 10 . //EvaRegs.página 5.INDCOE = 0.Timer compare register reload condition -> immediately // 1 = 1 . EvaRegs.5.Input clock prescaler x/1 // 7 = 0 .GPTCONA.FIM da Rotina que gera um pulso de teste -----------------------------// //----. // T1CON .4 do manual SPRU065A // 15-14 = 00 .COMCONA. Entre outras coisas.6 do manual SPRU066A // 15 = 0 .Use own TENABLE bit // 6 = 1 .COMCONA.T1CTRIPE = 0.4.DISPARA O CONVERSOR A/D NO FINAL DO PERIODO DO TIMER (SERIA MELHOR NO COMPARE MATCH) // demais = 0 EvaRegs.Sorocaba Trabalho de Conclusão de Curso //----.all = 0x0666.T1CNT = 0x0002. //Controla os comparadores.all = 0x0930.T1CON.)) // 5-4 = 00 . HABILITAR LOGO ANTES DO FOR(. //Configura ação dos comparadores da EVA //sobre os pinos PWMx. } [132] Luis Otávio de Pádua Filho .Stop immediately on emulation suspend // 13 = 0 .6). //Inicializa o contador A.Timer compare enable // 0 = 1 . EvaRegs.Unesp .bit.5.bit.2.GPTCONA. //T1PR = período/2 //clock = 150 MHz //2*6250 clocks = 1/12000 s //Configura dead-band.2. x=1.all = 0x084B. // //Timer Control Register A.3.Bit reservado // 14 = 0 .DBTCONA.Enable timer operations (SERIA MELHOR.ACTRA.all = 0x0100.T1PR = 6250.Use T1PR //Valor de T1PR para 12 kHz. EvaRegs.all = 0x00. //habilita o efeito da comparação sobre os pinos //PWMx (x=1.all = 0xA600.

DBTCONB.4. EvbRegs.DBTCONB.4. //habilita o efeito da comparação sobre os pinos //PWMx (x=1. EvbRegs.Period interrupt flag stargs ADC (timer 1) // demais = 0 //Configura o contador EvbRegs.Use T1PR //Valor de T3PR para 12 kHz.. EvbRegs.EXTCONB. //Configura ação dos comparadores da EVB //sobre os pinos PWMx.3. //T3PR = período/2 //clock = 150 MHz //2*6250 clocks = 1/12000 s //Configura dead-band.Timer compare enable // 0 = 1 .FIM da Rotina de Configuração da EV-A --------------------------------// //----.)) // 5-4 = 00 .FCOMPOE = 1.GPTCONB.all = 0x0000.2.T3PR = 6250.all = 0x00.2.Sorocaba //----.Continuous up/down mode // 10-8 = 000 .Bit só de leitura // 13 = 0 . EvbRegs. } //----.6).bit.5.all = 0x0930.INDCOE = 0. // GPTCONA .Timer compare register reload condition -> immediately // 1 = 1 .all = 0x0080.Reserved // 12-11 = 10 .Period interrupt flag starts ADC (timer 2) // 8-7 = 10 . //Controla os comparadores.T3CNT = 0x0000.Rotina de Configuração da EV-B --------------------------------------// void evb_init(void) { //Configuração do grupo B: EvbRegs.ACTRB.Trabalho de Conclusão de Curso Unesp .FIM da Rotina de Configuração da EV-B -------------------------------// // Luis Otávio de Pádua Filho [133] . EvbRegs.T3CON.Input clock prescaler x/1 // 7 = 0 .bit. EvbRegs.3.página 5. //Timer Control Register B. //EvbRegs.all = 0xA600.página 5.Bit só de leitura // 12 = 0 // 11 = 0 // 10-9 = 00 . EvbRegs.6.COMCONB.Clock source -> internal (HSPCLK) // 3-2 = 10 .Enable timer operations (SERIA MELHOR HABILITAR ANTES DO FOR(. Entre outras coisas. // T3CON .4 do manual SPRU065A // 15-14 = 00 .all = 0x084B.COMCONB. x=1.Stop immediately on emulation suspend // 13 = 0 .Bit reservado // 14 = 0 .5.6 do manual SPRU066A // 15 = 0 . //Inicializa o contador B.Use own TENABLE bit // 6 = 1 .

Outress5h[2] = Outress5h[1].Outress3h[0]) + _IQmpy(Kn.Outress3h[2]). Evoress3h[1] = Evoress3h[0]. Outress[1] = Outress[0].000005).Evoress[2])_IQmpy(a1. Evoress5h[1] = Evoress5h[0].Outress[1])-_IQmpy(a2. Evoress[2] = Evoress[1].Evoress5h[2])_IQmpy(a7. Outress3h[2] = Outress3h[1].Unesp .Evoress3h[2])_IQmpy(a4. if (rampa < _IQ(1)) { Ilref = _IQmpy(K.Outress5h[0]).rampa). Evoress3h[0] = Evo. Evo = _IQmpy(Evo.Rotina do Controle Multiloop ---------------------------------------// void multiloop(_iq refcont) { /**************************************************************************** * Rampa para evitar degrau de StartUP * ****************************************************************************/ if (rampa < _IQ(1)) { rampa += _IQ(0.Evoress5h[0])+_IQmpy(b7.Outress5h[2]).Evoress[0])+_IQmpy(b1.Evoress3h[0])+_IQmpy(b4. Evoress[0] = Evo. Outress5h[1] = Outress5h[0]. rampa). Outress3h[0] = _IQmpy(b3.Evoress5h[1])+_IQmpy(b8.Evoress3h[1])+_IQmpy(b5. Outress[0] = _IQmpy(b0.Outress[2]). } // refcont = _IQmpy(uref. Evoress5h[2] = Evoress5h[1]. } else { rampa = _IQ(1).Sorocaba Trabalho de Conclusão de Curso //----. Outress5h[0] = _IQmpy(b6.Outress5h[1])-_IQmpy(a8. } Eil_ant = Eil. Evoress5h[0] = Evo.Outress[0]) + _IQmpy(Kn.// + _IQmpy(Kn.Evo). Outress3h[1] = Outress3h[0]. /**************************************************************************** * Malha Externa Tensão * ****************************************************************************/ Evo = refcont . Evoress[1] = Evoress[0].Outress5h[0]).Outress3h[1])-_IQmpy(a5.Outress3h[0]) + _IQmpy(Kn. Evoress3h[2] = Evoress3h[1]. [134] Luis Otávio de Pádua Filho .Vo_pu.Evo) + _IQmpy(Kn. } else { Ilref = _IQmpy(K.Outress[0]) + _IQmpy(Kn.//Evo Outress[2] = Outress[1].Evoress[1])+_IQmpy(b2.

_IQ(0._IQmpy(Ts. Luis Otávio de Pádua Filho [135] .Il_pu._IQ(60)). } for (PLL_i=0. PLL_intw = PLL_wmed. PLL_A = _IQ(0).FIM da Rotina do Controle Multiloop ---------------------------------// //----. PLL_wo = PLL_wmed.1 if (pwm >= _IQ(1)) pwm = _IQ(1).Trabalho de Conclusão de Curso Eil = Ilref .Kp).Vo_pu+_IQmpy(Il_pu. pwm = PID + _IQmpy(Kfwd. } //----.j<16.j++) { adc[j] = _IQ(0). else { if (Int > LimI) Int = LimI. if (pwm <= _IQ(-1)) pwm = _IQ(-1).Eil_ant)). Prop = _IQmpy(Kp. // zera os vetores da média móvel do PLL adc_offset[j] = _IQ(0). _IQtoIQ21(Ts)).PLL_wn).(Eil .rampa). PLL_Ki = _IQmpy(_IQmpy(_IQtoIQ21(PLL_wn).0667))). Der = _IQdiv(_IQmpy(Kd._IQmpy(Eil. PLL_pvum = _IQ(0).Ts).PLL_i++) { PLL_dpa[PLL_i] = _IQ(0). if (Eil < _IQ(0)) LimI = _IQ(1) + _IQmpy(Eil. if (Int < -LimI) Int = -LimI. // zera os vetores da média móvel do PLL PLL_pvua[PLL_i] = _IQ(0). PLL_Kp = _IQmpy(_IQmpy(_IQ(2). Unesp . PLL_pvusoma = _IQ(0). //Ganho do sensor de corrente = 0. Eil = _IQmpy(Eil.Eil).PLL_i<200. for (j=0. if (LimI < _IQ(0)) LimI = _IQ(0).Kp).PLL_qsi). } PID = Prop + Int + Der.Sorocaba // /**************************************************************************** * PID com Saturação Dinâmica do Integrador * ****************************************************************************/ LimI = _IQ(1) .Eil)).Rotina para inicialização das Variaveis ----------------------------// void init_var(void) { /**************************************************************************** * Ganhos do PLL * ****************************************************************************/ PLL_wmed=_IQmpy(M_2PI. Int = Int + _IQmpy(Ki. PLL_pvu = _IQ(0)._IQtoIQ21(PLL_wn)). } j = 0.

//0. wc = 10.00261073396826.00000000000000.99380106303549.//3. a2 = _IQ(0.//-0.1667). = _IQ(0). adc[0] = _IQ(0).00083250262418355).00000000000000).00000000000000).j<3.00000000000000044). b8 = _IQ(-0.00261073396826.5 5. a4 = _IQ(-1.99380106303549.00000000000000. b7 = _IQ(0.//0. = _IQ(0). //-1. //-1. b5 = _IQ(-0.97383833399923).j++) { Evoress[j] = Outress[j] = Evoress3h[j] Outress3h[j] Evoress5h[j] Outress5h[j] } _IQ(0). //0. a7 = _IQ(-1. //0. w0 = 2*pi*180 * ****************************************************************************/ a3 = _IQ(1.00082760621932831). Trabalho de Conclusão de Curso /**************************************************************************** * Ganhos do Multiloop * ****************************************************************************/ K = _IQ(2.99477853206349.99834478756134). [136] Luis Otávio de Pádua Filho .99833827187123). w0 = 2*pi*60 * ****************************************************************************/ a0 = _IQ(1. //1. = _IQ(0). b2 = _IQ(-0.5). b0 = _IQ(0. b6 = _IQ(0. wc = 10. a1 = _IQ(-1.99477853206349.//0.00261073396826. a5 = _IQ(0.00000000000000022).98948121979922).000000001)).99734893706268). /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30. //1.//0. wc = 10.00000000000000022). Kn = _IQ(30).99833499475163). _IQ(0). //1. a8 = _IQ(0._IQ(0.99477853206349.//30 Kp = _IQ(2. w0 = 2*pi*300 * ****************************************************************************/ a6 = _IQ(1. /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30.//-0. b1 = _IQ(-0.00000000000000.5).00000000000000).00261073396826. Ki = _IQ(100).00083250262418400).00083086406438593). b3 = _IQ(0. = _IQ(0). adc[1] = _IQ(0).//0. adc[2] = _IQ(0).99380106303549. //0.00083086406438571).Sorocaba PLL_i = 0.00261073396826.4608).//-0. b4 = _IQ(0.5 3. /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30. Kfwd = _IQ(1.00082760621932798).//0.72464 for (j=0.//0.//2.Unesp . //-1.//100 Kd = _IQmpy(_IQ(4.00261073396826.

rampa = _IQ(0).FIM da Rotina para inicialização das Variaveis ----------------------// Luis Otávio de Pádua Filho [137] . prot = 0. Unesp .Sorocaba } //----.Trabalho de Conclusão de Curso adc[3] = _IQ(0).

POLI 9 SIZE A B C D E F G CONEXÃO DSP TEXAS DATE: USP A3 CONECTORES 30/11/2008 9 BY: GIARETTA REV: 1 1 of 8 H J K [138] FILE NAME: conexão texas_reg5.Trabalho de Conclusão de Curso A B C D E F G H J K 3V3 0 0 CONECTORES DA PLACA DSP TMS320F2812 J1 XD0 XD2 XD4 XD6 XD8 XD10 XD12 XD14 XA0 XA2 XA4 XA6 XA8 XA10 XA12 XA14 DGND XZCSOAND1n XREADY XRnW XWE 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 55 57 59 XD1 XD3 XD5 XD7 XD9 XD11 XD13 XD15 XA1 XA3 XA5 XA7 XA9 XA11 XA13 XA15 DGND XZCS2n R10K1 R10K2 XRDn XNMI 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 J6 J5 1 3 5 7 9 11 13 15 17 19 FLAT20 2 4 6 8 10 12 14 16 18 20 ADCINA0 ADCINA1 ADCINA2 ADCINA3 ADCINA4 ADCINA5 ADCINA6 ADCINA7 VREFLO 1 J2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 XINT2 MCLKXA MCLKRA MFSXA MFSRA MDXA MDRA DGND CAP5 CAP6 T3PWM T4PWM TDIRB TCLKINB XF SCITXDB SCIRXDB DGND CONN-SIL20 Apêndice A – Esquemas das placas do protótipo SCITXDA XINT1n2 CAP2 PWM1 PWM3 PWM5 T1PWM TDIRA DGND J3 1 2 3 4 5 6 7 8 9 10 C1TRIPn C2TRIPn C3TRIPn T2CTRIPn C4TRIPn C5TRIPn C6TRIPn T4CTRIPn 2 J4 1 2 3 4 5 6 7 8 9 10 CONN-SIL10 ADCINB0 ADCINB1 ADCINB2 ADCINB3 ADCINB4 ADCINB5 ADCINB6 ADCINB7 ADCREFM ADCREFP SPISIMOA SPICLKA CANTXA XCLKOUT PWM8 PWM10 PWM12 T1CTRIP DGND 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 SCIRXDA CAP1 CAP3 PWM2 PWM4 PWM6 T2PWM TCLKINA DGND XINTIN SPISOMIA SPISTEA CANRXA PWM7 PWM9 PWM11 CAP4 T3CTRIP DGND 1 2 FLAT_40 CONN-SIL10 3 XRSn DGND DGND XA16 XA18 XHOLDAn DGND DGND XA17 XHOLDn FLAT_60 CONECTOR COM PINOS COMPRIDOS PERMITINDO MEDIDAS E CONEXÕES 3 DGND 4 4 CONECTORES DE PINOS PARA TESTE 5 5 J7 3V3 GND ADCINA0 ADCINA2 ADCINA4 ADCINA6 ADCINB0 ADCINB2 ADCINB4 ADCINB6 GND 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 GND ADCINA1 ADCINA3 ADCINA5 ADCINA7 ADCINB1 ADCINB3 ADCINB5 ADCINB7 GND J10 J9 PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 2 4 6 8 10 PWM3 PWM7 PWM11 T2PWM T4PWM 6 C48 100n FLAT10 DGND CAP1 CAP3 CAP5 SCITXDA TDIRB C1TRIPn C3TRIPn C5TRIPn SCITXDB 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 DGND CAP2 CAP4 CAP6 SCIRXDA TCLKINB C2TRIPn C4TRIPn C6TRIPn TCLKINA 6 R104 10k FLAT20 FLAT20 A.1 – Conexão Texas 7 PITRIP 1 2 3 CONN-SIL3 DGND PDPINT T3CTRIP T1CTRIP 7 C49 10n Unesp .Sorocaba 8 8 DGND PEA .DSN PAGE: Luis Otávio de Pádua Filho .

1-2 PARA.COM JUMPER PARA.Unesp . 1-2 PARA.JUMPER POS.SEM JUMPER 2 1 6 Trabalho de Conclusão de Curso DGND DGND 8 8 PEA . .JUMPER POS.JUMPER POS. 1-2 PARA.Sorocaba A B C D E F G H J K CONECTORES FLATS PARA PLACA DE INTERFACE 0 0 +5VDD +15VA 1 R103 J11 1 2 3 1 2 J12 VIN0 VIN2 VIN4 VIN6 VIN8 VIN10 VIN12 VIN14 FLAT20 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 VIN1 VIN3 VIN5 VIN7 VIN9 VIN11 VIN13 VIN15 J14 J13 PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 FLAT10 2 4 6 8 10 PWM3 PWM7 PWM11 T2PWM T4PWM 1 J8 C46 100u 1SMB5919BT3 LED 100n 330R C47 D35 LD3 2 -15VA DGND TBLOCK-I3 ANALÓGICA TBLOCK-I2 DIGITAL DGND CAP1 CAP3 CAP5 SCITXDA TDIRB C1TRIPn C3TRIPn C5TRIPn SCITXDB 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 DGND CAP2 CAP4 CAP6 SCIRXDA TCLKINB C2TRIPn C4TRIPn C6TRIPn TCLKINA 2 FLAT20 DGND 3 3 4 4 J17 MCLKXA MCLKRA MFSXA MFSRA 13 11 9 7 5 3 1 FLAT14 14 12 10 8 6 4 2 J16 JP2 SPISTEA TDIRA 3 1 4 2 JUMPER2X2 SÉRIE . .JUMPER POS. . 3-4 SPISOMIA SPICLKA JP4 MDRA SPISIMOA 5 JUMPER2X2 SÉRIE .JUMPER POS.JUMPER POS.COM JUMPER PARA.DSN PAGE: BY: REV: 1 2 of 8 J K Luis Otávio de Pádua Filho 7 CONECTOR E JUMPERS UTILIZADOS SOMENTE SE A COMUNICAÇÃO FOR REALIZADO POR McBSP CONECTOR E JUMPERS UTILIZADOS SOMENTE SE A COMUNICAÇÃO FOR REALIZADO POR SPI 7 [139] .SEM JUMPER 2 6 JUMPER2 SERIE . . . 3-4 3 1 4 2 1 3 5 7 9 2 4 6 8 10 FLAT10 5 JP5 MDXA 3 1 JUMPER2X2 SÉRIE . 3-4 4 2 DGND 1 DGND JP1 JP3 JUMPER2 SERIE .POLI 9 SIZE A B C D E F G CONEXÃO DSP TEXAS DATE: USP A3 H CONECTORES 30/11/2008 9 FILE NAME: GIARETTA conexão texas_reg5.

5V) 10k 1% Cod.5V.5V.POLI CONEXÃO DSP TEXAS DATE: 9 USP SIZE A B C D E F G A3 H CONDICIONAMENTO 30/11/2008 9 FILE NAME: BY: GIARETTA conexão texas_reg5. Farnell: 63J7992 1 100n +2.5V R2 4 AD822A AD822A 1nF 1% -5V -5V C8 D2 10k BZV55-C3V3 Cod. Farnell: 1097197 2 C9 1nF 2 R9 10k 1% 12k 1% +5V +5V -5V +5V R10 3 VIN1 (-2.5V.5V.5V R8 10k 1% -5V D4 BZV55-C3V3 -5V D3 10MQ040 4 4 C11 1nF R15 10k 1% R16 12k 1% +5V 5 +5V 5 U3:A VIN2 (-2.DSN PAGE: REV: 1 3 of 8 J K [140] Luis Otávio de Pádua Filho . Farnell: 933-5870 7 5 10R 6 2 R5 R6 ADCINA0 8 R1 8 U1:B CD1 100n CD1D1 10MQ040 Cod.Trabalho de Conclusão de Curso A B C D E F G H J K C7 1nF R3 0 10k 1% 12k 1% Cod.5V) 100n 100n 8 R23 20k AD822A 1% 6 R24 7 5 +2.2. Farnell: 933-6125 +5V R4 0 U1:A VIN0 (-2. Farnell: 933-5765 1 3 4 +5V +5V -5V 1 20k 1% Cod.5V) 10k 1% 3 4 +2.2.Sorocaba 8 VIN3 (-2.2.5V 2 1 AD822A R17 20k 1% 6 5 8 R13 8 U3:B R18 7 AD822A 4 +5V -5V ADCINA2 10R 6 CD3 C12 1nF 100n CD3D6 BZV55-C3V3 100n 6 R14 10k 1% -5V D5 10MQ040 -5V 7 C13 1nF R21 10k +5V 1% +5V -5V 7 R22 12k 1% U4:A +5V 8 CD4 R19 8 CD4U4:B 10k 1% 2 1 3 4 Unesp .5V ADCINA3 10R R20 10k 1% -5V 4 AD822A C14 1nF -5V D8 BZV55-C3V3 D7 10MQ040 PEA .2.5V) 10k 1% 1 3 4 U2:A R11 20k 1% 5 4 8 R7 2 6 7 AD822A AD822A 8 U2:B R12 ADCINA1 10R 3 CD2 100n CD2C10 1nF 100n +2.

5V.5V) 10k 1% Cod.Unesp .5V) 10k 1% 1 3 20k 1% 7 5 10R 6 AD822A 2 R35 R36 ADCINA5 AD822A 8 R31 8 3 U6:A U6:B +5V -5V 3 CD6 C18 1nF 100n CD6D12 BZV55-C3V3 100n +2.2.5V) 10k 1% 1 3 20k AD822A 2 R41 1% 6 5 8 R37 8 U7:B CD7 R42 7 AD822A ADCINA6 10R 100n CD7- 100n 6 4 +2.2. Farnell: 933-6125 +5V R28 0 +5V -5V U5:A VIN4 (-2.5V R26 4 AD822A AD822A 10k 1% -5V -5V BZV55-C3V3 Cod.DSN PAGE: REV: 1 4 of 8 J K Luis Otávio de Pádua Filho 7 [141] .5V R32 4 10k 1% -5V -5V 4 D11 10MQ040 4 4 C19 1nF R39 10k 1% R40 12k 1% +5V +5V 5 +5V -5V 5 U7:A VIN6 (-2. Farnell: 933-5765 1 3 20k 1% Cod.5V. Farnell: 933-5870 7 5 10R 6 2 +5V R29 R30 ADCINA4 8 R25 1 4 8 U5:B CD5 100n CD5- 100n 1 +2.5V.5V 6 R38 10k 1% -5V C20 4 1nF -5V D14 BZV55-C3V3 D13 10MQ040 Trabalho de Conclusão de Curso C21 1nF 7 R45 10k +5V 1% +5V -5V R46 12k 1% CD8 U8:A VIN7 (-2.5V R44 10k 1% -5V 4 AD822A C22 1nF -5V D16 BZV55-C3V3 D15 10MQ040 PEA .POLI CONEXÃO DSP TEXAS DATE: 9 USP SIZE A B C D E F G A3 H CONDICIONAMENTO 30/11/2008 9 FILE NAME: BY: GIARETTA conexão texas_reg5.2. Farnell: 1097197 1nF C16 D10 D9 10MQ040 Cod.5V.5V) 10k 1% +5V 100n CD88 100n 2 1 3 AD822A R47 20k 1% 6 8 8 U8:B R48 7 ADCINA7 R43 8 4 5 10R +2. Farnell: 63J7992 2 C17 1nF R33 10k 1% 12k 1% +5V +5V 2 R34 VIN5 (-2.Sorocaba A B C D E F G H J K C15 1nF R27 0 10k 1% 12k 1% Cod.2.

5V. Farnell: 933-5870 7 5 10R 6 R53 R54 ADCINB0 8 R49 1 8 U9:B CD9 C23 CD9- 100n 100n 1 +2.5V) 10k 1% 2 1 3 4 R71 20k AD822A 1% 6 8 8 U12:B R67 R72 7 5 ADCINB3 10R AD822A CD12 CD12- 100n 100n 8 +2. Farnell: 933-6125 +5V R52 0 +5V -5V U9:A VIN8 (-2.2.2.5V R56 10k 1% -5V D19 10MQ040 -5V 4 4 C26 1nF R63 10k 1% R64 12k 1% +5V +5V 5 +5V -5V 5 U11:A VIN10 (-2.5V) 10k 1% Cod.DSN Luis Otávio de Pádua Filho .5V R50 4 AD822A AD822A 1nF 1% -5V -5V D18 BZV55-C3V3 Cod.5V) 10k 1% 3 4 2 1 AD822A R65 20k 1% 6 5 8 R61 8 U11:B R66 7 AD822A 4 CD11 ADCINB2 10R CD11- 100n 100n 6 +2.5V.5V.Trabalho de Conclusão de Curso A B C D E F G H J K C41 1nF R51 0 10k 1% 12k 1% Cod. Farnell: 1097197 D17 10MQ040 Cod.5V.5V 6 R62 10k 1% -5V C27 1nF -5V D22 BZV55-C3V3 D21 10MQ040 C28 1nF 7 R69 10k +5V 1% 7 R70 12k 1% +5V -5V U12:A +5V 8 Unesp .2.2.5V R68 10k 1% -5V C29 4 1nF -5V D24 BZV55-C3V3 D23 10MQ040 PEA . Farnell: 933-5765 1 3 4 +5V 2 20k 1% Cod.Sorocaba VIN11 (-2. Farnell: 63J7992 10k 2 C24 1nF R57 10k 1% 12k 1% +5V +5V 2 R58 VIN9 (-2.POLI CONEXÃO DSP TEXAS DATE: 9 USP SIZE A B C D E F G A3 H CONDICIONAMENTO 30/11/2008 9 FILE NAME: BY: GIARETTA PAGE: REV: 1 5 of 8 J K [142] conexão texas_reg5.5V) 10k 1% 1 3 4 2 20k 1% 7 5 4 R59 6 AD822A 8 R55 8 3 U10:A U10:B +5V -5V 3 R60 ADCINB1 10R AD822A CD10 C25 1nF CD10D20 BZV55-C3V3 100n 100n +2.

5V. Farnell: 933-6125 +5V R76 0 U13:A VIN12 (-2.5V) 10k +5V 8 CD16 U16:B 2 8 CD16- 100n 100n R91 1% 8 R95 1 3 4 20k AD822A 1% 6 7 5 4 R96 ADCINB7 10R AD822A +2.Unesp .5V R80 10k 1% -5V -5V D27 10MQ040 100n 100n 4 4 C34 1nF R87 10k 1% R88 12k 1% +5V +5V 5 +5V 5 -5V U15:A VIN14 (-2.2. Farnell: 933-5765 1 3 4 +5V +5V -5V 1 20k 1% Cod. Farnell: 63J7992 2 C32 1nF R81 10k 1% 12k 1% +5V +5V 2 R82 3 VIN13 (-2.5V) 10k 1% Cod.5V) 10k 1% 1 3 4 U14:A R83 20k 1% 7 5 4 8 R79 2 6 10R AD822A 8 U14:B R84 ADCINB5 +5V -5V 3 AD822A CD14 C33 1nF CD14D28 BZV55-C3V3 +2. Farnell: 1097197 1% -5V -5V C31 D26 D25 10k 10MQ040 Cod.5V.2.5V R74 4 AD822A AD822A 1nF BZV55-C3V3 Cod.Sorocaba A B C D E F G H J K C30 1nF R75 0 10k 1% 12k 1% Cod. Farnell: 933-5870 7 5 10R 6 2 R77 R78 ADCINB4 8 R73 8 U13:B CD13 CD13- 1 100n 100n +2.2.5V R92 10k 1% -5V C37 1nF -5V D32 BZV55-C3V3 D31 10MQ040 PEA .5V.POLI CONEXÃO DSP TEXAS DATE: 9 USP SIZE A B C D E F G A3 H CONDICIONAMENTO 30/11/2008 9 FILE NAME: BY: GIARETTA conexão texas_reg5.5V) 10k 1% 1 3 4 2 20k AD822A R89 1% 6 5 8 R85 8 U15:B R90 7 AD822A 4 CD15 ADCINB6 10R CD15C35 1nF -5V 6 +2.5V.5V 100n 100n 6 R86 10k 1% -5V D30 BZV55-C3V3 D29 10MQ040 Trabalho de Conclusão de Curso R93 10k +5V 1% +5V -5V R94 12k 1% U16:A 8 VIN15 (-2.2.DSN PAGE: REV: 1 6 of 8 J K Luis Otávio de Pádua Filho 7 C36 1nF 7 [143] .

5V -2.5V CD17A7 22u CD17100n DGND -5V OE1 OE2 74HCT541 GND=DGND VCC=+5VDD 1 19 7 C58 100n DGND +5VDD C57 100n C55 100n C56 C50 C52 C53 C54 C51 100n 100n 100n 100n 100n 100n Unesp .5V +2.5V +2.5V +2.5V 10k 1% +5V 4 +5V 4 U19:A R97 CD17A 10k 1% 2 8 1 3 AD822A 22u +5V 5 4 5 CD17 C38 100n 100n -5V U17 J15 6 DACA DACB DACC DACD 1 2 3 4 5 6 CONN-H6 -2.5V DACD DACC +2.5V +2.5V R98 2.5V +2.5V +2.Sorocaba 8 8 CD21 100n 9 DGND PEA .5V +2.POLI USP SIZE A B C D E F G A3 H CONEXÃO DSP TEXAS DATE: DAC 30/11/2008 9 FILE NAME: BY: GIARETTA conexão texas_reg5.DSN PAGE: REV: 1 7 of 8 J K [144] Luis Otávio de Pádua Filho .5V +5V -5V 5 7 6 2 22u 100n 10n CD18B CD18A C39 100n CD18 C40 10n 2 8 CD19 AD822A CD19- 100n 100n 3 +5V 3 -2.Trabalho de Conclusão de Curso A B C D E F G H J K 0 0 1 +5V -5V 1 U18 1 2 3 4 TP VIN NC GND ADR441BRZ TP1 NC1 VOUT TRIM 8 7 6 5 4 U19:B 2.5V DACB DACA 1 2 3 4 5 6 7 8 VDD VOUTD VOUTC VREFL VREFH VOUTB VOUTA VSS DAC7614U RESETSEL RESET LOAD NC CS CLK SDI GND 16 15 14 13 12 11 10 9 U21 18 17 16 15 14 13 12 11 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 D0 D1 D2 D3 D4 D5 D6 D7 2 3 4 5 6 7 8 9 CANRXA DGND CANTXA SPICLKA SPISIMOA DGND DGND DGND 6 +2.

Unesp .POLI USP SIZE A B C D E F G A3 H CONEXÃO DSP TEXAS REGULADORES DATE: 30/11/2008 9 FILE NAME: BY: GIARETTA conexão texas_reg5.Sorocaba A B C D E F G H J K 0 0 1 1 2 2 3 +15VA +5V 3 U22 R99 1 VI GND 7805 VO 3 R101 330R 10R 4 100u 100u 330n 2 C42 C59 C44 C1 100n C5 100u C3 10n D33 1SMB5919BT3 LD1 LED 4 GND C43 100u 100u C60 C45 330n 1 GND C2 100n C4 C6 100u 10n D34 1SMB5919BT3 LD2 LED 5 5 2 VI VO 3 R100 10R R102 U20 7905 -5V 330R -15VA 6 6 Trabalho de Conclusão de Curso 7 7 8 8 9 PEA .DSN PAGE: REV: 1 8 of 8 J K Luis Otávio de Pádua Filho [145] .

4 SN75174DW OUT3- 14 R5 10k SMD 74HCT132 GND=DGND VCC=+5VDD DZ8 DZ9 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 5 6 DGND +5VDD 6 A.2 GND OUT1VCC 4 20 1 10k SMD HCPL-2200 R1 74HCT132 GND=DGND VCC=+5VDD +5VDD DZ2 DZ3 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 1 CD1 DGND 100n CD4A 10n +5VDD CD1A 2 10n +3V3 JUMPER DGND 1 2 JPWM2 TEST PIN ` 1 3 PWMTRIP2 PT2 R4 680R 1 2 6 3 4 GND C4 100p U3 HCPL-2200 PI9 VCC U1:B 4 5 8 7 6 5 HCPL-2200 9 U4:B IN2 OUT2+ 8 CONN-D9F 3 PWM3 CD3 100n DZ4 BZX284C5V6 C6 100u SN75174DW OUT2- 6 R3 10k SMD 74HCT132 GND=DGND VCC=+5VDD DZ5 DZ6 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 Conectados no mesmo terra na placa de disparadores 2 3 4 DGND +5VDD 4 +3V3 JUMPER 1 3 PWMTRIP2 JPWM3 U1:C 10 8 9 1 PT3 TEST PIN ` R6 680R C7 100p 1 2 3 4 U15 HCPL-2200 PI10 VCC 8 7 6 GND U4:C 11 5 HCPL-2200 IN3 OUT3+ 12 CONN-D9F 5 2 PWM5 CD15 100n DZ7 BZX284C5V6 C9 100u 15 ENA3.POLI USP SIZE A B C D E F G A3 INTERFACE A/D PWM R2 DATE: 9 SAÍDAS PWM 30/11/2008 FILE NAME: BY: GIARETTA interface.Sorocaba 8 1 8 9 DGND PEA .DSN PAGE: REV: 2 1 of 11 H J K [146] Luis Otávio de Pádua Filho 2 .2 – Interface AD/PWM +3V3 JUMPER JPWM4 1 2 PT4 TEST PIN ` 1 7 3 PWMTRIP2 R8 U1:D 13 11 12 680R C10 100p 1 2 3 4 U5 HCPL-2200 PI11 VCC 8 7 6 19 5 U4:D IN4 GND CONN-D9F OUT4+ 18 PWM7 CD5 R7 10k SMD DZ10 PTGND1 TEST PIN 74HCT132 GND=DGND VCC=+5VDD 100n HCPL-2200 BZX284C5V6 C12 100u SN75174DW OUT4- 16 DZ11 DZ12 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 7 Unesp .Trabalho de Conclusão de Curso A +5VDD B C D E F G H J K 0 JUMPER 1 +3V3 TEST PIN ` 3 PWMTRIP2 JPWM1 R2 680R 1 2 3 3 4 GND VCC PT1 C1 100p 8 7 6 5 100n 1 HCPL-2200 CD4 U2 100n PI8 U4:A IN1 OUT1+ 2 0 CONN-D9F 1 U1:A 1 2 PWM1 CD2 DZ1 BZX284C5V6 C3 100u 5 10 ENA1.

DSN PAGE: REV: 2 2 of 11 J K Luis Otávio de Pádua Filho 13 1 6 2 7 3 8 4 9 5 7 [147] .Unesp .2 OUT1+ OUT12 4 GND VCC 20 0 CONN-D9F 1 U6:A 1 2 PWM9 CD7 DZ13 C15 100u 1 10k SMD HCPL-2200 R9 74HCT132 GND=DGND VCC=+5VDD +5VDD DZ14 CD10A 10n DZ15 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 2 1 CD6 DGND 100n CD6A 2 +3V3 10n TEST PIN ` DGND 680R 1 +5VDD JPWM6 JUMPER 1 3 PWMTRIP2 PT6 R12 100p 1 2 6 3 4 GND VCC HCPL-2200 C16 8 7 6 5 U8 U10:B 9 IN2 OUT2+ 8 PI13 CONN-D9F U6:B 4 5 3 PWM11 CD8 100n DZ16 BZX284C5V6 C18 100u SN75174DW OUT2- 6 R11 10k SMD 74HCT132 GND=DGND VCC=+5VDD HCPL-2200 DZ17 DZ18 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 Conectados no mesmo terra na placa de disparadores 2 2 3 4 DGND +5VDD 4 +3V3 JUMPER 1 JPTM1 TEST PIN ` 3 PWMTRIP2 PT7 R14 680R C19 100p 1 2 U9 HCPL-2200 PI14 VCC 1 U6:C 10 8 9 8 7 3 4 GND U10:C 11 6 5 HCPL-2200 IN3 OUT3+ 12 CONN-D9F 5 T1PWM CD9 100n DZ19 BZX284C5V6 C21 100u 15 ENA3.Sorocaba A +5VDD B C D E F G H J K 0 JUMPER 1 +3V3 TEST PIN ` 3 PWMTRIP2 JPWM5 R10 680R 1 2 3 3 4 GND VCC PT5 C13 100p 8 7 6 5 100n BZX284C5V6 1 HCPL-2200 CD10 U7 100n PI12 U10:A IN1 5 10 ENA1.POLI USP SIZE A B C D E F G A3 H INTERFACE A/D PWM R2 DATE: 9 SAÍDAS PWM 30/11/2008 FILE NAME: BY: GIARETTA interface.4 SN75174DW OUT3- 14 R13 10k SMD 74HCT132 GND=DGND VCC=+5VDD DZ20 DZ21 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 2 5 6 DGND 6 +5VDD Trabalho de Conclusão de Curso +3V3 JUMPER 1 3 2 JPTM2 PWMTRIP2 PT8 TEST PIN ` R16 U6:D 680R 1 C22 100p 1 2 U16 HCPL-2200 PI15 VCC 8 7 19 11 3 6 U10:D IN4 OUT4+ 18 CONN-D9F 7 T2PWM 12 4 74HCT132 GND=DGND VCC=+5VDD R15 10k SMD GND 5 HCPL-2200 CD16 100n DZ22 BZX284C5V6 C24 100u SN75174DW OUT4- 16 DZ23 TEST PIN DZ24 PTGND2 BZX284C5V6 BZX284C5V6 8 1 8 9 DGND PEA .

2 GND OUT1VCC 4 20 R17 1 10k SMD DZ26 CD13A 10n DZ27 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 1 CD11 DGND 100n CD11A +5VDD 10n 2 2 +3V3 DGND TEST PIN ` PWMTRIP2 JUMPER JPTM4 R20 680R 1 PT10 C28 100p 1 2 U17 HCPL-2200 PI17 VCC 1 3 U11:B 4 6 3 4 74HCT132 GND=DGND VCC=+5VDD 5 8 7 6 GND U13:C 11 5 IN3 OUT3+ 12 CONN-D9F 3 T4PWM CD17 100n HCPL-2200 DZ28 BZX284C5V6 C30 100u 15 ENA3.DSN PAGE: REV: 2 3 of 11 J K [148] Luis Otávio de Pádua Filho 2 .Trabalho de Conclusão de Curso A +5VDD +3V3 B C D E F G H J K JPTM3 JUMPER 1 0 1 3 PWMTRIP2 TEST PIN ` R18 680R 1 2 7 6 GND VCC C25 100p 8 HCPL-2200 U12 100n PI16 U13:A 1 IN1 OUT1+ 2 Conectados no mesmo terra na placa de disparadores PT9 CD13 0 CONN-D9F U11:A 1 3 3 4 74HCT132 GND=DGND VCC=+5VDD HCPL-2200 +5VDD 100n 5 2 T3PWM CD12 BZX284C5V6 DZ25 C27 100u 5 10 ENA1.Sorocaba 8 74HC14 GND=DGND VCC=+3V3 11 13 U11:D 13 11 12 74HCT132 GND=DGND VCC=+5VDD 19 SN75174DW U13:D IN4 OUT4+ OUT4SN75174DW 18 16 74HCT08 GND=DGND VCC=+5VDD 8 DGND DGND PEA .POLI 9 DGND GND_PWM INTERFACE A/D PWM R2 DATE: 9 USP SIZE A B C D E F G A3 H SAÍDAS PWM 30/11/2008 FILE NAME: BY: GIARETTA interface.4 SN75174DW OUT3- 14 R19 PTGND3 TEST PIN 10k SMD 1 DZ29 DZ30 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 2 3 4 GND_PWM U48:B 4 3 DGND 4 +3V3 R117 680R U47 HCPL-2200 +5VDD VCC 74HC14 GND=DGND VCC=+3V3 8 7 6 1 5 1 PDPINT_EXT 2 GND 3 MA 2 100p 3 CONN-SIL3 PI_EXT 1 C80 U48:A 2 3 GND JP3 JUMPER 1 5 U48:C 5 5 74HC14 GND=DGND VCC=+3V3 6 D10 MURS160T3 4 CD47 HCPL-2200 100n +3V3 U46:A 2 1 3 2 74HC14 GND=DGND VCC=+3V3 U46:C CD48 PWMTRIP2 74HCT08 GND=DGND VCC=+5VDD +5VDD 100n DGND DGND TRIP 3 1 2 U48:D 9 8 13 12 10 6 +5VDD CD46 JP4 JUMPER 100n DGND 74HC14 GND=DGND VCC=+3V3 74HCT08 GND=DGND VCC=+5VDD 6 U48:E U46:B 11 10 4 6 5 7 U11:C 10 8 9 9 74HC14 GND=DGND VCC=+3V3 U48:F U13:B PI7 74HCT132 GND=DGND VCC=+5VDD PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 2 4 6 8 10 FLAT10 180º PWM3 PWM7 PWM11 T2PWM T4PWM IN2 OUT2+ OUT28 6 74HCT08 GND=DGND VCC=+5VDD 7 9 8 U46:D 12 Unesp .

4 SN75174DW OUT3- 14 R26 10k DZ38 DZ39 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 4 PIBCC CONN-D9F P/ Placa Rele 5 DGND 13 12 74HCT14 GND=DGND VCC=+5VDD 5 GND_RELE U20:D CIRCUITO DE TRIP +5VDD +5VDD +5VDD U26:B 3 4 GND=DGND 74LVC14 VCC=+3V3 Trabalho de Conclusão de Curso 11 GND=DGND VCC=+3V3 10 TRIP K U26:C 5 74LVC14 6 74HCT14 GND=DGND VCC=+5VDD U20:E 1 JP11 JUMPER 3 2 A 6 6 LD7 LED CD30 100n R29 U31 PITRIP U26:A 1 2 3 4 A R28 330R C D 2 U30 U27:A HCPL-2200 DGND 8 VCC 680R 13 74LVC14 GND=DGND VCC=+3V3 12 9 U20:F 8 74HCT14 GND=DGND VCC=+5VDD DGND GND=DGND VCC=+3V3 19 1 1 2 3 CONN-SIL3 7 2 +5V2 PDPINT MA 2 1 74LVC14 GND=DGND VCC=+3V3 8 5 6 11 12 6 +5VDD 74HCT14 GND=DGND VCC=+5VDD 5 GND 3 100p ERRO 1 2 3 4 D1 R31 10k +3V3 74HC30 VCC=+5VDD +5VDD HCPL-2200 R30 U26:E 11 10 74LVC14 MURS160T3 120R TBLOCK-I3 8 U21:D IN4 OUT4+ OUT4SN75174DW 18 16 DGND DGND CD26 100n DGND CD31 DGND 100n DGND 8 U26:F 9 8 74LVC14 GND=DGND VCC=+3V3 9 DGND GND_RELE PEA .DSN PAGE: BY: GIARETTA REV: 2 4 of 11 J K Luis Otávio de Pádua Filho 7 U26:D 1 C40 PI24 7 [149] .Unesp .Sorocaba A +5VDD B C D E F G H J K CD21 0 R21 330R 1 2 A 4 GND VCC C31 100p 8 7 6 5 100n BZX284C5V6 HCPL-2200 U14 100n 0 U21:A 1 IN1 5 100u 10 ENA1.POLI INTERFACE A/D PWM R2 DATE: 9 USP SIZE A B C D E F G A3 H SAIDAS (FLAGS) RELÉS E CHAVE ESTÁTICA 30/11/2008 FILE NAME: interface.2 GND OUT1+ OUT1VCC 2 4 20 U20:A LD1 K 3 GPO0 1 2 (CHAVE ESTATICA) CD14 DZ31 C33 1 10k +5VDD R24 HCPL-2200 74HCT14 GND=DGND VCC=+5VDD LED DZ32 DZ33 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 PICHE CONN-D9F 1 CD20 100n DGND +5VDD P/ Disparadores GND_RELE CD20A 10n 330R 1 2 A 4 GND VCC 2 R22 100p 8 7 6 5 HCPL-2200 C34 U18 U21:B 9 IN2 OUT2+ 8 2 U20:B LD2 K LED HCPL-2200 +5VDD 3 GPO1 3 74HCT14 GND=DGND VCC=+5VDD 4 DGND (RELE 1) CD18 100n DZ34 BZX284C5V6 C36 100u SN75174DW OUT2- 6 3 10k R25 DZ35 DZ36 BZX284C5V6 BZX284C5V6 1 6 2 7 3 8 4 9 5 PIBP CONN-D9F P/ Placa Rele 3 DGND R23 330R 100p C37 1 2 U19 HCPL-2200 GND_RELE VCC 8 7 3 4 GND U21:C 11 6 5 HCPL-2200 IN3 OUT3+ 12 4 U20:C LD3 K LED A GPO2 5 74HCT14 GND=DGND VCC=+5VDD 6 (RELE 2) CD19 100n DZ37 BZX284C5V6 C39 100u 15 ENA3.

POLI 9 INTERFACE A/D PWM R2 DATE: 9 USP DGND DGND DGND (Sinais de Erros) 30/11/2008 SIZE A B C D E F G A3 H FILE NAME: BY: GIARETTA interface.Sorocaba 100n 100n 12 10 8 8 1k 4 JP10 GPI13 3 + 3 4 1 5 CHAVE 1 RESET AGND LF347MAGND 4 LF347MAGND AGND (ERRO 5) 100R EN C49 R51 10k 74HC14 GND=DGND VCC=+3V3 JUMPER2X2 C47 ELECT_SMD_4U735V - DGND - 8 4044 GND VCC 16 ELECT_SMD_4U735V PEA .Trabalho de Conclusão de Curso A +3V3 B C D E F G H J K +5VDD 0 3 +3V3 2 DGND 0 ENTRADAS DIGITAIS +3V3 (DA PLACA DE ERROS) D2 BAV99 R32 1k 1 3 1 ED2 U33:A 10k + R34 R33 3 CHAVE JUMPER2X2 ED3 SW1 4 2 ED1 JP5 1 9 2 10 3 11 4 12 5 13 6 14 7 15 8 ED4 ED5 J1 R27 330R GPI9 2 100R 1 74HC14 GND=DGND VCC=+3V3 +3V3 ELECT_SMD_4U735V DGND - 1 (ERRO 1) R35 10k C44 LD4 +5VDD 1 CD33 DGND 3 2 CD27 100n +5VDD DGND A +3V3 DGND 100n +3V3 DGND DGND R53 2 DGND BAV99 D3 R36 1k 1 CHAVE JUMPER2X2 DGND 3 1 4 2 1 K LED VD +15V 2 U22 CONN-D15F 1M ZM33164CL GND U33:B 10k GPI10 + R38 R37 3 100R SW2 JP6 LD8 K C LED VM 1 VCC OUT 3 R57 R56 4 3 74HC14 GND=DGND VCC=+3V3 10k +15V 30k (ERRO 2) 10k ELECT_SMD_4U735V - 9 8 74HC14 GND=DGND VCC=+3V3 OUT 330R 74HCT14 GND=DGND VCC=+5VDD +5VDD 16 S R EN VCC GND U24:A 6 5 8 4 A 3 R39 C46 U33:F R94 4044 4 3 9 7 2 U27:B U25:B R52 1K 3 RESET LD5 +3V3 DGND 3 2 1 DGND +3V3 DGND AGND 2 11 D4 4 BAV99 13 U27:D 12 DZ75 CD25 JP7 74HCT14 GND=DGND VCC=+5VDD 100n 1SMB5927BT3 LF347M AGND K 3 LED VD 4 R40 1k 1 3 1 4 2 JUMPER2X2 DGND 11 U33:C 10k GPI11 + R42 R41 3 CHAVE 100R SW3 1 6 5 74HC14 GND=DGND VCC=+3V3 DGND -15V (ERRO3) U27:E 10 A +5VDD R55 -15V R43 5 ELECT_SMD_4U735V - 10k C48 U23 74HCT14 GND=DGND VCC=+5VDD +3V3 9 3 2 1M ZM33164CL LD9 U27:F 8 DGND K D LED +5VDD 1 VCC OUT 3 R59 R58 5 GND 10k 30k DGND DGND +3V3 R54 D5 74HCT14 GND=DGND VCC=+5VDD BAV99 6 330R 5 10 6 11 OUT 1 S 11 U24:B R44 R46 10k K R95 U27:C 4044 2 U25:C 1K LD6 JP8 R45 SW4 3 1 1k 3 1 4 2 DGND 74HCT14 GND=DGND VCC=+5VDD 16 R EN VCC GND 12 5 8 LED VD 6 RESET U33:D GPI12 12 13 + 7 AGND CHAVE 100R 5 DZ76 JUMPER2X2 (ERRO 4) 1SMB5927BT3 4 R47 7 10k 74HC14 GND=DGND VCC=+3V3 - C50 ELECT_SMD_4U735V DGND 15 14 U25:D 4044 S +3V3 R OUT 1 +5VDD +15V DGND 3 LF347M AGND A 6 AGND 7 -15V 5 +3V3 2 11 EN DGND 8 U24:D D6 GND VCC BAV99 1 11 DGND U24:C 16 13 9 R60 R48 U33:E R50 10k 10 11 CD24U25:A 3 10k S OUT 13 CD24+ SW6 R49 SW5 3 1 4 2 R CHAVE + 14 8 Unesp .DSN PAGE: REV: 2 5 of 11 J K [150] Luis Otávio de Pádua Filho 1 A .

POLI INTERFACE A/D PWM R2 DATE: 9 9 SIZE A B C D E F G USP A3 H (Saídas Digitais Disponíveis) 30/11/2008 FILE NAME: interface.Unesp .DSN PAGE: BY: GIARETTA REV: 2 6 of 11 J K Luis Otávio de Pádua Filho 7 [151] .Sorocaba A B C D E F G H J K +5VDD 0 0 C52 100p 1 2 3 GND=DGND VCC=+5VDD 4 330R R98 U29 HCPL-2200 PI18 8 7 6 VCC U28:A 1 GPO3 +5VDD 74HCT14 1 2 GND 5 HCPL-2200 CD29 100n 1 2 3 4 1 C54 100u CONN-SIL4 R96 U28:B 3 5 74HCT14 +5VDD +5VDD 6 330R 74HCT14 GND=DGND VCC=+5VDD LED 4 10k K A SD1 GND=DGND VCC=+5VDD R97 LD10 U28:C 2 2 CD28 100n DGND C55 100p R101 330R 1 U34 HCPL-2200 PI20 VCC 3 GPO4 +5VDD 11 8 U28:E 10 74HCT14 GND=DGND VCC=+5VDD 2 3 4 GND 7 6 5 CD34 100n 1 2 3 4 3 C57 U28:F HCPL-2200 9 8 GND=DGND 74HCT14 VCC=+5VDD +5VDD 100u CONN-SIL4 PI19 4 74HCT14 GND=DGND VCC=+5VDD LED DGND GPO0 GP02 GP04 GPO6 GPO8 GPI10 GPI12 GPI14 GPI16 330R FLAT20 180º 1 3 5 7 9 11 13 15 17 19 DGND GPO1 GPO3 GPO5 GPO7 GPI9 GPI11 GPI13 GPI15 GPI17 2 4 6 8 10 12 14 16 18 20 10k 13 12 K A R99 U28:D R100 LD11 SD2 4 5 C58 100p R104 330R 1 U37 HCPL-2200 PI21 VCC 5 8 U36:B GPO5 +5VDD 3 4 74HCT14 GND=DGND VCC=+5VDD 2 3 4 GND 7 6 5 CD37 100n 1 2 3 4 PI27 SD1 C60 U36:A 1 2 74HCT14 GND=DGND VCC=+5VDD +5VDD SD2 CONN-SIL4 R102 6 10k R103 330R LD12 K LED A 5 U36:C 6 GND=DGND 74HCT14 VCC=+5VDD SD3 HCPL-2200 100u SD3 SD4 1 2 3 4 5 6 7 8 9 6 Trabalho de Conclusão de Curso Tblock9 +5VDD CD36 7 100n DGND C71 100p R109 330R 1 U38 HCPL-2200 PI22 VCC 8 U36:E GPO6 11 +5VDD 10 74HCT14 GND=DGND VCC=+5VDD 2 3 4 GND 7 6 5 CD38 100n 1 2 3 4 8 C73 R105 10k 13 CONN-SIL4 U36:D 12 74HCT14 GND=DGND VCC=+5VDD R106 330R LD13 K LED A 9 U36:F 8 74HCT14 GND=DGND VCC=+5VDD SD4 HCPL-2200 100u 8 PEA .

Sorocaba 8 8 9 PEA .Trabalho de Conclusão de Curso A B C D E F G H J K 0 0 1 1 +5VDD 2 2 C74 100p R112 330R 1 U42 HCPL-2200 PIL VCC 8 U41:B 3 GPO7 3 +5VDD 4 74HCT14 GND=DGND VCC=+5VDD 2 3 4 GND 7 6 5 HCPL-2200 (DVR ATIVO) CD42 100n C76 100u 1 2 3 4 5 3 R110 U41:A 1 330R 74HCT14 GND=DGND VCC=+5VDD LED 2 10k K A R111 LD14 TBLOCK5 (LAMPADAS DA PORTA) 4 +5VDD 4 C77 100p R115 330R 1 U43 HCPL-2200 VCC 5 GPO8 11 +5VDD 8 U41:E 10 74HCT14 GND=DGND VCC=+5VDD 2 3 4 GND 7 6 5 5 (ERRO DVR) CD43 U41:D 13 12 74HCT14 GND=DGND VCC=+5VDD R113 10k R114 330R LD15 K LED A HCPL-2200 100n 6 6 U41:C 5 6 +5VDD 7 CD41 100n DGND 74HCT14 GND=DGND VCC=+5VDD U41:F 7 9 8 74HCT14 GND=DGND VCC=+5VDD Unesp .POLI USP SIZE A B C D E F G A3 H INTERFACE A/D PWM R2 DATE: 9 SAÍDAS PARA LAMPADAS DO PAINEL 30/11/2008 FILE NAME: BY: GIARETTA interface.DSN PAGE: REV: 2 7 of 11 J K [152] Luis Otávio de Pádua Filho .

DSN PAGE: REV: 2 8 of 11 J K Luis Otávio de Pádua Filho 7 PI31 C83 1 VCC 8 U45:C U45:D 7 [153] .POLI 9 SIZE A B C D E F G INTERFACE A/D PWM R2 DATE: 9 USP A3 H (ENTRADAS DISPONÍVEIS) 30/11/2008 FILE NAME: BY: GIARETTA interface.Sorocaba A B C D E F G H J K 0 0 R116 680R HCPL-2200 +3V3 U39 1 2 7 6 GND VCC PI28 1 1 2 3 100p 3 CONN-SIL3 MURS160T3 HCPL-2200 100n C79 5V GND MA 1 8 U44:A 2 74HC14 GND=DGND VCC=+3V3 +3V3 3 U44:B 4 74HC14 GND=DGND VCC=+3V3 GPI14 1 D9 4 5 CD39 CD44 2 DGND 100n DGND U44:E 11 10 2 R118 680R HCPL-2200 +3V3 74HC14 GND=DGND VCC=+3V3 U35 1 2 7 6 GND VCC U44:F 8 5 PI29 3 100p 3 1 2 3 CONN-SIL3 MURS160T3 C81 5V GND MA U44:C 6 74HC14 GND=DGND VCC=+3V3 13 U44:D 12 74HC14 GND=DGND VCC=+3V3 GPI15 9 8 74HC14 GND=DGND VCC=+3V3 5 3 D11 4 CD35 100n U45:E HCPL-2200 11 10 4 DGND 74HC14 GND=DGND VCC=+3V3 4 U45:F R121 680R +3V3 9 8 U50 HCPL-2200 5 1 2 3 CONN-SIL3 PI30 5V GND MA 100p C82 1 2 3 VCC 8 7 6 1 U45:A 2 74HC14 GND=DGND VCC=+3V3 3 U45:B 4 74HC14 GND=DGND VCC=+3V3 GPI16 74HC14 GND=DGND VCC=+3V3 5 DGND D14 MURS160T3 4 GND 5 HCPL-2200 CD50 100n +3V3 CD45 6 DGND 100n 6 Trabalho de Conclusão de Curso R122 680R +3V3 DGND U51 HCPL-2200 1 2 3 CONN-SIL3 5V GND MA 2 100p 3 7 6 5 6 74HC14 GND=DGND VCC=+3V3 13 12 74HC14 GND=DGND VCC=+3V3 GPI17 D15 MURS160T3 4 GND 5 HCPL-2200 CD51 100n 8 DGND 8 PEA .Unesp .

Sorocaba 8 8 PT22 TEST PIN VIN5 VIN11 1 PEA .DSN Luis Otávio de Pádua Filho 1 .POLI 9 SIZE A B C D E F G INTERFACE A/D PWM R2 DATE: 9 USP A3 H SHUNTS E GRAMPEADORES DOS LEMS 30/11/2008 PAGE: REV: 2 9 of 11 J K [154] FILE NAME: BY: GIARETTA interface.Trabalho de Conclusão de Curso A AGND +15V -15V B C D E F G H J K PITCFA 50R-25V RV1 +15V -15V +15V -15V 0 1 2 3 4 50R-25V PITPDC PT11 TEST PIN CONN-SIL4 MOLEX 4P 1 RV7 R73 R74 NC PITPLC 1 2 3 4 RV13 50R-25V 0 R61 AGND AGND NC NC NC R62 1 2 3 4 R85 PT17 TEST PIN CONN-SIL4 MOLEX 4P 1 R86 AGND AGND NC NC CONN-SIL4 MOLEX 4P PT23 TEST PIN 1 VIN0 +15V -15V 1 VIN6 +15V -15V VIN12 PITCFB 1 2 3 4 50R-25V RV2 PITPFA PT12 TEST PIN CONN-SIL4 MOLEX 4P 1 +15V -15V RV8 50R-25V PITPCA 1 2 3 4 RV14 50R-25V R63 R75 AGND NC AGND NC NC R64 1 2 3 4 R76 NC R87 PT18 TEST PIN CONN-SIL4 MOLEX 4P 1 R88 AGND NC NC 2 CONN-SIL4 PT24 TEST PIN 2 VIN1 +15V -15V 1 PTAGND2 TEST PIN +15V -15V VIN7 VIN13 PITCFC 50R-25V 1 RV3 PITPFB PT13 TEST PIN CONN-SIL4 MOLEX 4P 1 PTAGND3 RV9 50R-25V TEST PIN +15V -15V 3 1 2 3 4 PITPCB R77 AGND NC RV15 R78 NC 1 2 3 4 1 50R-25V 3 R65 AGND NC NC R66 1 2 3 4 R89 PT19 TEST PIN AGND CONN-SIL4 MOLEX 4P 1 R90 NC NC CONN-SIL4 MOLEX 4P PT25 TEST PIN 4 VIN2 +15V -15V 1 VIN8 VIN14 +15V -15V +15V -15V 4 PITCCA 50R-25V 1 2 3 4 RV4 PITPFC PT14 TEST PIN CONN-SIL4 MOLEX 4P 1 RV10 50R-25V 1 2 3 4 PITPCC R79 AGND NC RV16 R80 NC 1 2 3 4 50R-25V R67 AGND NC NC R68 R91 PT20 TEST PIN AGND CONN-SIL4 MOLEX 4P 1 R92 NC NC 5 CONN-SIL4 MOLEX 4P PT26 TEST PIN 5 VIN3 VIN9 +15V -15V 1 VIN15 +15V -15V 6 1 2 3 4 PITCCB R69 AGND NC NC RV5 50R-25V PITPLA PT15 TEST PIN CONN-SIL4 MOLEX 4P 1 RV11 50R-25V 1 2 3 4 6 R70 R81 AGND NC R82 NC CONN-SIL4 MOLEX 4P PT21 TEST PIN PI26 7 VIN4 +15V -15V PTAGND1 RV6 50R-25V 1 VIN10 TEST PIN +15V -15V PTAGND4 PITPLB R71 R72 NC NC PITCCC 1 2 3 4 AGND CONN-SIL4 MOLEX 4P RV12 50R-25V PACKAGE=PRE-SQ1 1 2 3 4 TEST PIN AGND VIN0 VIN2 VIN4 VIN6 VIN8 VIN10 VIN12 VIN14 AGND 1 1 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 AGND VIN1 VIN3 VIN5 VIN7 VIN9 VIN11 VIN13 VIN15 AGND 7 R83 PT16 TEST PIN CONN-SIL4 MOLEX 4P 1 R84 AGND NC NC FLAT20 180º Unesp .

Sorocaba A B C D E F G H J K 0 0 1 1 +5VDD +3V3 U40 LM317L 2 PI6 1 2 3 TBLOCK-I3 1000u 220n 3 VI ADJ VO 2 2 R107 C64 1k 1% 1 C61 C62 C63 1000u C65 100n 100u C66 100n DZ72 R108 1k62 1% C2 C5 1SMB5914BT3 470u 470u 3 3 DGND +15V DGND 4 4 5 C67 1000u C68 220n C8 470u C11 470u D7 1N5353BRL 5 PI5 1 2 3 4 AGND 6 CONN-SIL4 AGND 6 C69 1000u C70 220n C14 470u C17 470u Trabalho de Conclusão de Curso D8 1N5353BRL -15V 8 8 9 PEA .POLI USP SIZE A B C D E F G A3 H INTERFACE A/D PWM R2 DATE: 9 ALIMENTAÇÃO 30/11/2008 FILE NAME: BY: GIARETTA interface.Unesp .DSN PAGE: REV: 2 10 of 11 J K Luis Otávio de Pádua Filho 7 7 [155] .

DSN Luis Otávio de Pádua Filho .4 SN75175D 9 U19:E 11 TRI 12 VDD=+15V 4049 VSS=GND FLAT14 C12 PDDR1_ERR CAR 100n 6 6 U19:F 14 15 VDD=+15V 4049 VSS=GND +5V 1 PT14 TEST PIN 7 7 A.3 – Disparadores PD10 1 6 2 7 3 8 4 9 5 +5VDISP1 CE+ CE- 470n +15V +15V Unesp .2 DZ2 4 100n 2 U22:A CD2 100n 4049 3 2 VDD=+15V VSS=GND PDDR2_ERR 2 U22:B 5 4 VDD=+15V 4049 VSS=GND 1 PT2 TEST PIN 3 3 +5V 11 U3:E 12 VDD=+15V 4050 VSS=GND 1 PT13 TEST PIN +15V +15V +15V 4 4 PD7 1 +5VDISP1 6 2 AUX0+ 7 3 AUX08 4 GNDDISP MA 9 5 470n 14 C21 U3:F 15 C14 PDDR1 U12:C U17:C 40109 VDD=+15V 4050 VSS=GND 14 12 10 8 6 4 2 13 11 9 7 5 3 1 R37 470n 10k R36 10k SMD 120R SMD 1% R15 10 9 IN3+ IN3OUT3 12 11 10 5 DB9-F-90-C CAR1=CAR 10k SMD BZX79C5V6 5 11 VCC=+5V VDD=+15V VSS=GND R38 DZ13 DZ14 BZX79C5V6 ENA3.Trabalho de Conclusão de Curso A +5V B C D E F G H J K 0 1 6 2 7 3 8 4 9 5 3 2 PD1 +5VDISP1 AH+ U1:A 1 PT1 TEST PIN 14 12 10 8 6 4 2 +15V +15V 0 +15V C20 470n VDD=+15V 4050 VSS=GND PDDR2 13 11 9 7 5 3 1 AH- R18 U1:B R20 GNDDISP MA 2 1 IN1+ IN13 +5V 2 R1 U20:A U2:A OUT1 4 VCC=+5V VDD=+15V VSS=GND 3 40109 5 120R SMD 1% 10k 4 VDD=+15V 4050 VSS=GND 10k SMD C10 1 DB9-F-90-C CAR1=CAR 10k SMD BZX79C5V6 SN75175D 8 GND VCC 16 TRI BZX79C5V6 CAR 470n 1 FLAT14 C8 R21 DZ1 ENA1.2 MA TERRA R42 9 CAR 10k SMD DZ17 BZX79C5V6 DZ18 BZX79C5V6 SN75175D 8 GND VCC 16 TRI CONEXEL SL 3P PEA .Sorocaba 8 U12:A R41 GNDDISP MA 10k SMD 1 C22 U16 R17 120R SMD 1% 2 1 JP1 U17:A IN1+ IN1OUT1 4 3 3 +5V 40109 4 VCC=+5V VDD=+15V VSS=GND 1 2 3 4 5 6 7 CHAVE ESTÁTICA 1B 2B 3B 4B 5B 6B 7B COM 1C 2C 3C 4C 5C 6C 7C 9 16 15 14 13 12 11 10 2 MA 8 PD11 1 2 3 2 3 JUMPER DB9-F-90-C CAR1=CAR ENA1.POLI ULN2004A DATE: USP CD17 A B C 100n INTERFACE DISPARADORES R2 SIZE D E F G 30/11/2008 A3 9 PAGE: REV: 2 1 of 5 H J K [156] FILE NAME: BY: GIARETTA disparadores_15V_DIP.

2 SN75175D GND VCC 16 TRI U21:A 3 2 FLAT14 100n PDDR6_ERR 8 CD11 100n 4049 VDD=+15V VSS=GND U21:B 5 4 VDD=+15V 4049 VSS=GND 1 PT10 TEST PIN 9 PEA .Sorocaba A +5V B C D E F G H J K PD2 0 AL+ AL4050 VDD=+15V VSS=GND 1 6 2 7 3 8 4 9 5 7 6 C25 470n U1:C +5VDISP1 0 R22 GNDDISP MA 6 7 IN2+ IN26 4050 VDD=+15V VSS=GND 7 R2 U20:B U2:B OUT2 5 VCC=+5V VDD=+15V VSS=GND 5 9 10 40109 120R SMD 1% 10k SMD U1:D +15V +15V DB9-F-90-C 1 CAR1=CAR 10k SMD TRI 1 PT3 JP4 PT4 14 12 10 8 6 4 2 1 1 PDDR3 13 11 9 7 5 3 1 2 +15V 1 R23 BZX79C5V6 BZX79C5V6 SN75175D DZ3 U22:C 7 4049 VDD=+15V VSS=GND 6 DZ4 R19 10k CAR C15 C9 3 470n JUMPER FLAT14 100n 2 2 U22:D +5V 9 10 4049 VDD=+15V VSS=GND 1 2 3 PDDR3_ERR U3:C 1 +5VDISP1 6 2 AUX1+ 7 3 AUX18 4 GNDDISP MA 9 5 470n 4050 VDD=+15V VSS=GND JUMPER 3 3 7 6 PD8 C23 JP3 R39 10k SMD 120R SMD 1% R16 U17:B 6 7 IN2+ IN2OUT2 5 6 U12:B 40109 9 5 VCC=+5V VDD=+15V VSS=GND 7 4 U3:D 10 VDD=+15V 4050 VSS=GND 4 DB9-F-90-C CAR1=CAR CAR R40 DZ15 BZX79C5V6 BZX79C5V6 SN75175D DZ16 TRI 10k SMD U19:C 7 4049 VDD=+15V VSS=GND 6 5 5 U19:D 9 10 VDD=+15V 4049 VSS=GND +5V 3 6 6 U10:A 2 4050 VDD=+15V VSS=GND 1 PT9 TEST PIN Trabalho de Conclusão de Curso PD5 7 1 +5VDISP2 6 2 CH+ 7 3 CH8 4 GNDDISP MA 9 5 +15V +15V C24 470n 5 +15V PDDR6 U10:B R13 U7:A 4 120R SMD 1% 14 12 10 8 6 4 2 13 11 9 7 5 3 1 7 R30 10k R32 10k SMD U11:A 2 1 IN1+ IN1OUT1 4 3 3 +5V 40109 4 VCC=+5V VDD=+15V VSS=GND 2 4050 VDD=+15V VSS=GND C16 C4 R33 10k SMD 470n DB9-F-90-C 8 CAR1=CAR DZ9 BZX79C5V6 DZ10 BZX79C5V6 8 ENA1.Unesp .DSN PAGE: REV: 2 2 of 5 J K Luis Otávio de Pádua Filho CAR [157] .POLI USP SIZE A B C D E F G A3 H DATE: INTERFACE DISPARADORES R2 30/11/2008 9 FILE NAME: BY: GIARETTA disparadores_15V_DIP.

Sorocaba CAR1=CAR 8 1 CAR R47 10k SMD DZ21 BZX79C5V6 DZ22 SN75175D BZX79C5V6 TRI U22:E 11 12 VDD=+15V 4049 VSS=GND 8 JP2 JUMPER2 2 U22:F 14 MA 15 VDD=+15V 4049 VSS=GND 1 PT8 TEST PIN PEA .POLI DATE: 9 USP SIZE A B C D E F G A3 H INTERFACE DISPARADORES R2 30/11/2008 9 FILE NAME: BY: GIARETTA disparadores_15V_DIP.Trabalho de Conclusão de Curso A +5V B C D E F G H J K U10:C 0 PD6 1 +5VDISP2 6 2 CL+ 7 3 CL8 4 GNDDISP MA 9 5 470n 4050 VDD=+15V VSS=GND 14 12 10 8 6 4 2 TEST PIN 7 6 1 PT11 +15V +15V 0 C26 U10:D R34 U7:B U11:B 6 7 IN2+ IN26 5 VCC=+5V VDD=+15V VSS=GND OUT2 5 4050 40109 VDD=+15V VSS=GND 9 10 10k SMD 120R SMD 1% PDDR7 13 11 9 7 5 3 1 FLAT14 100n PDDR7_ERR +15V R31 10k R14 1 7 C17 C5 470n 1 DB9-F-90-C CAR1=CAR U21:C 7 VDD=+15V 4049 VSS=GND 6 R35 DZ11 BZX79C5V6 TRI DZ12 SN75175D BZX79C5V6 CAR 10k SMD U21:D 9 4049 10 VDD=+15V VSS=GND 1 2 PT12 TEST PIN 2 +5V 11 U10:E 12 4050 VDD=+15V VSS=GND 1 PT5 TEST PIN +15V +15V 3 3 PD3 1 +5VDISP2 6 2 BH+ 7 3 BH8 4 GNDDISP MA 9 5 +15V C27 470n 14 U10:F 15 PDDR4 14 12 10 8 6 4 2 13 11 9 7 5 3 1 R12 U7:C 10k 40109 4050 VDD=+15V VSS=GND R26 10k SMD 120R SMD 1% R11 U11:C 10 9 IN3+ IN3ENA3.4 40109 11 VCC=+5V VDD=+15V VSS=GND 9 4050 VDD=+15V VSS=GND 14 12 10 8 6 4 2 FLAT14 13 11 9 7 5 3 1 R25 10k C19 470n PDDR5_ERR 7 C7 100n DB9-F-90-C Unesp .DSN PAGE: REV: 2 3 of 5 J K [158] Luis Otávio de Pádua Filho .4 SN75175D OUT3 12 11 10 C18 470n 4 4 11 VCC=+5V VDD=+15V VSS=GND 9 DB9-F-90-C CAR1=CAR U21:E 11 12 C6 FLAT14 100n 4049 VDD=+15V VSS=GND TRI R27 DZ5 BZX79C5V6 BZX79C5V6 DZ6 PDDR4_ERR 5 CAR 10k SMD 5 U21:F 14 15 4049 VDD=+15V VSS=GND 1 PT6 TEST PIN 6 +5V 11 U1:E 12 4050 VDD=+15V VSS=GND 1 6 PT7 TEST PIN +15V +15V +15V PD4 1 +5VDISP2 6 2 BL+ 7 3 BL8 4 GNDDISP MA 9 5 PDDR5 C28 470n 7 U1:F R46 U20:C 14 15 R45 10k SMD 120R SMD 1% U2:C 10 9 12 IN3+ IN3OUT3 11 10 ENA3.

DSN PAGE: REV: 2 4 of 5 J K Luis Otávio de Pádua Filho TRI 4081 VDD=+15V VSS=GND CAPACITORES DE DESACOPLAMENTO 7 [159] .Unesp .Sorocaba A B C D E F G H J K 0 0 1 TRI 1 +15V +5V U9 PD9 1 2 3 22R CONEXEL SL 3P R44 1 VI 7805 VO GND 3 2 PTGND 2 PTGND1 PTGND2 PTGND3 PTGND4 C2 100u/35V TEST PIN TEST PIN TEST PIN TEST PIN TEST PIN 2 D2 1N5353BRL 100u 100n 100u 1000u C13 C1 C11 CD9 CD9A 100n C3 100u/35V DZ20 1SMB5919BT3 5V6 .3W 1 1 1 1 3 GND TERRA 1 3 4 U20:D 40109 +5V +5V +15V +15V +5V +15V 4 U2:D 15 14 15 IN4+ IN45 6 OUT4 13 14 13 VCC=+5V VDD=+15V VSS=GND 4081 VDD=+15V VSS=GND U15:B 4 3 U3:A 2 4050 VDD=+15V VSS=GND CD7 100n U3 4050 CD12+ CD7+ 100n U3 4050 100n U22 4049 CD12 CD20 CD20+ TRI 5 SN75175D 100n U22 4049 100n U15 4081 100n U15 4081 5 U11:D 14 15 IN4+ IN414 SN75175D 15 U7:D OUT4 13 VCC=+5V VDD=+15V VSS=GND 13 40109 8 9 U3:B U15:C 10 5 4 VDD=+15V 4050 VSS=GND 4081 VDD=+15V VSS=GND +15V +15V +15V +15V +15V +15V +15V +15V +15V +15V U19:A 3 2 VDD=+15V 4049 VSS=GND 6 6 U17:D 14 15 CD1 U15:D 12 11 13 5 CD3 U19:B 4 VDD=+15V 4049 VSS=GND 100n U1 4050 100n U19 4050 CD4 100n U10 4050 CD10 100n U21 4049 CD13 100n U4 4044 CD14 CD15 CD19 Trabalho de Conclusão de Curso IN4+ IN4- OUT4 U12:D 14 13 VCC=+5V VDD=+15V VSS=GND 15 SN75175D TRI 13 100n U5 4002 100n U13 4044 100n U15 4081 CD22 CD21 100n U15 4081 100n U21 4049 7 40109 8 8 9 PEA .POLI USP SIZE A B C D E F G A3 H DATE: INTERFACE DISPARADORES R2 30/11/2008 9 FILE NAME: BY: GIARETTA disparadores_15V_DIP.

POLI 9 SIZE A B C D E F G DATE: USP A3 H INTERFACE DISPARADORES R2 30/11/2008 9 PAGE: REV: 2 5 of 5 J K [160] FILE NAME: BY: GIARETTA disparadores_15V_DIP.DSN Luis Otávio de Pádua Filho .Trabalho de Conclusão de Curso A B C D E F G H J K 0 0 +15V 1 10k R6 SW1 PDDR6_ERR 3 TACT PDDR7_ERR R1 S1 R2 S2 R3 S3 E 4044 VDD=+15V VSS=GND Q3 Q2 10 Q1 6 7 12 11 14 15 5 9 1 4 3 R0 S0 Q0 13 U4 2 3 4 5 4002 VDD=+15V VSS=GND 1 1 TACT U5:A 1 ERROA +15V 1 LD7 K LED VM A R3 1K2 SMD CD5 100n EN1 PDDR4_ERR 2 PDDR5_ERR +15V SW2 3 LD6 K LED VM A R4 1K2 SMD 2 LD5 U6 1 2 3 4 5 6 7 LDR3 LDR2 LDR1 1B 2B 3B 4B 5B 6B 7B COM 1C 2C 3C 4C 5C 6C 7C ULN2004A 9 16 15 14 13 12 11 10 K LED VM A R5 1K2 SMD 3 LD4 K LED VM A 3 R7 1K2 SMD LD3 K A LED VM R8 1K2 SMD 4 4 LD2 K LED VM A R9 1K2 SMD LD1 5 K LED VM A R10 1K2 SMD 5 6 EN1 PDDR2_ERR 4 3 6 7 PDDR3_ERR 12 11 PDDR1_ERR 14 15 5 +15V U13 R0 S0 R1 S1 R2 S2 R3 S3 E 4044 VDD=+15V VSS=GND Q0 13 9 10 Q1 9 11 12 Q2 10 4002 VDD=+15V VSS=GND Q3 1 LDR3 LDR2 LDR1 +15V 6 U5:B U15:A 13 ERROA 1 3 2 4081 VDD=+15V VSS=GND 1 2 3 4 5 6 7 1B 2B 3B 4B 5B 6B 7B U14 COM 1C 2C 3C 4C 5C 6C 7C ULN2004A 9 16 15 14 13 12 11 10 MA PD12 1 2 3 7 MOLEX 3P 90G 7 Unesp .Sorocaba 8 8 PEA .

POLI 9 SIZE A B C D E F G INTERFACE A/D PWM R2 DATE: 9 USP A3 Proteção 30/11/2008 FILE NAME: BY: GIARETTA Protecao.8k RES-VAR 10k U2 8 5 1 5 CONN-SIL1 R3 15k 2 3 1 5 7 RV1 D3 1N4148 VV+ RES-VAR 10k C5 4 6 100nF LM311 C4 D4 100nF 6 V- R5 10 6 Trabalho de Conclusão de Curso 1N4148 D12 7 LED 180 J2 1 2 3 A.8k 3 7 3 4 6 R2 15k RV3 C2 D5 D10 1N4148 1N4148 V+ RES-VAR 10k 100nF LM311 3 J5 PROTB CONN-SIL1 1 10 J4 PROTC 1 CONN-SIL1 ProtD ProtC ProtB ProtA V- R7 J1 RV2 D1 1N4148 4 TRIP J3 PROTD CONN-SIL1 1 V+ D9 1N4148 C3 100nF 1 2 3 4 R6 10 CONN-SIL3 V+ J7 D2 R4 1N4148 6.DSN PAGE: REV: 2 1 of 1 H J K Luis Otávio de Pádua Filho VV+ R10 7 [161] .Sorocaba A B C D E F G H J K 0 0 1 1 D8 1N4148 C1 100nF 10 2 V+ R8 2 D7 1N4148 V+ V2 V- U1 8 5 1 J6 PROTA 1 CONN-SIL1 D6 R1 1N4148 6.Unesp .4 – Proteção D11 8 LED CONN-SIL3 R9 180 8 PEA .