Lgica Digital Laboratorio 2

Laboratorio 2 Diseo de Circuitos Combinacionales con Componentes MSI

Dalmiro Barrios (Cd. 200023586 , dalmirob@uninorte.edu.co) lvaro Acevedo (200024118 , afernandezdecastro@uninorte.edu.co), Ivn Yaber (Cd. 200023903, yaberi@uninorte.edu.co)

ResumenEn el presente documento, se pretende disear, construir y analizar circuitos de lgica combinacional con componentes MSI, aplicando herramientas de minimizacin para el diseo de funciones combinacionales haciendo uso de multiplexores. Se implementarn un decodificador de BCD a 7 segmentos, de manera que se pueda estudiar su funcionamiento. Se contar con la ayuda de simulaciones en VHDL de algunos de los circuitos resultantes. Index Terms Palabras Claves. Lgica combinacional con componentes MSI, decodificador de BCD a 7 segmentos, VHDL.

el presente documento) se utilizan para enviar a su nica salida la informacin de alguna de sus entradas, por el contrario los demultiplexores envan informacin de una nica entrada a una de sus distintas salidas, para ambos es imprescindible una entrada de control con la que se realiza la seleccin.

II.

PROCEDIMIENTO, ANLISIS

Circuito para el conteo electrnico de votos I. INTRODUCCIN Parte I Un circuito que implementa la conexin de compuertas lgicas entre s, con el fin de obtener cierta salida, utilizando combinaciones de niveles de entrada determinados, sin que se produzca almacenamiento de algn tipo, constituye lo que se conoce como lgica combinacional, en la cual sus salidas son funcin exclusiva de sus entradas para cierto momento. Siguiendo con lo anterior, es importante decir que los codificadores y decodificadores son circuitos que realizan operaciones inversas, los primeros transforman la informacin usada en lenguaje natural (nmeros en sistema decimal, letras) en una serie de ceros (0) y unos (1), de manera que sean procesados por un sistema digital. Por el contrario, los decodificadores, como su nombre lo indica, proporcionan a la salida informacin inteligible a partir de combinaciones binarias en la entrada, es decir traducen los ceros y unos en la entrada a lenguaje natural. De igual forma, estn los multiplexores y demultiplexores, los primeros (objeto de estudio en
Figura 1.

Teniendo en cuenta todos los requerimientos del cliente, se dispuso a disear el circuito que cuente el nmero de votos durante las reuniones de la junta directiva. Cada persona de la junta tiene acceso a un interruptor que se coloca en la posicin cerrada cuando se vota S, y en la posicin cerrada cuando el voto es NO. En la imagen siguiente se logra apreciar el circuito del interruptor.

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Salida A3 Para cumplir con cada una de las exigencias, y saber qu circuito combinacional utilizar, se realiza la tabla de verdad (Tabla 1) que se muestra a continuacin:
EN\CJ 00 01 11 10 00 01 11 10 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 0
I0: I2: I4: I6: I1: I3: I5: I7: J

Votacin Suma Votos en binario E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 N 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 J 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A3 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 A2 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 A1 0 0 0 1 1 1 0 0 1 0 0 1 1 1 0 1 A0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 1 Display 10 9 8 7 7 6 5 4 6 5 4 3 3 2 1 OFF

Figura 2. Salida A3 implementando MUX 8 a 1

Salida A2
EN\CJ 00 01 11 10 00 01 11 10 0 0 1 0 1 1 1 1 0 0 1 0 1 1 0 1
I0: I2: 1 I4: 1 I6: 0 I1: I3: 1 I5: I7: J

Tabla 1.

La Tabla 1, permite construir los mapas de Karnaugh para cada una de las salidas y as llegar a la representacin matemtica del circuito lgico a efectuar. En esta tabla el cero (0) lgico representa un SI en los votos y el uno (1) a los votos NO. Como se pidi en los requerimientos, si todos las personas votan SI, esto se representa en el display como un 0, pot otro lado cuando los votos son todos NO, el display permanece apagado. Teniendo en cuenta que se escogieron como selectores ENC a continuacin tenemos las funciones implementando MUX 8 a 1:

Figura 3. Salida A2 implementando MUX 8 a 1

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Salida A1
EN\CJ 00 01 11 10 00 01 11 10 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 0
I0: I2: 1 I4: I6: 1 I1: I3: 0 I5: I7: J

Estas salidas se logran utilizando un multiplexor (MUX) 8:1 para cada una de ellas, por lo que tenemos un total de 4 MUX de referencia SN74LS151, el cual se caracteriza por ser activo en bajo, su smbolo lgico se aprecia en la siguiente figura:

Figura 6. SN74LS151 MUX 8 a 1

Y su diagrama de pines:

Figura 4. Salida A1 implementando MUX 8 a 1

Salida A0
EN\CJ 00 01 11 10 00 01 11 10 0 1 1 0 1 0 0 1 1 0 1 1 0 1 1 0
I0: I2: I4: J I6: I1: I3: I5: I7: 1

Figura 7. Diagrama de pines del SN74LS151 MUX 8 a 1

En el cual, el pin ENABLE INPUT es activo en bajo, por lo que se conecta a tierra. Se tomaron como entradas selectoras , la entrada correspondiente a C, N y E. Adems cabe decir tambin, que se utiliz un encapsulado de compuertas NOT para 2 casos, para negar la entrada J cuando fuese necesario y para conseguir un voltaje alto en la entrada sin necesidad de conectar dicha entrada a un voltaje de 5V, sino que se conect la compuerta a tierra, de manera que al negarse la tensin 0V en la tierra se obtuviera un voltaje en alto (5V) correspondiente a un 1 lgico (requerimiento). Los encapsulados de compuerta NOT empleados son de referencia SN74LS06, cuyo diagrama de pines es:

Figura 5. Salida A0 implementando MUX 8 a 1

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Continuando con lo anterior, se procede a mostrar su diagrama de conexin y la descripcin de sus pines.

Figura 8. Diagrama de pines del SN74LS06

Y su smbolo lgico viene dado:

Figura 11.

Figura 9 smbolo lgico del SN74LS06

Las salidas del multiplexor, se conectan a la entrada de un decodificador BCD de 4 a 7 segmentos de referencia DM74LS47, el cual no se escogi de manera arbitraria, sino que por el contrario se tuvo en cuenta que deba ser al igual que el tipo de multiplexor escogido, activo en bajo, y que al igual que el display fueran nodo comn o ctodo comn, en este caso en particular se escogieron nodo comn. El smbolo lgico de ste corresponde a la figura 10.

En este orden de ideas, la 7 salidas del decodificador BCD se conectan a un display de 7 segmentos que como ya se mencion deba ser nodo comn, activo en bajo, dicha conexin no se realiza de manera directa sino que se utilizan resistencias para limitar la corriente, de tal forma que no se ocasionen daos al display, teniendo en cuenta los parmetros de FAN-IN y FAN OUT. Las resistencias empleadas son de un valor de 150 .

Figura 10.

Figura 12. Diagrama de pines del SN74LS06

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5
: IN STD_LOGIC; : IN STD_LOGIC; : IN STD_LOGIC; : IN STD_LOGIC; : IN STD_LOGIC; : IN STD_LOGIC; : OUT STD_LOGIC

El diagrama esquemtico del circuito general se muestra a continuacin

in2 in3 in4 in5 in6 in7 salida ); END mux_8a1;

ARCHITECTURE multiplexor OF mux_8a1 IS BEGIN PROCESS(s0, s1, s2, in0, in1, in2, in3, in4, in5, in6, in7) BEGIN IF (s0='0' AND s1='0' AND s2='0') THEN salida <= in0; ELSIF (s0='0' AND s1='0' AND s2='1') THEN salida <= in1; ELSIF (s0='0' AND s1='1' AND s2='0') THEN salida <= in2; ELSIF (s0='0' AND s1='1' AND s2='1') THEN salida <= in3; ELSIF (s0='1' AND s1='0' AND s2='0') THEN salida <= in4; ELSIF (s0='1' AND s1='0' AND s2='1') THEN salida <= in5; ELSIF (s0='1' AND s1='1' AND s2='0') THEN salida <= in6; ELSIF (s0='1' AND s1='1' AND s2='1') THEN salida <= in7; END IF; END PROCESS; END multiplexor;

Figura 13. Diagrama esquemtico del circuito general

El montaje correspondiente a dicho diagrama esquemtico es:

De igual manera, se hizo para el decodificador BCD a 7 segmentos:

library IEEE; use IEEE.STD_LOGIC_1164.all; ENTITY BCD_7SEG_P2 IS PORT (i0 : IN std_logic; i1 : IN std_logic; i2 : IN std_logic; i3 : IN std_logic; LT : IN std_logic;

Figura 14. Montaje

Parte II A continuacin, se muestra la descripcin en VHDL en estilo algortmico de un MUX de 8 a 1:

library IEEE; use IEEE.STD_LOGIC_1164.all; ENTITY mux_8a1 IS PORT (s0 : IN STD_LOGIC; s1 : IN STD_LOGIC; s2 : IN STD_LOGIC; in0 : IN STD_LOGIC; in1 : IN STD_LOGIC;

a : OUT std_logic; b : OUT std_logic; c : OUT std_logic; d : OUT std_logic; e : OUT std_logic; f : OUT std_logic; g : OUT std_logic ); END BCD_7SEG_P2; ARCHITECTURE alg OF BCD_7SEG_P2 IS BEGIN PROCESS (i0, i1, i2, i3,LT) BEGIN IF LT='1' THEN IF (i0='0' AND i1='0' AND i2='0' AND i3='0') THEN

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a<='0'; b<='0'; c<='0'; d<='0'; e<='0'; f<='0'; g<='1'; ELSIF (i0='0' AND i1='0' AND i2='0' AND i3='1') THEN a<='1'; b<='0'; c<='0'; d<='1'; e<='1'; f<='1'; g<='1'; ELSIF (i0='0' AND i1='0' AND i2='1' AND i3='0') THEN a<='0'; b<='0'; c<='1'; d<='0'; e<='0'; f<='1'; g<='0'; ELSIF (i0='0' AND i1='0' AND i2='1' AND i3='1') THEN a<='0'; b<='0'; c<='0'; d<='0'; e<='1'; f<='1'; g<='0'; ELSIF (i0='0' AND i1='1' AND i2='0' AND i3='0') THEN a<='1'; b<='0'; c<='0'; d<='1'; e<='1'; f<='0'; g<='0'; ELSIF (i0='0' AND i1='1' AND i2='0' AND i3='1') THEN a<='0'; b<='1'; c<='0'; d<='0'; e<='1'; f<='0'; g<='0'; ELSIF (i0='0' AND i1='1' AND i2='1' AND i3='0') THEN a<='1'; b<='1'; c<='0'; d<='0'; e<='0'; f<='0'; g<='0'; ELSIF (i0='0' AND i1='1' AND i2='1' AND i3='1') THEN a<='0'; b<='0'; c<='0'; d<='1'; e<='1'; f<='1'; g<='1'; ELSIF (i0='1' AND i1='0' AND i2='0' AND i3='0') THEN a<='0'; b<='0'; c<='0'; d<='0'; e<='0'; f<='0'; g<='0'; ELSIF (i0='1' AND i1='0' AND i2='0' AND i3='1') THEN a<='0'; b<='0'; c<='0'; d<='1'; e<='1'; f<='0'; g<='0'; ELSE a<='1'; b<='1'; c<='1'; d<='1'; e<='1'; f<='1'; g<='1'; END IF; END IF; IF LT='0'THEN a<='0'; b<='0'; c<='0'; d<='0'; e<='0'; f<='0'; g<='0'; END IF; END PROCESS; END alg;

Anlisis de resultados Teniendo en cuenta el diseo realizado y la simulacin y descripcin efectuada en VHDL, la cual se verific usando la tarjeta ALTERA UP2, puede decirse que existe concordancia entre los resultados obtenidos en esta ltima y la tabla de verdad base para llevar a cabo la construccin del circuito. Por otro lado, se logr disear el circuito mnimo posible que cumpliera con cada una de las especificaciones dadas por el cliente, lo que es signo inequvoco del correcto diseo del circuito encargado de controlar la lgica de la aplicacin. Conclusiones De la anterior experiencia, se puede concluir en primera instancia, que los circuitos lgicos combinacionales son esenciales para la resolucin de problemas diarios relativamente sencillos, solo basta con establecer las variables de entrada correctamente y de acuerdo a la finalidad del circuito, crear las salidas deseadas. Por otro lado, es importante examinar el correcto funcionamiento de la tarjeta ALTERA UP2 a la hora de probar el anlisis y descripcin en VHDL del diseo, ya que si sta no funciona correctamente, podra llevar a pensar que hubo un error en la fase previa, siendo esto errneo. Finalmente, se puede decir que la estabilidad, exactitud y precisin de las variables fsicas de los circuitos, pueden verse alteradas por condiciones externas a ellos como la temperatura, la humedad, entre otras, que pueden provocar cambios con respecto a las presentadas en la hoja del fabricante; la tensin de alimentacin, el ruido son agentes internos de los circuitos que tambin pueden provocar dichas fluctuaciones (mnimas) en los valores esperados. REFERENCIAS
[1] Thomas L. Floyd, Fundamentos de sistemas digitales, Novena edicion ed., Miiguel Martin Romo, Ed.: Prentice Hall, 2006. [2] John F. Wakerly, Diseno Digital, Principios y Practicas, Cuarta edicion ed.

Por ltimo, se realiz la descripcin pertinente en VHDL para el circuito completo, dicha descripcin se realiz utilizando el estilo estructural y se verific usando la tarjeta UP2:
library ieee; use ieee.std_logic_1164.all; entity votos is port( E,N,C,J,LAMP : in std_logic; a,b,cled,d,eled,f,g : out std_logic); end votos; architecture algoritmo of votos is signal a3,a2,a1,a0: std_logic; begin U1: entity work.mux_8a1 PORT MAP (C,N,E,J,NOT J,'0','0','0','0','0',J,a3); U2: entity work.mux_8a1 PORT MAP (C,N,E,'0',J,'1','1','1',NOT J,'0',J,a2); U3: entity work.mux_8a1 PORT MAP (C,N,E,'0',J,'1','0',NOT J,J,'1',J,a1); U4: entity work.mux_8a1 PORT MAP (C,N,E,J,J,NOT J, NOT J, J, J, NOT J, '1',a0); U5: entity work.BCD PORT MAP (a3,a2,a1,a0,LAMP,a,b,cled,d,eled,f,g); end algoritmo;