Flip Flops

Presentado por: Andrea Jaramillo Adrian Escalona

Dirigido a: Ing Fernando Mndez

Corporacin Universitaria De La Costa, CUC

Grupo: BD

Barranquilla, 18 de noviembre de 2011

LABORATORIO CIRCUITOS DIGITALES. LABORATORIO N 7. MULTIVIBRADOR BIESTABLES (FLIP FLOP) (FF).

1. OBJETIVO Estudiar las caractersticas y operacin de los diferentes tipos de multivibradores biestable: RS; RS sincronizado; FF tipo D; FF JK 2. EQUIPOS Y DISPOSITIVOS UTILIZADOS. o o o o o Osciloscopio. Demostrador ETS 5000. IC 7400 IC 7402 IC 7472

3. DESARROLLO El circuito Flip Flop (FF) biestable o binario, es un circuito con dos y solamente dos estados estables. El circuito permanece en uno de los estados estables hasta que una seal de entrada lo haga cambiar a su segundo estado estable y permanece en ste estado aunque la seal sea removida; de manera similar una segunda seal puede hacer que el circuito cambie de su segundo estado estable y retorne al primer estado estable. El smbolo normalizado de un Flip Flop se muestra en la figura 7.1. Es prctica comn el designar a las salidas como Q y Q o niveles 1 y 0. La tabla de verdad se muestra en la figura 7.1 El FF est definido por los estados A y B como muestra la tabla. Q 1 0

ESTADO A B

Q 0 1

Figura 7.1 Para todos los IC utilizados en este Laboratorio. VCC = 5V al terminal 14. GND = 0V al terminal 7.

En cada parte del experimento los voltajes de salida deben medirse con el Osciloscopio en los puntos indicados y anotar en la tabla adjunta. Debe seleccionarse la entrada de DC del amplificador vertical con el control V/D en un Voltio. Los voltajes deben medirse lnea por lnea. En el experimento debe medirse los voltajes de Q y Q, utilice los dos canales: Canal 1 para Q y canal 2 para Q. 3.1. FLIP FLOP R-S CON COMPUERTAS NAND.

L1

+5V S R

4 6 5 7400

Q
L2

12

7400 11

-Q

Figura 7.2 S +5 +5 0 +5 0 +5 0 +5 R 0 +5 +5 +5 0 +5 0 +5 Q 0 0 1 0 1 0 1 0 Q 1 1 0 0 1 0 1 0

1 2 3 4 5 6 7 8

Tabla 7.1E

NOTA: En la lnea 6 los interruptores S y R deben operarse en forma simultnea pero S debe llegar a 1 (+5V) antes que R; en la lnea 8 proceda en la misma forma, pero el interruptor R debe llegar a 1 (+5V) antes que S.

3.2 .FLIP FLOP RS SINCRONIZADO MANUALMENTE.

L1

+5V S R
Reloj

4 6 5 7400

1 2 7400

Q
L2

10 8 9 7400

12 11 13 7400

-Q

Figura 7.3 En este circuito el pulso del reloj se simula con el interruptor conectado a los terminales 5 y 10. Proceda a llenar las lneas de la tabla 7-2E.

1 2 3 4 5 6 7 8 9

Reloj. +5 +5 +5 +5 0 0 0 0 0

S 0 +5 0 5 0 0 0 +5 0

R +5 0 +5 0 0 +5 0 +5 +5

Q 0 1 0 1 1 1 1 1 1

Q 1 0 1 0 0 0 0 0 0

Tabla 7.2E 3.2.1 en el circuito (figura 7.3) desconecte la lnea que va del interruptor a los terminales 5 y 10 y conecte los terminales 5 y 10 a uno de los interruptores de pulso del demostrador. Para cada lnea de la tabla 7.3E lleve los interruptores de entrada S y R a los valores indicados; mida los voltajes de Q y Q. aplique un pulso como se indica y vuelva a medir los valores de Q y Q.

3.2.2

NOTA: el pulso de salida marcado despus es el antes para la siguiente lnea. En la lnea nmero uno es estado de antes es desconocido
ANTES DEL RELOJ S +5 0 +5 0 0 +5 0 +5 0 +5 0 R 0 +5 0 +5 0 0 +5 0 +5 0 +5 Q 0 1 0 1 0 0 1 1 1 1 1 DESPUS DEL RELOJ Q 1 0 1 0 0 1

1 2 3 4 5 6 7 8 9 10 11

1 0 1 0 1 1 0 0 0 0 0

0 1 0 1 1 0

NO PULSO

Tabla 7.3E FLIP FLOP TIPO D.

3.3.

L1

+5V(Vcc) 3 1 2 7402

4 6 5 7400

1 2 7400

Q
L2

Interruptor de pulsos.

10 8 9 7400

12 11 13 7400

-Q

Figura 7.4. La tabla 7.4E, es como la 7.3E, el dato de la columna Despus del reloj es el dato de entrada para la lnea siguiente en la columna Antes del reloj. NOTA: En la primera lnea el estado de antes del reloj, se desconoce.

ANTES DEL RELOJ S +5 0 +5 0 0 +5 0 +5 0 +5 Q 4.5 0.16 4.5 0.16 4.5 0.16 4.5 4.5 4.5 Q 0.02 4.4 0.02 4.4 0.02 4.4

DESPUES DEL RELOJ Q 4.5 0.16 4.5 0.16 4.5 0.16 Q 0.02 4.4 0.03 4.4 0.03 4.4

1 2 3 4 5 6 7 8 9 10

NO PULSO 0.02 0.02 0.02 Tabla 7.4E 3.4.FLIP FLOP JF, MAESTRO ESCLAVO CON RELOJ. 3.4.1. FF JK. SINCRONICO CON COMPUERTA AND DE ENTRADA.

+5V
J1 J2 J3 K1 K2 K3 3 4 5 J

13
PR Q

12

7472
K CLR -Q

9 10 11

2 Interruptor de pulsos.
Figura 7.5

LN Antes del reloj J1 a 1 2 3 4 5 6 7 8 9 10 11 12 13 14 0 0 +5 +5 +5 0 0 0 +5 +5 +5 +5 +5 +5 +5 0 0 0 +5 +5 0 0 0 +5 +5 +5 +5 +5 +5 +5 J2 0 0 0 0 +5 0 0 0 0 +5 0 0 +5 +5 +5 J3 K1 +5 0 0 0 0 +5 +5 +5 +5 +5 +5 +5 5 +5 +5 K2 +5 0 0 0 0 0 +5 +5 +5 +5 +5 +5 +5 +5 +5 K3 +5 0 0 0 0 0 0 +5 0 0 0 +5 +5 +5 +5

LN + 1 Despus del reloj Q Q 1.02 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 Q 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7 4.7

Q 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02 1.02

Tabla 7.5E

En la tabla 7.5E y 7.6E la notacin Tn se refiere al estado del FF al tiempo Tn antes del pulso del reloj y tn + 1 se refiere al estado del FF despus del pulso de reloj. 3.5. FF JK ASINCRONICO. En el circuito de la figura 7.7 el terminal 13 es la entrada para la seal de reiniciacin (PRESSET = PR) y es utilizada para llevar a la salida Q a 1 y Q a 0. El terminal 2 es la entrada para la seal de borrado (CLEAR = CLR) y es utilizado cuando se quiere la salida Q = 0 y la salida Q = 1; estas entradas sobrepasan o se imponen sobre las entradas J y K.

En la tabla 7.6E tabule los voltajes obtenidos para las condiciones establecidas. Si utiliza el generador de ondas cuadradas, indquelo.

+5V PR J K CLR 12
3 4 5 J

13
PR Q

7472
K CLR -Q

9 10 11

2 Interruptor de pulsos.
Figura 7.7. Q 4.6 1.23 1.23 1.23 1.23 4.6 4.6 4.6 1.23 0.95 0.95 0.95 0.95

J 1 2 3 4 5 6 7 8 9 10 11 12 13 +5 +5 +5 0 0 +5 +5 0 0 +5 +5 0 0

K +5 +5 0 +5 0 +5 0 +5 0 +5 0 +5 0

PR +5 0 0 0 0 +5 +5 0 0 0 0 0 0

CLR +5 +5 +5 +5 +5 0 0 +5 +5 0 0 0 0

Q 1.1 4.56 4.56 4.56 4.56 1.1 1.1 1.1 4.56 1.02 1.02 1.02 1.02

Tabla 7.6E

4.

RESULTADOS Complete las siguientes tablas para una lgica positiva con los siguientes niveles 1 2,5V; 0 0,5V

4.1.

Use las siguientes notacin para completar la tablas de verdad 1 y 0 para los estados lgicos, NC para no cambio NA no permitido Teniendo en cuenta los datos de la tabla 7.1E complete la tabla de verdad 7.1R para el FF R S con compuerta NAND. Q 1 0 NC NA

S 1 0 1 0

R 0 1 1 0

Q 0 1 NC NA

Tabla 7.1R 4.2. Teniendo en cuenta los datos de la tabla 7.2E complete la tabla de verdad 7.2R. Q 1 0 NC NA NC NA 0 1 Tabla 7.2R 4.3. Basado en los datos de la tabla 7.4E complete la tabla 7.4R para el FF D. Dato Q Q tn Q t n+1 Q Q 0 1 1 NA

S 1 0 0 1 0 1 0 1

S 0 1 0 1

R 1 0 0

NA

1 0 1 0

1 1 0 0

0 0 1 1

0 0 1 1

1 1 0 0

Tabla 7.4R FFD 4.4. Para completar las tablas del FF JK con compuertas AND, siga la siguiente notacin 1 y 0 niveles lgicos.

4.4.1. JK Sincrnico; use los resultados de la tabla 7.5E y las formas de ondas Para completar la tabla 7.5R Observe que el FF es simtrico: el efecto de las entradas J en la salida Q es idntico al efecto de las entradas K en la salida Q. tn J1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 J2 1 1 1 J3 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 K1 0 K2 0 0 1 1 1 K3 Q 1 0 1 0 Q 0 1 0 1 Q 0 0 0 0 0 0 0 0 0 0 tn + 1 Q 1 1 1 1 1 1 1 1 1 1

Tabla 5.7R 4.4.2 Con los datos de la tabla 7.6E, complete la tabla 7.6R para el FF JK asincrnico. Observe el efecto de balanceo entre las dos columnas Q y Q.

PR 1 0 1 0

CLR 1 1 0 0

Q 0 1 1 0

Q 1 0 0 0

Tabla 7.6R 5 5.1 CONCLUSIONES Explique como las compuertas NAND de dos entradas del FF del pargrafos 3.1. y figura 7.2 tienen la propiedad de funcionar en forma biestable y cual es la condicin estable. Pueden funcionar de forma biestable porque pueden generar dos estados estables distintos (reset y set) y mantenerlos indefinidamente. 5.2. Explique Por qu, (fig 7.2) S = 1, R = 1, es permitido, pero S = 0, R = 0 no lo es?

L1

+5V S R

4 6 5 7400

Q
L2

12

7400 11

-Q

Fig. 7.2 Esto sucede por que este Flip Flop se activa en un nivel bajo, en este caso el estado o la condicin no vlida es S=0 y R=0. As mismo el valor de S=0 y R=0 da como resultado el mismo valor de Q y Q, lo que no es conveniente porque en el circuito se necesitan valores opuestos en las salidas.

5.3.

Explique Por qu en la tabla 7.2E los resultados de las lneas 1, 2, 3, 4, difieren de las lneas 5, 6, 7, 8, 9? Los valores en estas lneas de las tablas difieren de sus anteriores debido a que en estos el enable no permite el paso de la informacin, por tal razn los datos de salida sern los de la ltima combinacin entrante con enable activado, en este caso la lnea 4.

5.4.

Se desea emplear un LATCH (FF-RS con reloj) para almacenar el dato de una operacin aritmtica realizada por una computadora, mientras la computadora realiza otra operacin, basado en los datos obtenidos en la tabla 7.2E. Qu nivel lgico, 1 0 debe utilizarse para: a) Transferir el dato dentro del LATCH. b) Para aislar el LATCH de la operacin aritmtica que est realizando la Computadora. Un latch es un circuito electrnico usado para almacenar informacin en sistemas lgicos asncronos. Un latch puede almacenar un bit de informacin. Para transferir un dato dentro del LATCH se emplea un 1 y para aislarlo un 0

6.

BIBLIOGRAFIA.

MORRIS E. LEVINE. Teora Digital y Experimentos Usando Circuitos Digitales. Edit. Prentice- Hall, inc.