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UPS.

Laboratorio de Electrnica Analgica II

PRACTICA 1: EL TRANSISTOR FET


Jos Rafael Duchitanga Gonzlez
e-mail:jose_1990dg@hotmail.com

Electrnica Analgica II

The JFET is a device unipolar, since in its operation the majority payees intervene only. 2 types of JFET exist: of "channel N" and "of channel P. The physical structure of a JFET (transistor of effect field of union) it consists on a channel of semiconductor type n or p depending on the type of JFET, with contacts ohmics in each end, called source and drean. To the sides of the channel two regions of material semiconductor of different type exist to the channel, connected to each other, forming the door terminal. The channel JFET n this polarized inversely by that that practically any current doesn't enter through the terminal of the door. The channel JFET p, has an inverse structure to that of channel n; being therefore necessary their door polarization also inverse regarding that of channel n. In the symbol of the device, the arrow indicates the sense of direct polarization of the union pn. The current also goes it presents a double dependence the one that is that the drainage current is proportional to the value of you and the width of the channel is proportional to the difference between VGS and VP. As you GO it is limited by the resistance of the channel, as much as adult is VGS - VP, adult will be the width of the channel and bigger the obtained current. For the calculate of the JFET the equation called equation of Shockley it is used Index Terms: Transistor FET.

Abstract:

punto de operacin mediante su propio conjunto de ecuaciones. Este tipo de transistor se lo puede configurar de diferentes formas como son polarizacin con dos fuentes, auto polarizacin; con resistencia de source y sin ella, y polarizacin con dos fuentes. Adems estos transistores FET existen de dos tipos que son de tipo n y p, que en su simbologa se lo reconoce por el signo de la flecha.

2. OBJETIVOS
1. Disear, comprobar, simular y calcular el funcionamiento de los siguientes circuitos de polarizacin con el transistor FET. a. b. Polarizacin con dos fuentes. Auto polarizacin:   c. d. Con resistencia de source. Sin resistencia de source.

Polarizacin con divisor de tensin. Polarizacin con fuente doble.

3.

MARCO TERICO. 3.1 EL TRANSISTOR FET

El JFET es un dispositivo unipolar, ya que en su funcionamiento slo intervienen los portadores mayoritarios. Existen 2 tipos de JFET: de "canal N" y "de canal P".

1.

INTRODUCCIN

El estudio de la electrnica contina con el conocimiento de los transistores JFET. Para el caso de los transistores de efecto de campo ms conocidos como JFET la relacin entre las variables de entrada y salida es no lineal debido a la ecuacin de Shockley. Para el clculo de stos se usa el mtodo matemtico, adems tambin se utiliza el mtodo grafico el cual es el ms utilizado. Destacando que la ecuacin mencionada anteriormente es la misma para todas las configuraciones de red del JFET siempre y cuando el dispositivo se encuentre en la regin activa. La red define el nivel de corriente y voltaje asociado con el

Figura 1: Smbolos de los transistores JFET, canal N y canal P. Al comparar el JFET con el TBJ se aprecia que el drenaje (D) es anlogo al colector, en tanto que el

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surtidor (S) es anlogo al emisor. Un tercer contacto, la compuerta (G), es anlogo a la base. La estructura fsica de un JFET (transistor de efecto campo de unin) consiste en un canal de semiconductor tipo n o p dependiendo del tipo de JFET, con contactos hmicos (no rectificadores) en cada extremo, llamados FUENTE y DRENADOR. A los lados del canal existen dos regiones de material semiconductor de diferente tipo al canal, conectados entre s, formando el terminal de PUERTA. En el caso del JFET de canal N, la unin puerta canal, se encuentra polarizada en inversa, por lo que prcticamente no entra ninguna corriente a travs del terminal de la puerta. El JFET de canal p, tiene una estructura inversa a la de canal n; siendo por tanto necesaria su polarizacin de puerta tambin inversa respecto al de canal n. Los JFET se utilizan preferiblemente a los MOSFET en circuitos discretos. En el smbolo del dispositivo, la flecha indica el sentido de polarizacin directa de la unin pn. Figura 2: Estados del JFET canal N ZONA LINEAL. Si en la estructura del transistor de canal n se aplica una tensin VDS mayor que cero, aparecer una corriente circulando en el sentido del drenaje al surtidor, corriente que llamaremos ID. El valor de dicha corriente estar limitado por la resistencia del canal N de conduccin. En este caso pueden distinguirse dos situaciones, segn sea VDS grande o pequea en comparacin con VDS. VALORES PEQUEOS DE VOLTAJE VDS. La siguiente figura muestra la situacin cuando se polariza la unin GS una tensin negativa, mientras que se aplica una tensin menor entre D y S. Por la terminal de puerta (G) no circula ms que la corriente de fuga del diodo GS, que en una primera aproximacin podemos considerar despreciable. La corriente ID presenta una doble dependencia: y y La corriente ID es directamente proporcional al valor de VDS. La anchura del canal es proporcional a la diferencia entre VGS y VP. Como ID est limitada por la resistencia del canal, cuanto mayor sea VGS - VP, mayor ser la anchura del canal y mayor la corriente obtenida.

3.1.1 PRINCIPIO DE OPERACIN DEL JFET (DE CANAL N).


En la unin pn, al polarizar en inversa la puerta y el canal, una capa del canal adyacente a la puerta se convierte en no conductora. A esta capa se le llama zona de carga espacial o deplexin. Cuanto mayor es la polarizacin inversa, ms gruesa se hace la zona de deplexin; cuando la zona no conductora ocupa toda la anchura del canal, se llega al corte del canal. A la tensin necesaria para que la zona de deplexin ocupe todo el canal se le llama tensin puerta-fuente de corte (VGSoff Vto). Esta tensin es negativa en los JFET de canal n. En funcionamiento normal del JFET canal n, D es positivo respecto a S. La corriente va de D a S a travs del canal. Como la resistencia del canal depende de la tensin GS, la corriente de drenador se controla por dicha tensin.

Los dos puntos anteriores se recogen en la siguiente expresin: ID = ( VGS - VP )VDS Por lo tanto en la regin lineal obtenemos una corriente directamente proporcional a VGS y VDS. VALORES ALTOS DE VDS. Para Valores altos de VDS comparables y superiores a VGS, la situacin cambia con respecto al caso anterior. La resistencia del canal se convierte en no lineal, y el JFet pierde su comportamiento hmico.

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Cuando se aplica un voltaje VDS al canal de 5 volts por ejemplo, ste se distribuye a lo largo del canal, es decir, en las proximidades del terminal D, la tensin ser de 5 volts, pero a medio camino circulante la corriente habr reducido su potencial a la mitad (2,5 V), y en el terminal S el voltaje ser nulo. Por otra parte, si VGS es negativo (-2 V, por ejemplo), la tensin se distribuir uniformemente a lo largo de la zona al no existir ninguna corriente. En las proximidades del terminal S la tensin inversa aplicada es de 2 V, que corresponde con la VGS = -2 V. Sin embargo, conforme nos acercamos a D esta tensin aumenta: en la mitad del canal es de 4.5 V y en D alcanza 7 V. La polarizacin inversa aplicada al canal no es constante por lo que la anchura de la zona de deplecin tampoco lo ser. Cuando VDS es pequea, esta diferencia de anchuras no afecta a la conduccin en el canal, pero cuando aumenta, la variacin en la seccin de conduccin hace que la corriente de drenaje sea una funcin no lineal de VDS y que disminuya con respecto a la obtenida sin tener en cuenta este efecto.

Figura 4. Zona de funcionamiento del FET

3.1.2 ECUACIONES DEL FET.


El desempeo del Transistor de Efecto de Campo (FET) fue propuesto por W. Shockley, en 1952. De ah el nombre que rige la ecuacin de este tipo de transistores; la llamada "ECUACIN DE SHOCKLEY". ID = IDSS = VGS = VP = Corriente de Drenaje Corriente de Drenaje de Saturacin Voltaje Puerta-Fuente Voltaje de ruptura o Pinch Voltage.

4.

LISTA DE MATERIALES.
Materiales 5 Transistores FET MPF 102 12 Resistencias total PRECIO $ 2.50 $ 0.36 $ 2.86

Tabla 1. Presupuesto

5. CLCULOS.
a. Polarizacin con dos fuentes.
VDD VDD RD

MPF102

Figura 3. Recta de carga

3.1.3 CURVAS CARACTERSTICAS TRANSISTOR DE EFECTO DE CAMPO.

DEL

Figura 5. Polarizacin con dos fuentes

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.
DATOS:


   

   Sin resistencia de source.


VDD VDD RD 1

 

MPF102

b. 

Auto polarizacin: Con resistencia de source.


VDD VDD RD 1 MPF102 3

Figura 7. Polarizacin sin resistencia de source. DATOS

RG

2 RS 0

Figura 6. Polarizacin con resistencia de source DATOS:

 c. Polarizacin con divisor de tensin.



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.
VDD VDD RD R1 2 1 MPF102

VDD VDD RD

3 MPF102 0

3 R2

1
RS 0

RS VSS VSS

Figura 8. Polarizacin con divisor de tensin DATOS DATOS

Figura 9. Polarizacin con doble fuente.

 

 
      




 

  

 

 

6. SIMULACIONES
En los anexos seccin 11

7. ANLISIS DE DATOS
a. Polarizacin con dos fuentes Medidos Simulados Calculados VDD 12.01 V 12 V 12 V VDS 5.68 V 5.97 V 6V VGS -0.75 V -0.73 V -0.73 V VRD 6.3 V 6.02 V 6V ID 3.72 mA 3.54 mA 3.5 mA

Tabla 2. Datos medidos (polarizacin con dos fuentes)

 d.

Polarizacin con fuente doble.

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Grafica 1. Relacin entre VDS medido, simulado y calculado

Grafica 4. Relacin entre ID medido, simulado y calculado

VDD VDS VGS VRD ID

 Sin resistencia de source Medidos Simulados Calculados 11.99 V 12 V 12 V 6.01 V 6.18 V 6V 0V 0V 0V 5.98 V 6.17 V 6V 13.35 mA 13.4 mA 13 mA

Tabla 4. Datos medidos (auto polarizacin sin resistencia de source)

Grafica 2. Relacin entre ID medido, simulado y calculado

b.

Auto polarizacin  Con resistencia de source Medidos Simulados Calculados 12.02 V 12 V 12 V 5.99 V 5.93 V 6V -1.04 V -0.95 V -1 V 7.59 mA 7.99 mA 7.74 mA

VDD VDS VGS ID

Tabla 3. Datos medidos (auto polarizacin con resistencia de source)

Grafica 5. Relacin entre VDS medido, simulado y calculado

Grafica 6. Relacin entre ID medido, simulado y calculado Grafica 3. Relacin entre VDS medido, simulado y calculado

Con divisor de tensin Medidos Simulados VDD 19.83 V 20 V VDS 10.08 V 10.09 V VGS -0.69 V -0.53 V ID 3 mA 2.98 mA

c.

Calculados 20 V 10 V -0.58 V 3 mA

Tabla 5. Datos medidos (con divisor de tensin)

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Grafica 7. Relacin entre VDS medido, simulado y calculado

Grafica 10. Relacin entre ID medido, simulado y calculado

Anlisis: al tratar de resolver los circuitos con el transistor FET tuvimos que valernos de resoluciones de ecuaciones para tratar de resolverlos, as como tambin la imposicin de algunos datos para facilitar los clculos. Los parmetros fueron tomados de la gua de uso que viene con el FET y tuvimos que tomar esos datos de los rangos indicados. Tambin cabe decir que si el punto de trabajo debe estar a la mitad el valor de VDS debe ser VDD/2, para trabajar a la mitad de la recta de carga.

8. CONCLUSIONES
Los valores medidos se asemejan a los calculados y simulados, solo con un pequeo margen de error debido a las resistencias o a las caractersticas del FET. (Seccin 7-Analsis de Datos). Se pudo comprobar que la corriente de drain que depende del voltaje gate source, obedece casi exactamente a la ecuacin de shockley.

Grafica 8. Relacin entre ID medido, simulado y calculado

d.

Doble fuente Medidos 11.98 V 4.31 V -0.74 V -4 V 2.63 mA Simulados 12 V 4.45 V -0.8 V -4 V 2.55 mA Calculados 12 V 4V -1 V -4 V 2.65 mA

VDD VDS VGS VSS ID

Tabla 6. Datos medidos (doble fuente)

Se puede observar que la curva caracterstica a la salida del FET es muy similar a la de un BJT. (Anexos 11.1) Puedo decir que para que las mediciones de esta prctica sean aceptables y tengan el menor nmero de errores en las mismas con respecto a los clculos tuvimos que ajustar las resistencias lo ms posible a las calculadas teniendo en algunos casos que poner las resistencias en serie o en paralelo ya que los valores de las mismas si se alejaban mucho cambian los valores de corriente y voltaje a rangos que no son aceptables; es decir que para el Transistor FET funcione correctamente las resistencias deben ser lo ms exactas posibles. Los valores de los JFET pueden ser diferentes aunque sean del mismo tipo por lo que primero tuvimos

Grafica 9. Relacin entre VDS medido, simulado y calculado

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.
que obtener los valores reales de Vp y de IDSS. (Seccin 5-calculos-datos)

CONCLUSIONS
The measured values resemble each other to those calculated and feigned, alone with a small error margin due to the resistances or to the characteristics of FET. (Section 7-Analsis of Data). It could be proven that the drain current that depends on the voltage gate source, obeys the shockley equation almost exactly.

One can observe that the characteristic curve to the exit of FET is very similar to that of a BJT. (Annexes 11.1) I can say that so that the mensurations of this practice are acceptable and have the smallest number of errors in the same ones with regard to the calculations we had to adjust the resistances the most possible thing to those calculated having in some cases that to put the resistances in series or in parallel since the values of the same ones if they went away a lot they change the current values and voltage to ranges that are not acceptable; that is to say that for the Transistor FET works the resistances correctly they should be the most exact possible. The values of JFET can be different although they are of the same type for that that first we had to obtain the real values of Vp and of IDSS. (Section 5calculation-data)

9. RECOMENDACIONES
Se recomienda utilizar el respectivo datasheet de los FET para verificar sus caractersticas. Se recomienda calcular con el IDSS y el Vp real, para que los clculos sean ms exactos.

10. REFERENCIAS
[1]http://www.worldlingo.com/ma/enwiki/es/Bayesian_probability [2] http://arantxa.ii.uam.es/~jmoreno/razonamiento/tevidencia.htm [3] http://www.eumed.net/libros/2008b/405/El%20concepto%20de %20probabilidad%20subjetiva.htm [4] http://www.uaq.mx/matematicas/estadisticas/xu4.html

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11. ANEXOS 11.1. SIMULACIONES


a. Con dos fuentes.

Figura 10. Simulacin con Polarizacin con dos fuentes.

Simulaciones VDD 12 V VDS 5.97 V VGS -0.73 V VRD 6.02 V ID 3.54 mA


Tabla 7. Simulaciones-Configuracin con 2 fuentes

Figura 11. Recta de carga ingreso x=VGS (V) y=ID (mA)

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Figura 12. Recta de carga salida x=VDS (V)

y=ID (mA)

b. Auto polarizacin.  Con resistencia de source.

Figura 13. Simulacin con Polarizacin con resistencia de source.

Simulaciones VDD 12 V VDS 5.93 V VGS -0.95 V ID 7.99 mA


Tabla 8. Simulaciones-Configuracin con resistencia de source

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Figura 14. Recta de carga ingreso x=VGS (V) y=ID (mA)

Figura 15. Recta de carga salida x=VDS (V)

y=ID (mA)

Sin resistencia de source.

Figura 16. Simulacin con Polarizacin sin resistencia de source.

Simulaciones VDD 12 V VDS 5.83 V VGS 0V VRD 6.17 V ID 13.4 mA


Tabla 9. Simulaciones-Configuracin sin resistencia de source

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Figura 17. Recta de carga ingreso x=VGS (V) y=ID (mA)

Figura 18. Recta de carga salida x=VDS (V)

y=ID (mA)

c. Con divisor de tensin.

Figura 19. Simulacin de Polarizacin con divisor de tensin.

Simulaciones VDD 20 V VDS 10.09 V VGS -0.53 V ID 2.98 mA


Tabla 10. Simulaciones-Configuracin con divisor de tensin

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Figura 20. Recta de carga ingreso x=VGS (V) y=ID (mA)

Figura 21. Recta de carga salida x=VDS (V)

y=ID (mA)

d. Con doble fuente.

Figura 22. Simulacin de Polarizacin a doble fuente.

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. Simulaciones VDD 12 V VSS -4 V VDS 4.45 V VGS -0.8 V ID 2.55 mA


Tabla 11. Simulaciones-Configuracin con doble fuente

Figura 23. Recta de carga ingreso x=VGS (V) y=ID (mA)

Figura 24. Recta de carga salida x=VDS (V)

y=ID (mA)

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