Tema 5 Sistemas Secuenciales (Parte 1)

Escuelas Tcnicas de Ingenieros Universidad de Vigo Departamento de Tecnologa Electrnica
Electrnica Digital: Sistemas Secuenciales
ELECTRNICA DIGITAL
TEMA 5
SISTEMAS SECUENCIALES (Parte 1)
CONCEPTOS GENERALES SISTEMAS SECUENCIALES ASNCRONOS
SISTEMAS SECUENCIALES DEFINICIN

Sistema capaz de memorizar el nivel lgico de las variables de entrada y convertirlo en un estado interno del propio sistema, de tal manera que el nivel lgico de las variables de salida en un instante determinado no depende solamente del de las variables de entrada en dicho instante sino tambin del que tuvieron en el pasado. Tambin se denomina autmata finito o mquina de estados finita, conocida como FSM (Finite State Machine)
SISTEMAS SECUENCIALES
Todo sistema secuencial posee:
Un conjunto de n variables de entrada x0, x1,......, xn-1 que dan lugar a un conjunto finito de 2n combinaciones que reciben el nombre de vectores de entrada. Un conjunto de m variables de estado interno y0, y1,...., ym-1 que dan lugar a un conjunto finito de 2m estados internos que reciben el nombre de vectores de estado interno. Un conjunto de p variables de salida z0, z1,...., zp-1 que dan lugar a un conjunto finito de 2p combinaciones o vectores de salida.
ESQUEMA DE BLOQUES DE UN SISTEMA SECUENCIAL
x0 x1 x n-1 y0(t+1) y1(t+1) y(m-1)(t+1) SISTEMA COMBINACIONAL y0t y1t y(m-1)t z0 z1 z p-1 MEMORIA MEMORIA y0(t+1) y1(t+1)
MEMORIA
y(m-1)(t+1)
De realimentacin directa Asncronos
Sncronos
Realimentados con celdas asncronas
Totalmente sncronos Sncronos asincronizados
SISTEMA SECUENCIAL DE REALIMENTACIN DIRECTA (DIRECT FEEDBACK SEQUENTIAL SYSTEM ) Las variables de entrada actan de forma directa sobre l y por ello se le da tambin la denominacin genrica de sistema secuencial asncrono (Asynchronous sequential system )
x0 x1 x n-1 y0t y1t y(m-1)t SISTEMA COMBINACIONAL y0t+1 y1t+1 y(m-1)t+1 z0 z1 z p-1
CELDA BSICA BINARIA ASNCRONA (Asynchronous cell or latch ) Sistema secuencial asncrono que posee una sola variable de estado interno. Es un sistema secuencial asncrono de realimentacin directa sobre cuyo estado actan de forma inmediata las variables de entrada cuando se ponen en un determinado nivel lgico o cuando cambian de nivel lgico. Puede ser utilizado para implementar sistemas secuenciales asncronos.
SISTEMA SECUENCIAL ASNCRONO REALIMENTADO MEDIANTE CELDAS BINARIAS ASNCRONAS
n Variables de entrada SISTEMA COMBINACIONAL m m p Variables de salida
Variables de estado interno CELDAS BINARIAS ASNCRONAS
CELDA BSICA BINARIA SNCRONA Se caracteriza por tener una variable de entrada especial, denominada entrada de sincronizacin o de disparo (Trigger), a la que algunos autores llaman tambin entrada de reloj (Clock) porque en la mayora de los casos se le aplica la salida de un generador de impulsos. Las variables de entrada solamente actan sobre el estado de la celda en el instante en el que la citada entrada de sincronizacin cambia de nivel. Se denomina biestable sncrono (Flip-flop).
SISTEMA SECUENCIAL SNCRONO (SYNCHRONOUS SEQUENTIAL SYSTEM)
n Variables de entrada SISTEMA COMBINACIONAL m m p Variables de salida
Variables de estado interno CELDAS BINARIAS SNCRONAS
GENERADOR DE IMPULSOS
SISTEMAS SECUENCIALES ASNCRONOS
Caracterizados por niveles
Realimentacin directa Realimentacin con biestables
Caracterizados por flancos
Realimentados con celdas activas por flancos
SISTEMA SECUENCIAL DE REALIMENTACIN DIRECTA (DIRECT FEEDBACK SEQUENTIAL SYSTEM )
y1 y2 &
x1 x2
&
&
Y1
Y1
& & Z1
x1 x2
& & y2 1 & Z2
y1 y2
&
y1
& y1
&
Y2
1 Y2
& y2
SISTEMA SECUENCIAL DE REALIMENTACIN DIRECTA (DIRECT FEEDBACK SEQUENTIAL SYSTEM )
Sistema secuencial asncrono que posee dos variables de entrada x1 y x2 y una variable de salida z y que acta tal como se indica en el cronograma (Timing diagram).
1 3 4 3 4 2 1 2 1 x1
x2
Se puede representar mediante una tabla de verdad denominada tabla de excitacin
SISTEMA SECUENCIAL DE REALIMENTACIN DIRECTA (DIRECT FEEDBACK SEQUENTIAL SYSTEM
A las variables x1 y x2 se les asignan respectivamente, las letras S (Set) y R (Reset). S pone a uno la salida y R la borra (Clear) o pone a cero (Reset). La mayora de los autores anglosajones denominan R-S Latch (Cerrojo) a este sistema que tiene dos estados estables y se puede denominar biestable R-S.
S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 yt 0 1 0 1 0 1 0 1 y t+1 = Y 0 1 0 0 1 1 X X
S 0 0 1 1
R 0 1 0 1
y t+1 yt 0 1 X
Se puede implementar de dos formas diferentes
Biestable R-S (R-S Latch) de grabado prioritario
x 1 (M) Y
x 2 (P)
Y = x1 + x2 y
x1
& Q
S R
Y = x1 + x2 y = x1 x2 y
x2
& Q
Biestable R-S (R-S Latch) de borrado prioritario
x 1 (M) x 2 (P) Y
x1
1 Q
Y = x1 x2 + x2 y = x2 ( x1 + y )
1
S R
Q x2
Y = x2 ( x1 + y ) = x2 + x1 + y
SISTEMAS SECUENCIALES Curva de transferencia tpica de un elemento lgico inversor

N1 Vsalida -1 Ve1 Vs1 Ve2 Vs2 1 N2 1
-1 Ventrada
Vs,0 max Vu,0 Margen de ruido en estado 0
Vu,1 Margen de ruido en estado 1
Vs,1 min
Comportamiento del biestable R-S: Estado metaestable
N1
1 Q
1 Q
N2
1 Q R
1 Q
V SN1 = V EN2
Estado estable
Estado inestable (Metaestable)
Estado estable
V SN2 = V EN1
Comportamiento del biestable R-S Cronograma de las situaciones en las que el biestable R-S se pone en el estado metaestable
Impulso de corta duracin
S
t < t min
Estado metaestable
Sistema secuencial asncrono caracterizado mediante niveles con realimentacin mediante biestables R-S
CONJUNTO BIESTABLES S-R S1 R1 X1 Xn SISTEMA Q1 Q2 Qm Rm COMBINACIONAL N1 Sm Q m-1 Q m-1 S2 R2 S R S R Q0 Q0 Q1 Q1 SISTEMA COMBINACIONAL N2 Zp Z1
S R
CARRETERA
SISTEMA x 2 SECUENCIAL ASNCRONO D
x1
VA FERREA
M D M Detector Motor Barrera
PONER EN TENSIN
PONER CONDICIONES GENERALES
x1
NO x 1 SI ACTIVAR Z x 2 SI ACTIVAR Z NO
E2
x2
E1
x2 x1
NO x 2 SI DESACTIVAR Z x 1 SI DESACTIVAR Z
NO
E3
CIRCUITO DIGITAL TEMPORAL Circuito en el que el retorno al estado inicial se realiza al cabo de un cierto tiempo t variable segn la situacin particular. Constituye un bloque funcional que recibe el nombre de circuito de memoria temporal o temporizador (Timing circuit), porque memoriza una determinada situacin mediante el estado de una variable binaria durante un cierto tiempo t. Puede tener variables de entrada o no tenerlas.
CIRCUITO DE MEMORIA TEMPORAL CON VARIABLES DE ENTRADA Se denomina monoestable
Funcin lgica
x0 x1
CIRCUITO DE MEMORIA Q
x0 x1 Q
xn
TEMPORAL
xn
Instante de actuacin de las variables de entrada
CIRCUITO DE MEMORIA TEMPORAL SIN VARIABLES DE ENTRADA
Se denomina generador de impulsos (Pulse generator), reloj (Clock) y astable (Astable)
G
GENERADOR DE IMPULSOS
No realimentados
MONOESTABLES
Realimentados
Activados por niveles Activados por flancos
No redisparables (Non retriggerable) Redisparables (Retriggerable)
MONOESTABLE NO REALIMENTADO
N1 1 T RETARDO N2 Tr & Q
Tr
tr tr
MONOESTABLE NO REALIMENTADO
N1 1 T C R N2 & Q
1 T
1 & Q
MONOESTABLE REALIMENTADO NO REDISPARABLE
N1 +VCC
N1 S 1 Q
1 Q C 0V N2 +VCC
N2 1 Q R
+VCC R P
1 Q 0V
T
N1 +VCC T 1 Q C 0V N2 +VCC P +VCC R 0V 1 Q
2VCC +VCC 0V Q P
Q t=kRC
N1 +VCC T 1 Q C 0V N2 +VCC P +VCC R 0V 1 Q
Cronograma de las seales de un monoestable no redisparable (Non retriggerable)
Q t t
SMBOLO LGICO DE UN MONOESTABLE REALIMENTADO NO REDISPARABLE No normalizado
R +VCC
C ext C
Normalizado
C
1
Q T MONOESTABLE Q
+VCC R T
R ext/C ext Q
S N3 1 N4 1 N5 1 N1 1 C N6 & D
S
Q
Q
R P N2 1 Q
+V
Esquema
R +V A B P. Cero (Reset) C
C ext R ext/C ext &
Cronograma
Smbolo lgico normalizado
TEMPORIZADORES ANALGICOS DIGITALES Temporizadores que combinan un comparador analgico con un biestable activado por niveles o por flancos. Se pueden obtener temporizaciones elevadas.
Inconvenientes
- Solo se puede modificar modificando el valor de una resistencia. -Se tiene que ajustar mediante un potencimetro.
Aplicaciones
Sistemas electrnicos sencillos en los que no es necesario modificar el valor de la temporizacin de forma automtica sin tener que realizar una accin manual.
TEMPORIZADORES ANALGICOS DIGITALES
Temporizadores que combinan un comparador analgico con un biestable activado por niveles o por flancos.
+VCC
Vref
QC
P. Cero R Biestable T P. Uno S R1
V ref
Salida
VC
Seal de disparo (Trigger)
QC
R2
Q t=kRC
Temporizador que combina un comparador analgico con un biestable activado por flancos que posee entrada de puesta en estado inicial.
+VCC
RA
R1 + Biestable Seal de disparo (Trigger) T P. Uno Q Salida del temporizador P. Cero Q
R3
P. Inicial
R2
R4
TEMPORIZADORES ANALGICOS DIGITALES
Smbolo lgico de un temporizador que combina un comparador analgico con un biestable activado por flancos.
+VCC
RA C TEMPORIZADOR ANALGICO DIGITAL
P. Inicial
GENERADORES DE IMPULSOS Fundamento conceptual
GENERADOR DE IMPULSOS IMPLEMENTADO CON MONOESTABLES
D1 B +VCC R1 C1
N1 1 Q
+VCC Q +VCC Q
C2 R2 +VCC A
N2 1 Q
A B
D2
INVERSOR CON HISTRESIS
Ve +VCC
1 Ve
Vs VU1 VU2
Vs
GENERADOR DE IMPULSOS IMPLEMENTADO CON UN INVERSOR CON HISTRESIS
Ve VU2 VU1
Ve C
Q +VCC
GENERADOR DE IMPULSOS IMPLEMENTADO CON PUERTAS REALIMENTADAS
CIRCUITO PASIVO DE REALIMENTACIN

A 1 R B 1 C Q
AMPLIFICADOR
GENERADOR DE IMPULSOS IMPLEMENTADO CON PUERTAS REALIMENTADAS
R2
R1
R1
R1
R2
1 Q
C1
C2
GENERADOR DE IMPULSOS IMPLEMENTADO CON TEMPORIZADORES ANALGICO-DIGITALES
+VCC +VCC
R1
R2
C1 TEMPORIZADOR ANALGICO DIGITAL
C2 TEMPORIZADOR ANALGICO DIGITAL
Q1
T2 Q2
T1
Q1
Q2
+VCC P. Inicial
t1
t2
TEMPORIZADOR ANALGICO DIGITAL MULTIFUNCIONAL (555)
+VCC BLOQUE FUNCIONAL TEMPORIZADOR
E. control (Control voltage)
R -
E. Umbral (Threshold) R
A +
R Biestable Salida
+ E. disparo (Trigger) E. descarga (Discharge) R T B S
P. Inicial
GENERADOR DE IMPULSOS IMPLEMENTADO CON UN TEMPORIZADOR ANALGICO-DIGITAL MULTIFUNCIONAL (CIRCUITO 555)
VC 2/3 VCC
+VCC
1/3 VCC
R A + P. Uno R Q Biestable + B R1 T P. Inicial P. Cero S QT
RA
P. Cero
RB
P. Uno
R2
QT
TEMPORIZADOR IMPLEMENTADO CON UN CIRCUITO ANALGICO-DIGITAL MULTIFUNCIONAL (CIRCUITO 555)
P. Inicial
+VCC
Seal de T disparo
R1 R A + R2 Seal de T disparo (Trigger) T R + B R3 P. Inicial P. Cero S Biestable P. Uno R Q QT Salida
VC 2/3 VCC
P. Uno
C R R4
QT
+Vcc
+Vcc (4,5 a 18 V)
RA C
5
+Vcc
E. Control E. Umbral E. Disparo Descarga
5 6 2 7
Q
RB
555
C
4 1
6 2 7
555
4 1
P. In
Circuito temporal analgico-digital 555
+Vcc
Generador de impulsos implementado con el circuito 555
+Vcc +Vcc C
5 6 8 3
Monoestable no redisparable implementado con el circuito 555

2 7
555
4 1
C P. In
Seal de disparo
Cronograma
Q t t
APLICACIONES DE LOS CIRCUITOS DIGITALES TEMPORALES
Circuito detector de ausencia de impulsos
C ext R +VCC T C R ext/C ext
Q t
APLICACIONES DE LOS CIRCUITOS DIGITALES TEMPORALES Circuito detector de anchura de impulsos
Q C ext R +VCC T C R ext/C ext Q & f 1 1
T td2 td1 td2 Q
APLICACIONES DE LOS CIRCUITOS DIGITALES TEMPORALES Circuito eliminador de rebotes
+VCC BLOQUE FUNCIONAL TEMPORIZADOR A + R2 T T R P C R + B S Biestable R Q QT Salida
R1
P. Inicial
QT

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Caracterizados por niveles

Realimentacin directa Realimentacin con biestables

Caracterizados por flancos

Realimentados con celdas activas por flancos

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& & y2 1 & Z2

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Se puede representar mediante una tabla de verdad denominada tabla de excitacin

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Vs,0 max Vu,0 Margen de ruido en estado 0

Vu,1 Margen de ruido en estado 1

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Estado inestable (Metaestable)

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SISTEMA x 2 SECUENCIAL ASNCRONO D

M D M Detector Motor Barrera

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