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Famlia TTL

Viso Geral
A grande maioria dos circuitos integrados TTL pertence s sries 54 e 74, introduzidas originalmente pela Texas Intruments e que so hoje um padro da indstria, fornecidas por diversos fabricantes. A srie 54 de uso militar e opera na faixa de temperatura de -55C a +125C, com uma tenso de alimentao de 5 0,5V. A srie 74 de uso geral, operando na faixa de temperatura de 0C a + 70C, com alimentao de 5 0,25V. H centenas de funes disponveis nas sries 74 e 75 abrangendo portas, flip-flops, decodificadores, contadores, etc. Conforme o nmero de portas contidas em um CI, ele se classifica como: SSI Small Scale Integration, ou integrao em pequena escala de 1 a 12 portas lgicas; MSI Medium Scale Integration, ou integrao em mdia escala de 13 a 99 portas lgicas LSI Large Scale Integration, ou integrao em grande escala de 100 a 1000 portas lgicas; VLSI Very Large Scale Integration, ou integrao em escala muito grande Acima de 1000 portas lgicas. Alm da srie 54 e 74, que a mais importante e que possui o maior nmero de funes disponveis, existem algumas outras sries como a 4000MTTL da Motorola e a 8200 da Signetics.

Porta NAND de duas entradas srie 74

Figura 1 - Porta NAND de entradas de duas entradas

A figura acima um diagrama de uma porta NAND de duas entradas da srie 74 na verso standard. Este o elemento bsico dos circuitos integrados TTL. Observe que Q1 um transistor especial, com vrios emissores, chamado Multiemissor. Suponhamos que as entradas A e B estejam no nvel lgico 1, que corresponde a uma tenso 2,0 V para este circuito. Nesta situao, Q1 no se comporta como um transistor e sua juno base-coletor est diretamente polarizada. A corrente que flui atravs desta juno e para a base de Q2 suficiente para satur-lo. Com a saturao de Q2, ocorre o corte de Q4 e a saturao de Q3, fazendo com que a tenso de sada Y fique prxima de 0 V (na realidade 0,4 V).

Se a entrada A ou a entrada B (ou ambas) forem colocadas no estado lgico 0 correspondente a uma tenso 0,8 V, a corrente de base de Q2 ser desviada para a entrada e Q2 ir para o corte. Isto far com que Q4 sature e Q3 corte, levando a tenso de sada Y para um valor 2,4 V, tipicamente igual a 3,3 V. Fazendo a tabela de estados e a tabela verdade para lgica positiva, conclumos que, de fato, o circuito da figura 1 uma porta NAND para lgica positiva (POSITIVE NAND GATE). A 0,8 V 0,8 V 2,0 V 2,0 V B 0,8 V 2,0 V 0,8 V 2,0 V Y 2,4 V 2,4 V 2,4 V 0,4 V A 0 0 1 1 B 0 1 0 1
Tabela Verdade

Y 1 1 1 0

Tabela de Estados

Observamos aqui que a situao descrita quando as entradas esto no nvel lgico 1 se repetiria se as mesmas estivessem abertas. Isto significa que um CI TTL interpreta uma entrada aberta como estado lgico 1; entretanto, nunca se deve deixar uma entrada aberta porque isto pode acarretar problemas de rudo.

Parmetros Importantes para os CI`s da famlia TTL. A. VIL a tenso de entrada que o circuito interpreta como nvel lgico 0; para o circuito da figura 1 VIL 0,8 V; B. VIH a tenso de entrada que o circuito interpreta como nvel lgico 1; para o circuito da figura 1 VIH 2,0 V; C. VOL a tenso de sada no estado lgico 0; no circuito da figura 1 VOL 0,4 V;

D. VOH a tenso de sada no estado lgico 1; no circuito da figura 1 VOH 2,4 V, sendo 3,3 V um valor tpico; E. IIL Quando uma entrada est no nvel lgico 0 flui uma corrente da base para o emissor de Q1 (Sentido convencional) e o dispositivo que est forando o nvel 0 tem que ser capaz de absorver essa corrente, denominada IHL. No circuito acima, I IL 1,6 mA. Convenciona-se que as correntes fluem para fora do CI so negativas e as que fluem para dentro dele so positivas, de modo que nos manuais comum encontrar-se IIL 1,6 mA. A figura abaixo ilustra a situao de entrada no estado lgico 0.

Figura 2 - Entrada no estado lgico 0. F. Quando uma entrada est no nvel lgico 1 flui uma pequena corrente do emissor para a base de Q1 e o dispositivo que fora o nvel 1 nesta entrada tem que ser capaz de fornecer esta corrente, denominada IIH. Para a figura 1, IIH 40A. A figura abaixo mostra a situao de uma entrada no estado lgico 1.

Figura 3 Entrada no estado lgico 1. G. IOL Quando a sada do circuito da figura 1 vai para o estado lgico 0, o transistor Q3 est saturado. O circuito que estiver ligado a esta sada fornecer ento uma corrente que tem que ser absorvida por Q3, denominada IOL. O valor mximo de IOL, sem que ocorra a degradao do nvel lgico 0, de 16mA. Abaixo mostra a situao da sada no estado lgico 0.

Figura 4 Sada no estado lgico 1.

H. IOH Quando a sada est no estado lgico 1, Q3 est cortado e Q4 saturado. Circula ento atravs de Q4 uma corrente que fornecida ao circuito ligado sada. Esta corrente IOH deve ser no mximo igual a 400A (ou - 400A, considerando o sentido) para que no ocorra a degradao do nvel lgico 1. A figura abaixo ilustra a situao da sada no estado 1.

Figura 5 - Sada no estado lgico 1. I. FAN-OUT Numa aplicao prtica, a sada de uma porta estar ligada s entradas de diversas outras. Conforme vimos anteriormente, h uma srie de correntes envolvidas (IIL, IIH, IOL e IOH) e devemos examinar as relaes entre elas. No estado lgico 0, a sada de uma porta capaz de drenar no mximo 16 mA do circuito a ela ligado, ao passo que uma entrada no estado lgico 0 fornece uma corrente de no mximo 1,6 mA. Conclui-se que uma sada capaz de absorver a corrente fornecida por at 10 entradas e dizemos que FANOUT do circuito da figura um igual a 10 no estado lgico 0.

No estado lgico 1, uma sada fornece no mximo 400A, enquanto uma entrada drena no mximo 40A. Novamente, a sada capaz de fornecer corrente para at 10 entradas, e assim pode-se dizer que FAN-OUT igual a 10 no estado lgico 1. De forma resumida pode-se definir o FAN-OUT como o nmero mximo de entradas que pode ser ligado a uma sada; observe que o FAN-OUT pode ser diferente nos estados 0 e 1, como se ver em outros itens. importante observar que s tem sentido falar em FAN-OUT quando se trata da interligao de CI`s da mesma famlia. Cumpre, ainda, notar que as tenses VOH e VOL so garantidas com os valores VOH 2,4 V e VOL 0,4 V para a sada com carga mxima, ou seja, a condio mais severa (WORST-CASE CONDITION). J. FAN-IN Carga que uma entrada representa para a sada que a alimenta. K. Margem de Rudo Foi visto que a tenso de sada no estado lgico 0 VOL 0,4 V. Uma entrada considera como estado lgico 0 qualquer tenso VIL 0,8 V, de modo que h uma margem de rudo de 0,4 V no estado 0. Isto significa que, se tivermos um rudo sobreposto tenso de sada de uma porta no estado 0, este rudo pode ser igual a at 0,4 V, sem que uma entrada ligada a esta sada interprete erradamente o sinal lgico. Do mesmo modo, com a sada no estado 1, temos VOH 2,4 V, ao passo que uma entrada interpreta como estado 1 qualquer tenso VIH 2,0 V. L. Caracterstica de Transferncia O que ocorre quando a tenso de entrada VI tem valor maior que 0,8 V (VIL) e menor que 2,0 V (VIH)? Esta condio transitria e s se apresenta quando a entrada est passando de um estado lgico

para outro. Imagine que no circuito da figura 1 as entradas A e B estejam ligadas juntas e que a tenso de entrada VI seja variada entre 0 e 5V. A tenso de sada VO ir variar de acordo com a curva de transferncia ilustrada abaixo:

Figura 6 Curva de transferncia. Regio A Enquanto a tenso de entrada est menor que 0,7 V, Q2 e Q3 esto cortados e Q4 est saturado; Regio B Aumentando a tenso de entrada, Q2 entra na regio ativa e a tenso de sada decresce porque aumenta a corrente atravs de R4; Regio C Aumentando ainda mais a tenso de entrada, Q3 tambm conduz e a tenso de sada decresce rapidamente; Regio D Q4 corta e a tenso de sada fica independente da entrada. No funcionamento normal apenas as regies A e D so permanentes; as regies B e C correspondem comutao da porta.

Observe que durante a comutao h um instante em que os transistores Q2, Q3 e Q4 esto conduzindo ao mesmo tempo e a corrente drenada da fonte de alimentao aumenta bruscamente. Isto gera picos na corrente de alimentao Icc, que exigem cuidados especiais para evitar problemas.

M. Atraso de Propagao J observamos que a tenso de sada de uma porta nunca responde instantaneamente s variaes de entrada. H sempre um certo atraso associado porta lgica. A figura abaixo mostra as formas de onda de entrada e sada de uma porta NAND TTL e os atraso envolvidos.

Figura 7 Formas de onda de entrada e sada e atrasos. tPHL o tempo de transio do estado lgico 1 para o estado lgico 0, medido da forma indicada. tPHL tipicamente igual a 7ns; tPLH o tempo de transio do estado lgico 0 para o estado lgico 1, medido da forma indicada. tPLH tipicamente igual a 11ns; Define-se o atraso de propagao tpd como a mdia aritmtica de tPHL e tPLH.

Resultando num valor tpico de 9ns. O atraso de propagao um fator que limita a aplicao de um CI, porque se a entrada varia de modo excessivamente rpido, a sada simplesmente no consegue acompanhar as variaes de entrada e o funcionamento torna-se errtico; a famlia TTL uma das mais velozes existentes. N. Dissipao de Potncia A corrente drenada da fonte pela porta lgica depender da sada estar em 0 ou 1. ICCL a corrente consumida com a sada no estado lgico 0 e ICCH a corrente consumida com a sada no estado lgico 1. Para a porta lgica da figura 1 ICCL de no mximo 5,5 mA (3 mA tpico) e ICCH de no mximo 2 mA (1 mA tpico). A corrente mdia, assumindo que a sada fica 50% do tempo em cada estado, Icc = 2 mA (tpico), resultando numa dissipao de potncia de 10 mW (5V x 2 mA).

Fonte de pesquisa TTL/CMOS Teoria e aplicao em circuitos digitais Volume 1 - 4 edio. Joo Batista de Azevedo Jnior