INSTITUTO TECNOLGICO SUPERIOR DE SAN ANDRS TUXTLA.

CARRERA:
ING. SISTEMAS COMPUTACIONALES.

CATEDRTICO:
ING. ROBERTO VALENCIA BENITEZ

NOMBRE DE LA ASIGNATURA:
CIRCUITOS ELECTRICOS Y APLICACIONES DIGITALES

ALUMNOS:
MARIA GUADALUPE TEPOX JARA 131U0459
ANGELICA CHAGALA SIXTEGA 13U0422
JOSE MANUEL TEMICH IXTEPAN 131U0436
ARELYH SANCHEZ COBAXIN 131U0707
ALEJANDRO BUSTAMANTE RUIZ

GRUPO:
408-A
SAN ANDRS TUXTLA, VER. A 02 DE MAYO 2015,

Temario
Lgica Programable: Dispositivos FPGA

Estructura bsica de una FPGA

Bloques lgicos configurables
Mdulos Lgicos
Dispositivos FPGA basado en SRAM
Mdulos FPGA

Dispositivos FPGA de ALTERA

Bloque LAB
Modulo AML
Modos de operacin de una ALM
Funciones Integradas

Dispositivos FPGA de XILINX

Bloques CLB
Cadena de suma de producto en cascada
Arquitectura ASMBL

Lgica Programable: Dispositivos FPGA

Una arquitectura FPGA (Matriz de puertas programables
sobre el terreno) no utiliza matrices de tipo PLA,
teniendo mas densidad, numero de puertas
mayores y siendo comparativamente mas
pequeos a los dispositivos CPLD, por lo que hay
mas de estos elementos, asimismo las
interconexiones se organizan en filas y columnas.

La mayora de los fabricantes de lgica

programable, suministran a los dispositivos FPGA
en cuanto a la densidad, (que varia de los centenares
hasta los 180 000 mdulos lgicos encapsulados de hasta
mas de 1 000 pines),

consumo de potencia, tensin

de alimentacin (habitualmente dada entre 1.2 V y 2.5

V dependiendo el dispositivo), velocidad y tomando
en
cuenta
hasta
la
arquitectura.
Son
reprogramables, utilizando tecnologa de proceso
SRAM o anti fusibles.
Un bloque lgico FPGA esta compuesto por
varios mdulos mas pequeos que son las
unidades componentes bsicas.
Cada CBL esta formado por mltiples mdulos
mas pequeos y por interconexiones locales .

La siguiente figura muestra los bloques lgicos configurables

fundamentales dentro de la matriz global de interconexiones
programables dispuestas en F/C y que se utilizan para conectar
entre si los bloques lgicos.

Mdulos Lgicos

Es un bloque lgico de una FPGA, que se configura para

implementar la lgica combinacional, lgica registrada
o ambas, Empleando un fli-flop.

Diafragma de bloques de un modulo lgico LUT

(Look-Up Table), de memoria programable
utilizada para generar funciones lgicas
combinacionales suma de productos, hace lo
mismo que una PLA.

 La organizacin de la LUT consiste en una

serie de 2 celdas de memoria, siendo n el
numero de variables de entrada.
Ejemplo:

Mediante 3 entradas se pueden seleccionar

hasta 8 celdas de memoria, por lo k una LUT
con 3 variables de entrada permite generar
una suma de productos con hasta 8 trminos
y puede programar un patrn de 1s y 0s.

Cada 1 significa que el termino producto

asociado aparecer en la salida suma de
producto mientras que el 0 no.

Dispositivos FPGA basado en SRAM

Los dispositivos FPGA pueden ser no voltiles

si estn basados en tecnologa antifusible,
voltiles o en la tecnologa SRAM.
El termino voltil significa que todos los datos
programados en los bloques se pierden
cuando de desconecta la alimentacin, por lo
tanto los dispositivos FPGA basados en SRAM
o incluyen una memoria de configuracin en
el chip, para almacenar los datos, o se utiliza
una memoria externa encargndose del host
para la transferencia de datos.

 FPGA con memoria

de configuracin no
voltil interna al chip.

FPGA
con
un
procesador host y
una
memoria
integrada
en
la
tarjeta.

Mdulos FPGA

Son Pizarras en blanco, que se

usuario final puede programar para
implementar cualquier diseo. Hay
tambin dispositivos con mdulos
Hardware y software implementados.

Modulo Hardware: parte lgica, que el

fabricante incluye para alguna funcin en
especifico y no puede reprogramarse.
Modulo software: es la parte fsica, y se
proporciona dependiendo de lo requerido

Dispositivos FPGA de ALTERA

ALTERA suministra varias familias de
dispositivos FPGA como las series STRATIX II,
STRATIX Cyclone y la familia ACEX.

 Diagrama simplificado del bloque LAB (Bloque

de Matriz Lgica) de la FPGA Stratix II.
Los mdulos ALM son lgicos adaptativos

Modulo AML

Es la unidad bsica del diseo en la FPGA

Stratix II, cada ALM contiene una seccin
combinacional basada en LUT, junto con otra
que puede programarse para tener 2 Salidas
lgicas y 1 de suma flip- flops.

Modos de operacin de una

ALM

Un ALM puede
programarse en:

Modo normal.
Modo LUT
ampliado.
Modo aritmtico.
Modo aritmtico
compartido.

Adems de estos 4
puede utilizarse como
parte de una cadena
para crear contadores
y
registros
de
desplazamiento.

Funciones Integradas

La FPGA contiene funciones de memoria integrada, as como

funciones de Procesamiento Digital de Seal (DSP). Las funciones
DSP, como los filtros digitales, son utilizados en infinidad de sistemas.

Los
bloques
integrados estn
distribuidos
a
todo lo largo de
la
matriz
de
interconexin,
mientras que los
elementos de E/S
estn
situados
alrededor
del
permetro de la
FPGA

Dispositivos FPGA de XILINX

XILINX dispone de 2 lneas principales de dispositivos FPGA: Spartan y Virtex,

dentro de ellas sus familias como Spartan 3 y Spartan IIE, Virtex -4, Virtex II,
Virtex II Pro, Virtex II Pro X. XILINX designa a la familia de Virtrex como
dispositivos FPGA, por que tiene funciones integradas, como memorias,
procesadores, transceptores y otros mdulos IP tanto en hardware como
software.
Las familias difieren en densidad y sus presentaciones, la mayora tienen una
arquitectura tradicional.

Bloques CLB
El rea lgica configurable en Xilinx esta dividida en Bloques
Lgicos Confortables (CLB), conteniendo mltiples unidades
denominadas celdas (LC), cada CL esta basada en lgica LUT
de 4 entradas, junto con lgica adicional y un flip flop.
puede generar desde un termino producto hasta una funcin
suma con 16 trminos distintos.
Las densidades varan de entre 2000 hasta mas de 74 000
celdas en un mismo dispositivo Virtex.
CBL simplificado en una FPGA de Virtex

Cadena de suma de producto

en cascada

En una SLICE (2 celdas) en

cascada hay un multiplexor
asociado dentro de la lgica
asociada a cada LC que se
emplea dentro de la conexin en
cascada, as como una puerta OR
dedicada dentro de cada Slice.

 A) muestra como configurar una Slice en un CLB como

puerta AND, para generar un termino producto de 8
variables.
B) configura 2 modelos Slices para generar una funcin
de sumas de productos con 2 trminos de 8 variables.

 C) un CLB completo con 4 mdulos Slice, se

configura en una cadena de conexin en
cascada y genera una suma de productos con 4
trminos y 8 variables.

Comparacin de la arquitectura
de una FPGA tradicional y la
ASMBL.

La arquitectura tradicional tiene la forma de una

matriz de bloques lgicos (CLB o LAB) rodeada por
celda E/S configurables. La cantidad de lgica
configurable depende del numero de elementos de
E/S que pueda tener fsicamente el permetro.
Cuando se necesitan mdulos IP, como DSP o un
bloque de memoria, es necesario sacrificar parte
de la lgica configurable; pudiendo en algn punto
sean necesarias lneas de E/S adicionales. Mientras
mas mdulos IP el tamao fsico incrementa para
las lneas de E/S.

 La adicin de IP hace que se disponga de

menos lgica y/o el tamao del chip sea
mayor si el numero de E/S continua.

Arquitectura ASMBL

XILINX ha adoptado un enfoque de

implementacin de los dispositivos, para
resolver las limitaciones de la arquitectura
tradicional.
ASMBL es una estructura basada en columnas.
Las lneas de E/S, se distribuyen por todo el
chip y esto incrementa el numero de lneas
pero no aumenta el tamao del dispositivo,
como las bloques lgicos (CLB), los de E/S
(IOB), la memoria y los mdulos IP hardware y
software entre ellos el DSP y procesador.

 Pueden mezclarse diversos tipos de bandas para

satisfacer requisitos de la aplicacin. En la
configuracin mas sencilla, se tiene una mezcla de
bandas CLB y bandas de bloques de E/S

CONCLUSIN

Se puede concluir entonces que tanto

lasmemorias en bloques como las memorias
distribuidas pueden ser implementadas en
dispositivos FPGA. El dispositivo realizar
laimplementacinbasndosetantoenelcdi
gocomoenladisponibilidad de sus slices