Sistemas secuenciales

Los circuitos secuenciales se caracterizan porque los valores de la

seal de salida en un instante determinado dependen del valor de
las entradas y del valor de la salida en el instante anterior.

Sistemas secuenciales
Cualquier circuito secuencial, se puede separar en dos partes:
Un bloque combinacional
Un bloque con memoria
La memoria almacena bits que determinan el estado del circuito
Las entradas del circuito combinacional son las entradas (E) junto con
las salidas de la memoria (Qt)
El bloque combinacional genera la salida del circuito (S) y el nuevo
estado del mismo (Qt+1)

Sistemas secuenciales: Memoria

La memoria est constituida por biestables (FF) capaces de
permanecer en un estado determinado durante un tiempo
indefinido.
Un FF es capaz de almacenar un bit de datos.
Utilizan el principio de la retroalimentacin. Esta caracterstica es
utilizada en Electrnica Digital para memorizar resultados.
El paso de un estado a otro se realiza variando las entradas.
Segn el tipo de entradas pueden dividirse en:
Asincrnicos: Solo tienen entradas de control y pueden cambiar
de estado en cualquier momento.
Sincrnicos: Adems de las entradas de control posee una
entrada de sincronismo o de reloj (CLK). El sistema solo puede
cambiar en los instantes de sincronismo.

Sistemas Secuenciales: Sincronismo

El sincronismo es controlado por pulsos de reloj
Un reloj es un circuito que emite una serie de pulsaciones consecutivas
con una frecuencia definida.
Se denomina Flanco a la transicin del nivel bajo al alto o del nivel alto
al bajo.
El tiempo de un ciclo de reloj entre dos flancos ascendentes o
descendentes se denomina periodo.
Sincronismo por nivel (alto o bajo) : El sistema lee sus entradas cuando
el reloj esta en estado alto o bajo.
Sincronismo por flanco (de subida o de bajada): El sistema lee sus
entradas justo cuando se produce el flanco activo.

Biestables RS
Dispositivo de almacenamiento temporal de dos estados (alto y
bajo), cuyas entradas principales R y S, al ser activadas permiten:
R: El borrado (reset), puesta a 0 nivel bajo de la salida.
S: El grabado (set), puesta a 1 nivel alto de la salida.
Adems de las entradas R y S, posee una entrada Clock de
sincronismo cuya misin es la de permitir o no el cambio de
estado del biestable
La ecuacin caracterstica del FF RS que describe su
comportamiento es: Q(t+1) = S + RQ(t)

Biestables JK
Dispositivo de almacenamiento temporal de dos estados (alto y bajo),
cuyas entradas principales J y K, a las que debe el nombre, permiten
al ser activadas:
J: El grabado (set), puesta a 1 nivel alto de la salida.
K: El borrado (reset ), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el
estado que posea tras la ltima operacin de borrado o grabado.
A diferencia del biestable RS, en el caso de activarse ambas entradas
a la vez, la salida adquirir el estado complementado al que tena.
La ecuacin caracterstica del FF JK que describe su comportamiento
es:
Q(t+1) = JQ(t) + KQ(t)

Biestable T
Dispositivo de almacenamiento temporal de dos estados
(alto y bajo). La bscula T cambia de estado ("toggle) cada
vez que la entrada de sincronismo o de reloj se dispara.
Si la entrada T est a nivel bajo, la bscula retiene el nivel
previo.
Puede obtenerse al unir las entradas de control de un
biestable JK, unin que se corresponde a la entrada T.
La ecuacin caracterstica del FF T que describe su
comportamiento es:
Q(t+1) = T XOR Q(t)

Biestable D
Dispositivo de almacenamiento temporal de dos
estados (alto y bajo), cuya salida adquiere el valor de
la entrada D cuando se activa la entrada de
sincronismo, Clock.
En funcin del modo de activacin de dicha entrada
de sincronismo, existen dos tipos de biestables D:
Activado por nivel (alto o bajo), tambin
denominado registro o cerrojo (latch).
Activado por flanco (de subida o de bajada).
La ecuacin caracterstica del FF D que describe su
comportamiento es:
Q(t+1) = D

Tabla de Excitacin

Sistemas Secuenciales: Autmatas

En todo sistema secuencial se puede encontrar:

Un conjunto finito, n, de variables de entrada (X1, X2,..., Xn).
Un conjunto finito, m, de estados internos, de aqu que los estados secuenciales tambin
sean denominados autmatas finitos. Estos estados proporcionan m variables internas (q1,
q2, q3,..., qm).
Un conjunto finito de p funciones de salida (Z1, Z2,..., Zp).

Dependiendo de como se obtengan las funciones de salida Z, los sistemas

secuenciales pueden tener dos estructuras como las que se observan en la figura:
a) Autmata de Moore
b) Autmata de Mealy.

Autmatas de Estados Finitos

Autmata de Moore

Autmata de Mealy

Autmatas de Estados Finitos

Autmatas de Estados Finitos

Autmatas de Estados Finitos

Autmatas de Estados Finitos

Todos los circuitos secuenciales sncronos pueden implementarse
tanto como autmatas de Moore como de Mealy
Menor complejidad del circuito cuando se resuelve como autmata
de Mealy
En los autmatas de Mealy las modificaciones en las entradas
provocan cambios en la salida en el momento en el que se
producen
En los autmatas de Moore las salidas solamente cambian cuando
se produce un flanco de reloj y cambia el estado
Solamente utilizaremos autmatas de Mealy:
Cuando los cambios en las entradas del circuito estn
sincronizados con la seal de reloj, o
Cuando los cambios en otros momentos no afecten
negativamente al funcionamiento del sistema global

Aplicaciones
Prob. 1: El sistema de apertura de una Sala Cofre est compuesto
por 2 pulsadores A, B, un circuito secuencial a disear y un
temporizador que mantiene el cofre abierto durante 5 segundos
luego de recibir un pulso de seal desde el circuito secuencial.
El pulsador A produce una seal de nivel 1 y B de nivel 0. Si no se
pulsa, no se genera ningn nivel.
El cofre se abre bajo la combinacin secreta 1101: Pulsar 2 veces
A, 1 vez B y otra vez A. Si se comete un error al pulsar, todos los
biestables se pondrn a 0 en el siguiente pulso de reloj.
a. Mostrar el diagrama de estados
b. Implementar el circuito con biestables JK
Estados del CS:
Q1Qo Requerimientos:
E0: Estado inicial sin cdigo 00
2 biestables JK: Q1, Q0
E1: Se recibi primer 1
01
Una entrada externa: X
E2: Se recibi dos 1 consecutivos 10
Una salida externa: S
E3: Se recibi un 0 luego de dos 1 11

Aplicaciones

Prob. 2: Una mquina expendedora de gaseosa esta controlada por un

sistema secuencial que recibe como entrada un cdigo de 2 bits de las
monedas que el usuario va introduciendo hasta alcanzar S/2.0 que es el
precio del producto. Como salidas, el circuito debe activar una seal V al
entregar la gaseosa y otra de 2 bits que indica el reintegro
a. Mostrar el diagrama de estados
b. Implementar el circuito con biestables T
Tabla de cdigos:
I1 I0 Ingreso
R1 R0
Reintegro
0 0
No hay moneda
0 0
0.0
0 1
0.50
0 1
0.5
1 0
1.0
1 0
1.0
1 1
2.0
1 1
1.5
Estados del CS: Q1Qo
Requerimientos:
E0: Hay 0 soles
00
2 biestables T: Q1, Q0
E1: Hay 0.5 01
2 entradas externas: I0, I1
E2: Hay 1.0 10
2 salidas externas: V, R
E3: Hay 1.5 11

Contador BCD Sncrono

Diagrama de estados de un contador BCD:

Contador BCD Sncrono

Diagrama de estados

Contador BCD Sncrono

Minimizacin segn MK

Contador BCD Sncrono

Diagrama Lgico

Contador Sncrono BCD Asc/Desc

Diagrama de estados

Contador Sncrono Asc/Desc

Tabla de estados

Contador Sncrono Asc/Desc

T0 = 1

Contador Sncrono Asc/Desc

Diagrama Lgico

Detector de Secuencias de 1s Consecutivos

Diseo de un circuito secuencial sncrono capaz de detectar al
menos tres unos consecutivos por su entrada I.
Siempre que esto ocurra, la salida O del circuito valdr uno.
Por ejemplo:
I=01101110111110
O=X0000010001110, donde X significa desconocido (imposible de
determinar el valor del bit).

Diagrama de estados de un detector de tres o ms unos consecutivos:

Detector de Secuencias de 1s Consecutivos

Asignacin de
estados del detector
de secuencias de 3
unos consecutivos.

Estado

Q1Q0

00

01

10

11

Detector de Secuencias de 1s Consecutivos

I

E.A.

Tabla de estados del

Qn1Qn1
detector de secuencias
de 3 unos
consecutivos.
0
00

E.S.

E.B.

Qn+11Qn+10

J1K1

J0K0

00

0X

0X

01

00

0X

X1

10

00

X1

0X

11

00

X1

X1

00

01

0X

1X

01

10

1X

X1

10

11

X0

1X

11

11

0X

0X

Detector de Secuencias de 1s
Consecutivos
Puesto que la salida slo depende del estado actual, es fcil
ver que O=Q1Q0.
Las entradas a los biestables se minimizan utilizando MK

Detector de Secuencias de 1s Consecutivos

Diagrama lgico

Para Practicar
1. Disear e implementar un contador de estados impares de mdulo
8. Utilizar el tipo de biestable ms conveniente. Calcular fmax.
2. Disear e implementar un circuito digital secuencial que pase por
los estados 011, 100, 101, 110, 111, y repita esta secuencia.
Tngase en cuenta que si por alguna circunstancia el generador no
est en uno de los estados previstos en el ciclo, es necesario
llevarlo a cualquier de ellos. Utilizar los biestables que sean ms
convenientes
3. Disear e implementar un circuito digital secuencial, detector de
pares de bits alternos, que tiene una entrada X y una salida Z, de
forma que Z=1 si en la entrada X aparecen dos bits idnticos
consecutivos y si los dos bits precedentes tambin son iguales
entre si, pero distintos al bit de entrada actual. Por ejemplo:
X=000110011100112, Z=??0010101001012. Utilizar el biestable
que se crea ms conveniente. ? significa desconocido o imposible
de determinar. Calcular fmax

Para Practicar
4. Disear e implementar un circuito digital secuencial analizador de entradas, que
dadas tres entradas digitales X0, X1 y X2, pase por los estados A=00, B=01,
C=10 y D=11, siguiendo el diagrama de flujo propuesto en la figura. Utilizar tipo
de biestable ms conveniente

Para Practicar
5. Construir un circuito detector de eventos que va a
funcionar en una central nuclear. En concreto, se debe de
averiguar cuando ocurren 5 eventos de forma
consecutiva, y si ocurren, debe sonar una alarma.
Llamemos a los 5 eventos: E0, E1, E2, E3 y E4. Ejemplos:
E0E1E2E3E4Suena la alarma.
E0E2E1E3E4No suena.
E1E2E3E4E0No suena.

Tener en cuenta que, siempre y cuando se rompa la

secuencia porque ocurre un evento inesperado, debes
reinicializar la cuenta. Realiza un deserrollo para las dos
metodologas conocidas: Moore y Mealy. Tienes plena
libertad para utilizar el nmero y tipo de flip-flops que
consideres necesario. Calcular fmax.

Para Practicar
6. Construccin de un
codificador unario. Un cdigo
unario es aquel que se
construye concatenando
tantos unos como indica el
ndice del smbolo a codificar
y a continuacin un 0 (bit
que sirve de separador).

Smbolo Cdigo
0

10

110

1110

11110

111110

1111110

11111110

Para Practicar
Disear un codificador unario, que codifique smbolos con
ndices comprendidos entre 0 y 7. Calcular fmax. La figura
muestra las entradas y salidas del codificador. En cada ciclo de
reloj debe producirse la salida de 1 bit de cdigo y puesto que
se trata de un codificador de longitud variable, no en cada ciclo
de reloj se procesa un smbolo. La seal de control de salida
especifica cuando debe ser aplicado el smbolo a la entrada del
codificador (por ejemplo, si control=1 es que el codificador ha
finalizado de codificar el smbolo anterior y si control=0, es que
est ocupado y el smbolo situado a la entrada no es
procesado).

Para Practicar
Disear el decodificador unario que permita decodificar el
cdigo del problema anterior. Calcular fmax. La figura presenta
en interface del decodificador con el resto de la circuitera. En
cada ciclo de reloj se procesa un bit de cdigo de entrada, pero
como los cdigos son de longitud variable, no en cada ciclo de
reloj se produce un smbolo a la salida. La seal de control de
salida indica cuando tendremos un smbolo construido
(haciendo control=1, y viceversa).
Ver pgina:
http://www.unizar.es/euitiz/areas/aretecel/docencia/digitel/
2Materiales.htm#ejercicios
http://perso.wanadoo.es/luis_ju/edigital/ed02.html