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Les circuits squentiels

Ladditionneur4bits
Analysedespriodesdactivits
Lesautomates
Lasynthsedesautomates
Objectif

Nousallonsdcouvrircommentsynthtiserunefonction
partirduncircuitsquentiel.
.
Ladditionneur 1 bit

rs

Additionneur
s

a b re
Ladditionneur 4 bits propagation

Nousallonsanalyserlessquencesdactivitsdes
additionneurs1bitenfonctiondutemps.

bo ao b1 a1 b2 a2 b3 a3

r0 r1 r2
r-1 1Bit r-1 1Bit 1Bit 1Bit r3

so s1 s2 s3
Ladditionneur 4 bits propagation

Intervalle0-2

bo ao b1 a1 b2 a2 b3 a3

r0 r1 r2
r-1 1Bit r-1 1Bit 1Bit 1Bit r3

so s1 s2 s3

Actif inactif inactif inactif


Ladditionneur 4 bits propagation

Intervalle2-4

bo ao b1 a1 b2 a2 b3 a3

r0 r1 r2
r-1 1Bit r-1 1Bit 1Bit 1Bit r3

so s1 s2 s3

Inactif actif inactif inactif


Ladditionneur 4 bits propagation

Intervalle4-6

bo ao b1 a1 b2 a2 b3 a3

r0 r1 r2
r-1 1Bit r-1 1Bit 1Bit 1Bit r3

so s1 s2 s3

Inactif inactif actif inactif


Ladditionneur 4 bits propagation

Intervalle6-8

bo ao b1 a1 b2 a2 b3 a3

r0 r1 r2
r-1 1Bit r-1 1Bit 1Bit 1Bit r3

so s1 s2 s3

Inactif inactif inactif actif


Ladditionneur

Siachaqueintervalledetempsunseuladditionneurest
actif,ildoittrepossiblederaliseruncircuitavecuneseul
additionneur.

1Bit
r-1

Nousallonstenterdevoircommentralisercecircuit.
Ladditionneur

Analysonslefonctionnementenfonctiondesintervallesde
temps.

1Bit
r-1

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

so s1 s2 s3
Ladditionneur

t0

a0
1Bit
b0 r-1

r-1

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so s1 s2 s3
Ladditionneur

t0 t1

a0 s0
1Bit
b0 r-1

r-1 r0

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 s2 s3
Ladditionneur

t1

a1 s0
1Bit
b1 r-1

r0 r0

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 s2 s3
Ladditionneur

Laretenuedoittredisponibleenentre.

t1

a1 s0
1Bit
b1 r-1

r0 r0

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 s2 s3
Ladditionneur

t1 t2

a1 s1
1Bit
b1 r-1

r0 r1

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 t2 s2 s3
Ladditionneur

t2

a2 s1
1Bit
b2 r-1

r1 r1

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 t2 s2 s3
Ladditionneur

t2

a2 s1
1Bit
b2 r-1

r1 r1

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 t2 s2 s3
Ladditionneur

t2 t3

a2 s2
1Bit
b2 r-1

r1 r2

bo ao b1 a1 b2 a2 b3 a3
r0 r1 r2 r3
r-1 1Bit r-1 1Bit 1Bit 1Bit

t0 so t1 s1 t2 s2 t3 s3
Ladditionneur

Lutilisationicidunregistrepermetdemmoriserlaretenuet-1.

t3

a3 s2
1Bit
b3 r-1

r2 r2

Mmoire

Horloge
Ladditionneur

Ralisationdunadditionneurpartirduncircuitsquentiel.

1Bit
r-1

Mmoire

Horloge
Les circuits squentiels

Uncircuitsquentielestuncircuitdontlessorties
dpendantdesentresetdeltatdusystme.
Etat:cequilfautmmoriserdelhistoiredupass,c-a-d
jusqulinstantt+1,pourpouvoirdterminerlessorties
prsentesS(t).
Les automates dtats finis

e(ti) s(ti+1)
Logique
r-1
combinatoire

q(ti) q(ti+1)

tatde
lautomate

Horloge
Les automates dtats finis

e(ti) s(ti+1)
Logique
r-1
combinatoire
Automatedtatsfinis q(ti+1)
q(ti)

tatde
lautomate

Horloge
Les automates d tats finis

Unautomateestuntremathmatiquedontlarponse
unstimulusextrieurdpenddecestimulusetdeltat
internedelautomate.
Unautomatefiniaunnombrefinidtatsinternes.Les
stimulussontsusceptiblesdefairepasserlautomate
duntatunautretat.
Lautomateestentirementdterminparladonnede
sesfonctionsdetransitionquifournissentlenouveltatet
larponseenfonctiondelancientatetdustimuli.
Synthse dun circuit squentiel

Pourraliserlasynthseduncircuitsquentielilfaut:
1dterminerlegraphedestats(diagrammede
transitions);
2dterminerlenombredebascules;
3construirelatabledtats;
4raliserlescircuitscombinatoiresassocisauxentres
desbasculesetauxsorties
Synthse dun additionneur

Nousallonstenterderaliserlasynthsedunadditionneur
laideduncircuitsquentiel.

Vueexterne

Additionneur
Diagramme de transition : graphe dtat

tat:cequilfautmmoriserdelhistoiredupass,c-a-djusqu
linstantt+1,pourpouvoirdterminerlessortiesprsentesS(t)

Dansnotreexemple,ilyadeuxtats Etat
internes: Etat1=Retenue;
Etat2=Pasretenue.

Etats

Etat
Additionneur
Synthse dun additionneur (graphe dtat)
Aprsavoirdfinilestats,ilfautcomplterlegraphepar
lestransitionsdusystmes.
Entres/sortie

Unefonctiondetransitiondfinit Etat
lvolutiondunautomatesous
leffetdunstimulusexterne.

Transition Etats

Etat
Additionneur

ReprsentationMealey:
Synthse dun additionneur (graphe dtat)
01/1
Voicilegraphedetransitioncomplet
00/0 10/1
deladditionneur.
Aucune
Nousallonsvrifierson retenue
comportementpartirduncertains
nombresdestimulusdentres.
00/1 11/0

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (graphe dtat)
01/1
t+5 1

t+4 0+1 1 00/0 10/1


Aucune
t+3 1+0 1 retenue
t+2 0+0 0

t+1 0+1 0 00/1 11/0


t 1+1

une
retenue
Additionneur
11/1 01/0

10/0
Synthse dun additionneur (table des tats)
01/1
Jaivrifisurunjeudentres
nonexhaustifquelegraphe 00/0 10/1
semblebiencorrespondreau Aucune
comportementattendudemon retenue
systme.
Laconstructiondugrapheest
ltapelaplusdlicate.
00/1 11/0

une
retenue
11/1 01/0

10/0
Reprsentation sous forme de table
Poursynthtisermoncircuit,on 01/1
reprsentecegrapheparunetable
destats. 00/0 10/1
a b EPresent s EFutur AR

0 0 AR 0 AR
0 0 UR 1 AR
0 1 AR 1 AR 00/1 11/0
0 1 UR 0 UR
1 0 AR 1 AR
1 0 UR 0 UR
1 1 AR 0 UR UR
1 1 UR 1 UR
11/1 01/0

10/0
Codage des tats
01/1
Codagedestats
Nombredebascules 00/0 10/1

Ilyadeuxtats: 0
Etataucune retenue estcod0
Etatune retenue estcod1
00/1 11/0
Lenombredebasculesest
donnepar:
2nbB>=nbEtats
1
nbB=1
11/1 01/0

10/0
La table des tats

Onremplacelenomdeltatparsoncode. 01/1

a b EPresent s EFutur 00/0 10/1

0
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1 00/1 11/0
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1 1

Apartirdecettetableilestfacile 11/1 01/0


dedterminerlesfonctionslogique
donnantlasortieetltat. 10/0
Synthse dun additionneur (schma)
Lesquationssontraliseslaidedecircuitscombinatoires.

a s

b
rs

D
tatmmoriser
Synthse dun additionneur (schma)

a s
Logique
b combinatoire

rs

D
Registres
detats
Remarques : Mealey/Moore

01/1 00

00/0 10/1
AR AR UR
S=0 S=0

00
00
00/1 11/0
AR UR
S=1 S=1
UR
00
11/1 01/0