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OAC-I
2016-II
Introduccin
Es el elemento responsable de establecer una correcta interaccin
entre los diferentes componentes del ordenador, es por lo tanto, el
dispositivo principal de comunicacin.
En un sentido fsico, su descripcin es: conjunto de lneas de
hardware (metlicas o fsicas), utilizadas para la transmisin de datos
entre los componentes de un sistema informtico.
En cambio, en sentido figurado es: una ruta compartida, que conecta
diferentes partes del sistema.
Si se desea realizar un
Hardware Especifico calculo concreto, es
posible construir una
Secuencia de Resultados
configuracin de
Datos componentes lgicos
Funciones
lgicas y
diseada especficamente
para dicho calculo.
aritmticas Si se construyesen de
esta forma, el hardware
Programacin Hardware obtenido tendra un uso
muy restringido.
El sistema acepta datos y
produce resultados
Componentes del Computador
Inicio
La captacin es una
operacin comn a todas
las instrucciones, consiste
Captura la Ciclo de en la lectura de la
siguiente captacin instruccin de una posicin
instruccin
de memoria.
La ejecucin de la
Ejecuta Ciclo de instruccin puede suponer
la ejecucin varias operaciones y
Instruccin depende de la naturaleza de
la instruccin.
Parada
Posiciones de almacenamiento
01 Palabra nmero 39
Bit de signo
Palabra Instruccin
Ins. Izquierda Ins. Derecha
0 8 19 20 28 39
Circuitos
Estructura aritmtico-lgicos
Equipos
E/S
Almacenamiento
Captacin Captacin de
de de Operando
Instruccin Operando
Varios Varios
operandos resultados
Siguiente Cadena
Instruccin O Vectores
Interruptores
Bus de
Bus de datos
direcciones
Procesadores (bits)
(bits)
808680186 20 16
808880188 20 8
80286 24 16
80386 SX 32 16
80386 DX
80486 SX 32 32
80486 DX
INTEL ITANIUM
32/64 64/128
AMD ATHLON64
Conexin fsica del Bus del Sistema
.
Funcionamiento del Bus
En general, si un mdulo desea enviar o recibir informacin de otro debe:
Obtener el derecho a hacer uso del bus.
Avisar al elemento destino de sus intenciones.
Transferir/recibir el dato
Liberar el bus.
Jerarqua de Buses
Las prestaciones del bus vienen en gran medida determinadas por el
ancho del bus y la velocidad del reloj que controla las transferencias.
Ambos aspectos tienen limitaciones de tipo tecnolgico y econmico.
Ahora bien, existen otros aspectos ms de ndole de diseo que son los
que ms nos interesan, en tanto en cuanto, podemos fcilmente
modificarlos:
En primer lugar, hay un retardo de propagacin en el bus a medida que
aumenta la longitud del mismo.
o Ej.: Veloc. Luz = 300.000 km/s. Es decir, en 1 ns recorre 30 cm.
Adems, ms tiempo consumido en circuitos de conmutacin.
En segundo lugar, la conexin de muchos dispositivos compitiendo por el
uso del bus hace que aumenten los tiempos de contencin. Dando lugar a un
ancho de banda efectivo inferior al disponible fsicamente segn las
especificaciones.
Estos problemas se pueden solventar mediante el uso de varios buses
interconectados de forma jerrquica y con diferentes anchos de banda y/o
velocidades de transferencia.
Jerarqua de Buses
De esta forma habr buses para dispositivos lentos, buses para
dispositivos rpidos y buses especializados (como los utilizados para
conectar aceleradores de grficos).
A continuacin se describen los buses genricos presentes en las
jerarquas.
1. Bus Local. Es el que interconecta el procesador (Unidad de control,
unidad aritmtico lgica y registros) con la memoria cach del procesador
(Cach de Nivel 1), y un controlador local de E/S.
2. Bus del Sistema. Permite conectar la Memoria principal a la Cach de
nivel 1. Adems se conecta con el adaptador para el bus de expansin.
3. Bus expansin. Se utiliza para conecta los dispositivos perifricos al
bus del sistema.
4. Bus de alta velocidad. No est presente en todas las arquitecturas.
Slo en las de altas prestaciones. Permite conectar dispositivos de alta
velocidad al bus del sistema a travs de la cach.
Arquitectura de Bus Tradicional
Ejemplos de Buses de expansin
tenemos los BUSES:
ISA (Industrial Standard Arquitecture): Introducido por IBM. De 8 y 16 bits con velocidades de
4,17 y 8,33 MHz. Respectivamente.
EISA (Extended ISA): Aparecin en los aos 88-89 para mejorar las prestaciones del BUS ISA.
16/32-bit 24/32-bit de direcciones 8.33 MHz Permite ms canales de interrupcin por
DMA
SCSI (Small Computer System Interface):
Diseado por Apple in 1984
Es la interfaz con una amplia variedad de dispositivos perifricos de alta velocidad.
Generalmente discos. Ms que un bus es un mecanismo daisy-chain con arbitraje distribuido
del tipo autoseleccin
Idneo para perifricos con pocos accesos pero de gran volumen de datos en cada operacin
de entrada salida.
La temporizacin puede ser sncrona o asncrona.
Longitud mxima: 25 m.
Tenemos dos tipos:
SCSI-1
Ancho de bus de 8-bit . Multiplexado para direcciones.
Reloj de 5 MHz clock Tasa de transmisin of 5 MB/s
Soporta hasta 7 dispositivos conectados.
SCSI-2
Estndar actual
Ancho de bus de 16 o 32 bits
Reloj a 10 MHz. 40 MB/s.
Hasta 31 dispositivos conectados.
Arquitectura de altas prestaciones
Ejemplos de buses de altas
prestaciones son los siguientes:
Ventajas:
Sencillez: Podemos aadir nuevos maestros aadindolos
a la cadena donde queramos.
Desventajas:
La prioridad es fija, no es criterio justo.
La propagacin de seales es lenta.
Si un maestro casca, los de menor prioridad a este no
tendran acceso al bus, a no ser que queden puenteadas
las seales correspondientes de peticin de bus y
concesin de bus.
Arbitraje centralizado.(Alternativa)
En este caso, un dispositivo hace el arbitraje activando seales de control directas sobre los
diferentes maestros. Son lneas dedicadas de peticin/concesin de bus a cada mdulo
maestro.
El arbitraje lo realiza un mdulo central que puede elegir el tipo de poltica de asignacin de bus
que queramos (basado en prioridades, en velocidad de transmisin, en reparto de carga....).
Esta tcnica es ms flexible en cuanto a la poltica de asignacin del bus y emplea menor
tiempo en el arbitraje, sin embargo requiere el uso de ms lneas y hay una mayor limitacin en
el nmero de dispositivos que se pueden conectar al BUS.
Arbitraje distribuido.