R-S J-K

D T

BIESTABLES
CIRCUITOS DIGITALES Y
MICROPROCESADORES
 CIRCUITO SECUENCIAL
Los circuitos secuenciales se caracterizan por que los
valores de la seal de salida en un instante
determinado dependen del valor de las entradas y del
valor de la salida en el instante anterior.

Circuitos que recuerdan o tienen memoria de las

situaciones de inters por las que ha pasado el sistema
a las situaciones se denominan estados
 CIRCUITO SECUENCIAL
Son clulas elementales de memoria, capaces de almacenar un
bit de informacin y de mantenerlo en tanto no se
produzcan unas condiciones determinadas en sus entradas.

Tambin llamados flip-flops o bsculas, son las clulas

elementales de memoria de los sistemas digitales y
constituyen la base de los circuitos secuenciales. Se
caracterizan porque pueden adoptar dos estados estables,
es decir, el estado que alcancen perdura en el tiempo
indefinidamente aunque haya desaparecido la excitacin que lo
origino.

Los dos estados estables son: el 1 lgico o nivel alto y el 0

lgico o nivel bajo de ah su nombre. La seal de excitacin
se suele denominar seal de disparo.
 CIRCUITO SECUENCIAL
Consideraciones generales para todos los biestables y
circuitos secuenciales en general:

Qt, representa el valor de la salida del biestable antes de

que se produzca una transicin, es decir representa al
estado a su actual del biestable.

Qt+1, representa el valor de salida obtenido como

consecuencia de la aplicacin de los valores de entrada
del biestable y el estado actual, es decir, representa el
futuro estado del biestable.

Cuando en el biestable se produce una transicin de

estados, decimos que ha conmutado.
 TIPOS DE BIESTABLES
Deben distinguirse tres aspectos en las seales de entrada que
producen la transicin de un estado a otro:

1. La lgica de disparo, que determinar que el biestable

cambie de estado cuando en sus entradas se d una cierta
combinacin de seales. Es el modo de funcionamiento. Puede
haber tantos biestables como lgicas de cambio nos
imaginemos. En la prctica slo se usan 4 tipos de biestables.
2. El tipo de disparo, que determinar la forma en que las
excitaciones de entrada afectan al estado del biestable.
3. El sincronismo en el disparo, que determinar si el
funcionamiento del biestable se har de acuerdo con la
presencia de una seal adicional a las entradas, y que se
denomina seal de reloj.
 CLASIFICACION
1.- Atendiendo a la lgica de disparo (modo de
funcionamiento):

Biestables R-S (Reset Set)

Biestables J-K
Biestables D (Delay)
Biestables T (trigger)

2.- Atendiendo al sincronismo en el disparo:

Asncronos (latches): funcionan sin seal de reloj.

Sncronos (flip-flops): funcionan con seal de reloj.
 CLASIFICACION
3.- Atendiendo al tipo de disparo (seal de reloj):

- Disparo por nivel de tensin: alto ("1") o bajo ("0")

Nivel alto ("1"): El biestable podr cambiar de estado

cuando la seal de reloj est a "1".
Nivel bajo ("0"): El biestable podr cambiar de estado
cuando la seal de reloj est a "0".

- Disparo por flanco: de subida o bajada

Flanco de subida: El biestable podr cambiar de estado

en el instante en que la seal de reloj pase de "0" a "1".
Flanco de bajada: El biestable podr cambiar de estado
en el instante en que la seal de reloj pase de "1" a "0".
 Biestable R-S (latch)
El nico biestable que tiene sentido como asncrono es
el R-S. Los dems requieren reloj para un correcto
funcionamiento.
Este biestable tiene dos entradas:
R (Reset): permite poner a 0 el estado del biestable.
S (Set): permite ponerlo a 1.

Tiene dos salidas complementarias: Q y Q'. Para

analizar la tabla de transicin basta con que nos fijemos
en Q.

El smbolo como bloque del

biestable R-S es el siguiente:
 Biestable R-S (latch)
Los biestables RS se pueden implementar de dos
maneras :
Con puertas NOR y con puertas NAND.

En ambos casos el circuito disponible de dos salidas Q y

Q (complementaria), y de dos entradas R(Reset, puesta a 0) y S
(Set, puesta a 1).

El estado del biestable queda definido por el valor de

su salida Q. As, si su estado es cero (Q=0), decimos que
el biestable est reseteado, y si su estado es uno (Q=1),
est seteado.
 Biestable R-S (latch)
La tabla de transicin es la siguiente, en forma normal
y forma compacta:

En el ltimo caso, el hecho de que el nuevo estado no

est definido no quiere decir que el biestable se deteriore
si R=S=1. Lo que significa es que no podemos predecir
en qu estado quedar.
 Biestable R-S (latch)
Con puertas NOR

RS asncrono con puertas NOR

Tabla de transicin R-S con puertas NOR

Cronograma de evolucin
de un biestable R-S
asncrono con puertas NOR
 Biestable R-S (latch)
Con puertas NOR

En este caso las dos entradas R y S son activas a nivel

alto (a 1).
Se pueden dar los siguientes cuatro casos:

a) Si se activa el reset (R = 1, S = 0) la salida ser

siempre cero (Q = 0). La otra puerta NOR tendr
entonces dos ceros como entradas, con lo que Q ser
uno.
 Biestable R-S (latch)
Con puertas NOR

b) Si se activa el set mientras el reset esta desactivada

(S = 1, R = 0) entonces Q siempre ser cero (0). La otra
puerta NOR tendr, por lo tanto, dos ceros como
entradas con lo que su salida (Q) ser uno.
 Biestable R-S (latch)
Con puertas NOR

c) Si ambos, reset y set se activan (R = 1, S = 1) se har

(Q = 0, Q = 0). Esta configuracin normalmente no se
utilizara, ya que, por norma general, nos interesara que
Q y Q sean siempre opuestas una a la otra. Es importante
recalcar que el hecho de que las salidas se llamen Q y Q
no significa que una es la negada de la otra (y este caso,
en donde activamos reset y set a la vez, es una buena
prueba de ello).
 Biestable R-S (latch)
Con puertas NOR
d) Supongamos que ninguna de ambas entradas sean activas
(R = 0, S = 0). En esta situacin el valor de las salidas de las
puertas NOR no esta determinada por estas entradas, sino
por el valor de los lazos de realimentacin (Q y Q ). Sern
posibles dos configuraciones, que dependern del valor
previo de los lazos de realimentacin y, por tanto, de todas
las entradas anteriores. Como se puede ver, en ambos casos
se mantendr invariable la configuracin inmediatamente
anterior.
 Biestable R-S (latch)
Con puertas NAND

Este biestable se construye con dos puertas NAND

conectadas como indica la figura, en la que tambin se
indica su diagrama de bloques y su tabla de verdad. En
este biestable la combinacin prohibida es cuando ambas
salidas negadas estn a cero R=S=0.
 Biestable R-S (latch)
Cronogramas

Como estamos analizando el biestable como asncrono,

no depender de una seal de reloj, sino de cmo
cambiemos las entradas R y S y del estado anterior.
Igual que hemos hecho antes, lo que hacemos ahora es
cambiar los valores de las dos entradas R y S y
observaremos las seales de salida Q y Q'. Los estados
de las entradas R y S los hemos elegido arbitrariamente
para realizar los cronogramas, partiendo en ambos
casos de que Q se encuentra a nivel bajo (Q=0).
 Biestable R-S (latch)
Cronograma correspondiente a un biestable R-S con puertas
NOR

La condicin R=S=1 origina un modo de funcionamiento no vlido

del biestable, lo que es un gran inconveniente en cualquier latch de
tipo RESET-SET.
 Biestable R-S (latch)
Cronograma correspondiente a un biestable R-S con puertas
NAND

en este caso, la condicin R=S=0 tiene el mismo

problema que antes.
 Tablas de excitacin
Tabla de Transicin
Otra forma de escribir la tabla
consiste en partir del estado presente
Q(t) e indicar que valor deben tomar
las entradas R y S para obtener el
estado futuro deseado Q(t+1) . A esta
tabla la denominaremos tabla de
excitacin.
Describen todas las posibles de
combinaciones de entradas que
permiten pasar del estado actual Q
al estado siguiente Q(t+1).
Observando la tabla normal del
biestable , podemos obtener las
tablas de excitacin.
 Tablas de excitacin
Veamos el ejemplo del caso
1 de la 1 tabla, en el que la
salida Qt es igual a 0 y
queremos que , despus de
introducir varios valores de
entrada R y S, la salida futura
tome el valor Q(t+1) = 0.
Adems como con R=1 y
S=0 la salida Qt=Q(t+1),
luego para que se cumpla la
primera condicin de la
tabla, R puede tener
indiferentemente el valor 0 o 1,
que se representa por X, y S
debe estar a nivel bajo.

TABLAS DE EXCITACIN O INVERSAS DE LOS BIESTABLES

 Flip - flops
Los biestables (flip-flops) que vamos a estudiar decimos que tienen
entradas sncronas, ya que los datos se transfieren sincronizados con
la seal de reloj, slo durante el flanco de disparo del pulso de reloj.

Pero la mayora de los IC disponibles en el mercado presentan

tambin entradas asncronas, las cuales pueden cambiar el estado
del flip-flop independientemente del reloj. Estas entradas pueden ser
por nivel alto ("1") o por nivel bajo ("0") y son prioritarias sobre las otras
seales de entrada.
Podemos tener las siguientes:

Inicializacin o Preset (PRE): pone al biestable en estado SET ("1").

Borrado o Clear (CLR): pone al biestable en estado RESET ("0").

 Biestable R-S (flip-flop)
Este tipo de biestable, y todos los que vamos a ver, pueden tener
una entrada adicional de habilitacin (STROBE o ENABLE), que
puede activarse en estado alto ("1") o bajo ("0"). Cuando esta seal
est activa, el biestable funciona (puede cambiar de estado); cuando
est inactiva, no funciona.
En el caso del biestable R-S, debemos aadir la siguiente lgica al
circuito para tener dicha entrada de habilitacin. El smbolo lgico o
de bloques es el mismo que antes pero aadimos esta entrada de
habilitacin.

R
Q

EN

Q
S
 Biestable R-S (flip-flop)
El biestable R-S puede funcionar de forma asncrona (tal como
hemos visto hasta ahora), pero tambin de forma sncrona, es decir,
utilizando una seal de reloj.
Los smbolos lgicos o de bloques de los biestables R-S sncronos
son los siguientes:

Esta misma
nomenclatura
se utiliza en el
resto de
biestables.
 Biestable R-S (flip-flop)
Cronogramas
Al tratarse de biestables sncronos, ahora dependern de una
seal de reloj.

Qna = Salida
activado por
nivel alto ("1")
Qnb = Salida
activado por
nivel bajo ("0")
Qfs = Salida
activado por
flanco de
subida
Qfb = Salida
activado por
flanco de
bajada
Las salidas Q' las ignoramos, puesto que su seal simplemente
es la inversa de Q.
 Biestable R-S (flip-flop)
recuerda

Un flip-flop activado por nivel slo puede cambiar mientras la seal

de reloj est en un determinado nivel: nivel alto ("1") o nivel bajo
("0").

Un flip-flop activado por flanco no puede cambiar de estado

excepto en el flanco de disparo de un pulso de reloj.

Las entradas R y S se pueden cambiar en cualquier momento sin

que vare la salida, salvo en esos instantes. Para detectar los flancos,
se utiliza un circuito "detector de transicin de impulsos", que se
conecta a la entrada ENABLE.
 Biestable J-K (sncrono)
El flip-flop J-K es uno de los ms ampliamente utilizados. Funciona
de forma idntica al RS, activando la entrada J como set, y la K como
reset, pero elimina la indeterminacin que se presenta cuando las dos entradas
son "1". En este caso, para esa combinacin el estado cambia de valor,
es decir, si tena el valor "0" pasa a valor "1" y viceversa.
La razn de utilizar el biestable R-S es porque es mucho ms simple y
econmico que el biestable J-K.
La tabla de transicin es la siguiente, en forma normal y forma
compacta:
Biestable J-K (sncrono)
El smbolo como bloque es:
 Biestable J-K (sncrono)
Cronogramas
Cronograma para un biestable activado por flanco de subida y otro
activado por flanco de bajada, suponiendo que se encuentran
inicialmente en estado RESET ("0").

Qfs = Salida biestable activado por flanco de subida

Qfb = Salida biestable activado por flanco de bajada
El biestable J-K no tiene sentido como asncrono
 Biestable J-K (sncrono)
Hay biestables sncronos con entradas asncronas. El ms utilizado
es el J-K sncrono, con dos entradas asncronas adicionales, llamadas
Preset (puesta a "1") y Clear (puesta a "0"), anlogas a las Set y Reset
de un biestable R-S. Estas entradas PRE' y CLR (asncronas) son
prioritarias sobre las entradas sncronas, y se activan por nivel bajo (las
complementamos), por lo que deben mantenerse en estado alto para
el funcionamiento sncrono. El smbolo de este biestable es:
 Biestable J-K (sncrono)
Ejemplo de cronograma para el biestable anterior, teniendo
en cuenta que Q est inicialmente a nivel bajo:

PRE' = Entrada asncrona PRESET (se ignora cuando es "1")

CLR' = Entrada asncrona CLEAR (se ignora cuando es "1")
Qfs = Salida biestable activado por flanco de subida
Qfb = Salida biestable activado por flanco de bajada
 Biestable D (sncrono)
Slo tiene una entrada D, y su funcionamiento es tal, que el estado
siguiente Q(t+1) es la entrada D, independientemente del estado
actual del biestable Q(t).

El Biestable D, puede funcionar de dos formas:

Sncrona: usa una seal de reloj.

Asncrona: usa las seales PR Y CLR.

La seal lgica que haya en la entrada D, no modificar el estado Q

hasta que se active la seal de reloj. Esto constituye una memoria
elemental de 1 bit, ya que el valor presente en la entrada D, queda
almacenado al llegar la seal de reloj. Para cambiar el contenido de
esta celdilla de memoria, no hay ms que colocar el nuevo valor en la
entrada D y activar la seal de reloj, momento en el cual el nuevo
valor queda almacenado en el biestable.
 Biestable D (sncrono)
Las entradas PR y CLR son lo que se llaman entradas asncronas,
pues independientemente de cmo est la seal de reloj, reiniciarn
(pondrn un 1 en la salida) o despejarn (pondrn un 0 en la salida)
el biestable. ste es el modo de funcionamiento asncrono.

La ecuacin caracterstica es: Qn+1 = D

 Biestable D (sncrono)

Puede obtenerse tambin a partir de un biestable J-K y un

inversor, segn podemos observar en el esquema siguiente:
 Biestable D (sncrono)
Cronogramas
Ejemplo de IC: el 74AHC74 tiene 2 flip-flops D (flanco de subida),
con entradas asncronas de inicializacin y borrado.
Vamos a analizar ahora los cronogramas.
Qna = Salida
activado por
nivel alto ("1")
Qnb = Salida
activado por
nivel bajo ("0")
Qfs = Salida
activado por
flanco de
subida
Qfb = Salida
activado por
flanco de
bajada
Las salidas Q' las ignoramos, puesto que su seal simplemente
es la inversa de Q.
 Biestable T (sncrono)
Tiene una nica entrada T. Si esta entrada est inactiva ("0"), el
estado no cambia. Si T est activa ("1"), el estado cambia. Se trata
de un biestable que se comporta como un biestable JK en el que
hemos unido las entradas J y K.
Su tabla de transicin es:

Puede comprobarse que un biestable J-K con las dos entradas

unidas acta como un biestable T, razn por la cual ste no existe
comercialmente, slo existe a nivel terico.
 Biestable T (sncrono)
Por tanto, todo lo dicho para el biestable J-K es aplicable para el
biestable T.

NOTA: Si lo hacemos por nivel (alto o bajo), el biestable estar

oscilando continuamente entre 0 y 1, cuando T=1 en el nivel
correspondiente, y despus no sabremos en que estado se ha
quedado.
 Flip-Flop Master- Slave
Biestable R-S maestro-esclavo
Pero muchos biestables son dispositivos disparados por pulsos,
denominndose biestables maestro-esclavo.
Un biestable maestro-esclavo est formado por
varias puertas y flips-flops conectados de manera que se usa el
pulso completo de reloj (tiempo que el reloj est a nivel alto) para
transmitir el dato de la entrada a la salida. Aqu se expone un
ejemplo realizado con biestables RS:

La seal de reloj controla el maestro, se invierte y controla el esclavo.

 Flip-Flop Master- Slave
Biestable R-S maestro-esclavo
As, cuando CLK=1 (reloj alto) el maestro registra los datos
presente en las entradas RS, permaneciendo inhibido el esclavo,
por lo que no hay transferencia de informacin al mismo.

Con el reloj en nivel bajo (CLK=0) el maestro se inhibe, no hay

modificaciones en sus salidas, y stas actan como entradas al
esclavo, transfirindose su estado a la salida del mismo.

O sea, la entrada slo se transfiere a la salida cuando ha

terminado el pulso (como si fuera disparado por un flanco de
bajada), pero se pueden detectar los cambios producidos en la
entrada mientras que CLK=1.

Un flip-flop
Master-Slave se
construye mediante
dos flip-flops en
cascada
 Flip-Flop Master- Slave
Biestable J-K maestro-esclavo

La tabla de verdad es la misma que la estudiada para biestables J-K.

 Flip-Flop Master- Slave
Biestable J-K maestro-esclavo

Cronograma de evolucin de un Biestable J-K

maestro-esclavo

ACTIVADO POR EL FLANCO DE BAJADA

 Aplicaciones de los
biestables
Contadores asncronos

Tienen una entrada de reloj genrica y n salidas binarias que

representan en cada momento el valor en binario de los pulsos
que entran por la entrada de reloj. Los biestables no cambian al
mismo tiempo.

Divisores de frecuencia

En muchas ocasiones la frecuencia de una seal no es la

requerida para la aplicacin y se hace necesario dividir la misma.

Temporizadores

Las aplicaciones de los temporizadores en aplicaciones de

electrnica digital son imprescindibles.
B B
i i
e e
s s
t t
a a
b b
l l
e e
s s

r r
e e
s s
u u
m m
e e
n n
FIN