El Microprocesador

Avances Tecnológicos y Características

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 El microprocesador

 Estructura de un Microprocesador:
 Millones de transistores en un circuito integrado (CI).
 La memoria y las E/S van en CI aparte.
 Tiene arquitectura abierta, el computador es configurable

MICROPROCESADOR
(CPU) BUS DE
DIRECCIONES
BUS DE
UNIDAD DE DATOS
CONTROL
BUS DE
CONTROL

CAMINO DE
DATOS

MEMORIA DE MEMORIA DE ENTRADAS PERIFÉRICOS

CÓDIGO DATOS Y SALIDAS

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 El Microcontrolador

•El Microcontrolador
•Un solo circuito integrado con todos los componentes de un
computador.

•Control del dispositivo sobre el que trabaja.

•Tiene una arquitectura cerrada, el computador es

difícilmente configurable o modificable.

•Tiene recursos y capacidades de memoria fijos.

Gobiernan la tarea a la que se destina

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ARQUITECTURA INTERNA DEL PIC 16F84

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 Avances tecnológicos

• Ley de Moore:
• El número de transistores que hay en un circuito integrado se duplica
aproximadamente cada dieciocho meses.
• Actualmente, la velocidad de desarrollo ha sobrepasado lo que
predijo Moore.
• Limitaciones:
• Espacio y velocidad: los transistores están cada vez más juntos.
Debido a la propagación de las ondas EM en ésta escala se pueden
dar dos fenómenos:
• Fenómenos de inversión de los niveles lógicos.
• Electromigración entre los propios materiales o capas próximas.

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 Avances tecnológicos
• Temperatura: el aumento de la frecuencia y la miniaturización hacen que se
desprenda calor

Kit completo de refrigeración

líquida. Refrigeración tradicional por
disipación térmica.

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 Familia x86
• Responden a la arquitectura IA-32.
• Comparten un núcleo común.
• Cada modelo añade nuevas capacidades al núcleo.
• Instrucciones CISC.
• Presentan compatibilidad ascendente en software.

JUEGO DE ORGANIZACIÓN
INSTRUCCIONES INTERNA

PROCESADOR

GESTIÓN DE MODOS DE
MEMORIA TRABAJO

EXTENSIONES Y APLICACIONES

Arquitectura básica IA-32.

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 Familia x86
MODELO Número de
microprocesador AÑO TRANSISTORES
4004 1971 2.300
8008 1972 3.500
8086 1978 29.000
8088 1979 29.000
80286 1982 134.000
80386DX 1985 275.000
80486DX 1989 1.200.000
Pentium 1993 3.100.000
Pentium pro 1995 5.500.000
Pentium II 1997 7.500.000
Pentium III 1999 9.500.000
Pentium 4 2000 42.000.000
Itanium (Servidores) 2001 325.000.000
Core Duo 2005 151’000,00
Core 2 Duo 2006

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 Generaciones de uP.

• 1ª Generación:
• Procesadores 8086 y 8088.
• Coprocesadores 8087(matemático)
y 8089 (de E/S) independiente del uP.
• El 8088 tiene un bus externo de 8 bits.
• El 8086 es más rápido, con el bus de 16 bits.
• Dos partes diferenciadas:
• Unidad de ejecución. (UE)
• BIU (Unidad de Interfaz con el Bus).
• Aportaciones:
• Gestión de memoria.
• Segmentación.
• Interrupciones vectorizadas multinivel

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Arquitectura de 1ª Generación
UNIDAD DE EJECUCIÓN (UE) UNIDAD DE INTERFAZ CON EL BUS (BIU)

REGISTROS DE
SEGMENTO
BANCO DE
REGISTROS PUNTERO DE
GENERALES INSTRUCCIONES

BUS
BUS DEL
INTERNO SISTEMA
GENERALIZACIÓN
DE
DIRECCIONES

OPERADORES
COLA DE
INSTRUCCIONES

ALU

SEÑALIZADORES

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 Generaciones de uP.

• 2ª Generación:
• Procesador 80286.
• Admite multitarea y dos modos de funcionamiento:
• Modo real: igual que un 8086 pero más rápido.
• Modo protegido: capacidades multitarea y de gestión de memoria
virtual.
• Se pierde la compatibilidad del software con los procesadores
anteriores.
• Aportaciones:
• Memoria virtual hasta 1GB y física hasta 16 MB.
• Multitarea y sistemas de protección.
• 4 niveles de privilegio para la segmentación.
• Segmentación en 4 etapas.

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 Arquitectura de 2ª Generación
UNIDAD DE
DIRECCIONAMIENTO
(AU)

REGISTROS DE BASE

LÓGICA DE
PROTECCIÓN

UNIDAD DE UNIDAD DE UNIDAD DE

EJECUCIÓN (EU) DECODIFICACIÓN INTERFAZ CON LOS
DE INSTRUCCIONES BUSES (BIU)
REGISTROS (IU) DRIVERS DE
MICROINSTRUCCIÓN CÓDIGO DIRECCIONAMIENTO
ALU . DECODIFICADOR DE
INSTRUCCIONES COLA
COLA
MULTIPLICACIÓN BUFFER DE DATOS
Y DIVISIÓN

IHNIBE LA PREBUSQUEDA DE CÓDIGO

ADELANTA LA NECESIDAD DE DATOS

DATOS

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Generaciones de Up.

• 3ª Generación:
• Procesador 80386 de 32 bits.
• Tres modos de funcionamiento:
• Modo real: igual que un 8086 pero más
rápido.
• Modo protegido:emplea las nuevas capacidades.
• Modo Virtual 86: admite tareas de 8086 en entorno protegido.
• Aportaciones:
• Unidad de Manejo de Memoria (MMU).
• Consta de unidad de segmentación y unidad de paginación.
• Tiene cuatro niveles de protección entre tareas.

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Generaciones de uP.

• Divide la CPU en dos:

• UE: Unidad de Ejecución. 8 registros de 32 bits para guardar
direcciones y datos.
• Unidad de instrucciones. Decodifica los códigos de instrucciones.
• BIU mejorada:
• Encaminamiento de direcciones.
• Permite direcciones de 16 o de 32 bits.
• Señal de habilitación de bytes de datos por cada byte.
• Tamaño doble de palabra.
• Disponibilidad de conexión con caché externa.

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 Arquitectura de 3ª Generación
CPU MMU

UNIDAD DE UNIDAD DE UNIDAD DE

EJCUCIÓN (UE) SEGMENTACIÓN PAGINACIÓN (UP)
(US)

REGISTROS DESCRIPTOR DE DESCRIPTOR DE

GENERALES SEGMENTOS PÁGINAS

SEGMENTO PÁGINA
ALU

BUS DE
DIRECCIONES
UNIDAD DE UNIDAD DE UNIDAD DE
DECODIFICACIÓN PREBÚSQUEDA INTERFAZ CON
(UD) DE INSTRUCCIÓN LOS BUSES (BIU)
(UPR)

BUS DE
COLA PREBÚSQUEDA DATOS
LÓGICA DE
CONTROLDE
BUSES

DECODIFICADOR COLA

BIU

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Generaciones de uP.

• 4ª Generación:
• Procesador 80486.
• Incorpora memoria caché de 8 KB y coprocesador en el
mismo encapsulado.
• 9 Unidades funcionales (ver esquema).
• Versiones:
• 486 DX. versión completa.
• 468 SX. no incluye coprocesador matemático.
• 486 DX2: duplicador de velocidad interno.
• 486 SL: menor tensión de trabajo (ahorro de energía).
• 486 DX4: triplica la frecuencia interna. Caché de 16 KB.

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 Arquitectura de 4tª Generación

UNIDAD DE UNIDAD DE UNIDAD DE

EJECUCIÓN (UE) SEGMENTACIÓN PAGINACIÓN (UP)
(US)

ALU CACHÉ UNIDAD DE

DESCRIPTORES
INTERFAZ CON
TLB DIRECCIÓN LOS BUSES (BIU)
REGISTROS FÍSICA
PROTECCIÓN
GENERALES REGISTROS

CONTROL DEL
BUS
DESPLAZAMIENTO

MICROINSTRUCCIONES

BUS

UNIDAD DE COMA UNIDAD DE UNIDAD DE UNIDAD DE

FLOTANTE (UCF) CONTROL (UCP) DECODIFICACIÓN PREBÚSQUEDA DE
(UD) INSTRUCCIÓN
UNIDAD DE UNIDAD DE (UPR)
COMA CONTROL
DECODIFICADOR
FLOTANTE PREBÚSQUEDA
CÓDIGO

REGISTROS MICROPROGRAMA 2 ETAPAS

COLA

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 Generaciones de uP.
• 5ª Generación:
El Pentium.
• Dos cachés de 8 KB cada una. Una
para datos y otra para instrucciones.
• Ejecución de hasta dos instrucciones
simultáneas.
• Mejora de rendimiento.
• 14 etapas de segmentación.
• Arquitectura superescalar.
• Técnicas de predicción dinámica.

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Generaciones de uP.

• 7 Unidades funcionales:
• Unidad de enteros superescalar, con dos unidades de ejecución,
una de enteros y otra en coma flotante.
• Unidades de memoria caché.
• BIU, con un bus de datos de 64 bits.
• Monitor de prestaciones.
• Unidad de redundancia funcional, que asegura la integridad de los
datos.
• Unidad de predicción de bifurcaciones, para predecir los saltos
condicionales.
• Unidad de coma flotante, con un cauce segmentado en 8 etapas.
• Vías de acceso múltiple.

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 Arquitectura de 5ta Generación
TLB CACHE DE INSTRUCCIONES (8KB)

UNIDAD DE
PREDICCIÓN DE
BIFURCACIÓN (BTB)

BUFFER DE PREBUSQUEDA
DECODIFICADOR DE INSTRUCCIONES
UNIDAD DE
INTERFAZ CON
BUS DE LOS BUSES (BIU)
UNIDAD DE CONTROL ROM (MICROINSTRUCCIONES)
DATOS
MONITOR
DE
MEMORIA PRESTACIONES
Y
BUS DE
DISPOSITIVOS DIRECCIONES
DE BUS
ENTRADA A
RAFAGAS
Y GENERADOR DE GENERADOR DE
SALIDA DIRECCIONES DIRECCIONES
BUS DE UNIDAD DE UNIDAD
CONTROL REDUNDANCIA REGISTROS DE COMA
FUNCIONAL
FLOTANTE
ALU ALU (UCF)
u v
CAUCE U CAUCE v

TLB CACHE DE DATOS (8KB)

20
Generacioes de uP.
• Modelos del Pentium:
• Pentium Pro:
Mayor velocidad.
Ejecución dinámica de instrucciones.
Memoria caché de segundo nivel en el
microprocesador.
Más unidades de ejecución.
•Pentium MMX: juego especial de instrucciones.

•Pentium II: mejoras del Pentium Pro e inclusión de las

instrucciones MMX.

•Pentium III: mejoras de las capacidades multimedia.

•Pentium 4: mejora de las capacidades gráficas en 3D y

el rendimiento en el uso de internet.

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Generaciones

• 6ª Generación:
• Procesador Itanium.
• Arquitectura de 64 bits.
• Arquitectura EPIC. Ejecución de hasta 6
instrucciones/ciclo.
• Seis unidades de proceso.
• Capacidad para detección, corrección y
registro de errores.
• Caché a tres niveles:
• L1 y L2 en el procesador.
• L3 en el encapsulado (2 ó 4 MB).
• Tecnología Back Side Bus (BSB):
transferencias de hasta 12,8 GB/s.

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 Arquitectura Pentium

FETCH MANEJO DE RECURSOS SUBSISTEMA

CAMINOS CONTROL
REGISTROS PARALELOS DE
MEMORIA
128 REG.
DE ENTEROS 4 ENTEROS+
4 UND. MMX
CACHE +
DE 3 NIVELES
6 RAPIDOS 2 FMACS
INSTRUCCIONES 128 REG. BYPASSES DE CACHE:
Y (4 para SSE)
Y EN PUNTO L1
SIMPLES
PREDICCIÓN FLOTANTE Y L2
CAMINOS
DE L3
32 ENTRADAS
SALTOS + DEPENDENCIAS ALAT
STACK
ENGINE

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 Core Duo

• Intel Core Duo es un microprocesador de sexta generación lanzado en enero del

2006 por Intel, posterior al Pentium D y antecesor al Core 2 Duo. Dispone de dos
núcleos de ejecución lo cual hace de este procesador especial para las
aplicaciones de subprocesos múltiples y para multitarea.
• El Core Duo contiene 151 millones de transistores, incluyendo a la memoria
caché de 2MiB. El núcleo de ejecución del procesador contiene un pipeline de 12
etapas con velocidades previstas de ejecución entre 1,06 y 2,50 GHz.
• Este microprocesador implementa 2 MiB de caché compartida para ambos
núcleos más un bus frontal de 667 ó 553 MHz; además implementa el juego de
instrucciones SSE3 y mejoras en las unidades de ejecución de SSE y SSE2. Sin
embargo, el desempeño con enteros es ligeramente inferior debido a su caché
con mayor latencia, además no es compatible con EM64T por lo que sólo trabaja
a 32 bits.

24
 Core 2 Duo

• La marca Core 2 se refiere a una gama de CPUs comerciales de Intel de 64 bits de

doble núcleo y CPUs 2x2 MCM (Módulo Multi-Chip) de cuatro núcleos con el
conjunto de instrucciones x86-64, basado en el Core microarchitecture de Intel,
derivado del procesador portátil de doble núcleo de 32 bits Yonah.

• La microarquitectura Core regresó a velocidades de CPU bajas y mejoró el uso

del procesador de ambos ciclos de velocidad y energía comparados con
anteriores NetBurst de los CPUs Pentium 4/D.

• La microarquitectura Core provee etapas de decodificación, unidades de

ejecución, caché y buses más eficientes

25
Diferencias Core Duo, Core 2 Duo, Dual Core
• Core Duo
• Microprocesador de Intel con dos núcleos de ejecución, lanzado en enero del 2006. El
microprocesador Intel® Core Duo está optimizado para las aplicaciones de subprocesos
múltiples y para la multitarea. Puede ejecutar varias aplicaciones exigentes simultáneamente,
como juegos con gráficos potentes o programas que requieran muchos cálculos, al mismo
tiempo que puede descargar música o analizar su PC con su antivirus en segundo plano.

Este microprocesador implementa 2Mb de caché compartida para ambos núcleos más un bus
frontal de 667Mhz; además implementa un nuevo juego de instrucciones para multimedia
(SSE3) y mejoras para las SSE y SSE2, sin embargo, el desempeño con enteros es ligeramente
inferior debido a su caché con mayor latencia. También incluye soporte para la tecnología Bit
NX.

Existe también una versión con solo un núcleo denominada Core Solo

26
Diferencias Core Duo, Core 2 Duo, Dual Core

• Core 2 Duo
• El Core 2 Duo es un procesador con un pipeline de 14 etapas lo que le permite
escalar más en frecuencia que su antecesor directo: el Core 1, que tenía 12
etapas al igual que el Athlon 64. Tiene, además, un motor de ejecución ancho
con tres ALUs, cuatro FPUs, y tres unidades de SSE de 128 bits. Estas dos
características hacen que sea el procesador x86 que más instrucciones por ciclo
puede lograr.
• El acceso a memoria inteligente optimiza el ancho de banda de datos. Su
arquitectura se basa en la del Pentium M, pues demostró ser mucho más
eficiente que la arquitectura de Pentium 4.

27
Diferencias Core Duo, Core 2 Duo, Dual Core
• Dual Core
• Un procesador de doble nucleo (Dual Core) es un microprocesador en el cual hay
dos procesadores (físicos) independentes en el mismo encapsulado, además estos
procesadores de doble núcleo poseen para cada procesador interno una memoria
caché de segundo nivel (L2) de 1 o 2 Mb de capacidad, también comparten la
memoria principal del sistema para la carga de sus propios procesos.

Nota: En este tipo de procesadores la memoria caché de primer nivel (L1) puede variar
dependiendo de las necesidades de procesamiento o multiprocesamiento. Suele ser
más pequeña que la L2.

28
Core 2 Duo

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Errores del Procesador Core 2 Duo
• La unidad de manejo de memoria (MMU) de los Core 2 en los procesadores
X6800, E6000 y E4000 no opera en sistemas antiguos que implementen
generaciones de hardware x86. Esto causa problemas, la mayoría de ellos de
seguridad y estabilidad, incluso con software operativo disponible.

• Algunos problemas conocidos:

• Protección contra escritura o bits de no ejecución ignorados.
• Instucciones de coma flotante incoherentes.
• Posibilidad de corromper la memoria fuera de rango permitiendo a un
proceso escribir secuencias comunes de instrucciones.

Fuente: support.microsoft.com

30
Otros Microprocesadores AMD – ATHLON K7

31
Otros Microprocesadores

MICROPROCESADORES CYRIX
32
Otros Microprocesadores

MICROPROCESADORES MOTOROLA
33
Otros Microprocesadores

MICROPROCESADORES MOTOROLA
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