Você está na página 1de 13

FINFETS ‐ TECHNOLOGY AND

CIRCUIT DESIGN CHALLENGES

FINFETS ‐ TECNOLOGÍA Y DESAFÍOS DE DISEÑO DE CIRCUITOS

BRAYAN CACAIS
HARRISON LEONARDO MALAGON
DESAFÍOS Y LAS VENTAJAS Y DESVENTAJAS

-Forma de la aleta.
-El aislamiento.
-El dopaje.
-La orientación cristalográfica y destacando así como
parásitos de dispositivos.
-El rendimiento y los enfoques de modelado.
FINFETS
• El FinFET o Fin Field Effect Transistor es un trasitor no plano es decir 3D
(Transistor de efecto de campo)
• Con este se han construido un microprocesador de 22 nm nodo de la tecnología en
2012. FinFETs ofrecen un rendimiento superior sobre los dispositivos planas titulares
debido a sus electrostática significativamente mejorados.
• La resistencia de contacto crece exponencialmente con su anchura decreciente entre
dos espaciadores de compuerta, que a su vez pone una demanda importante en la
ampliación de abajo longitud de la puerta. Esto trae dispositivos planares a los límites
de su puerta longitud escalabilidad y requiere el uso de la arquitectura de dispositivo
alternativo con un mejor control electrostático del canal.
• FinFET proporciona tanto control de canal corto mejorado a través de su operación
totalmente agotado y requiere poco o ningún dopaje en el canal
La primera demostración de circuito FinFET era un inversor de 4 etapas fue por
Raineyet en 2002
El primer informe de FinFET oscilador en anillo fue publicado por Nowak SRAM FinFET
han sido reportados en 2002
20Mb SRAM en 2004
CPU FinFET en 2012 con sus procesadores Ivy Bridge de 22 nm.
DESAFIOS
• A. patrones de aleta.

Debido a paso de aletas sub-litográfica, extracción de las aletas


individuales no deseados podría ser un reto litográfico.
Se requiere el diseño cuidadoso
para minimizar la pérdida de área del chip.

Obstáculos: exigiendo la integración de procesos y su impacto


significativo en el diseño y la metodología de diseño de circuitos

Fin shape/forma de aleta

• Aletas con relación de aspecto inferior

• Puerta de grabado, que a su FinFETs requiere mucho más grabado, más fácil;

• Doping de extensiones de fuente / drenaje por implantación es más fácil como paredes laterales inclinadas son
más adecuados para la colocación de dopante por implantes ángulo de inclinación vertical o bajas.

Variabilidad de la dimensión de aleta.

Altura y la anchura de aleta pueden tener un fuerte impacto en la variabilidad del rendimiento del dispositivo. De los
dos, variación de la altura de la aleta es generalmente más crítico . anchura eléctrica efectiva del dispositivo está
directamente relacionada con altura de la aleta. Por lo tanto, cualquier variación de aleta de altura debido a la
variación de los procesos que forman la aleta transfiere directamente a la variación de la anchura del dispositivo.
• Dopaje dispositivo Idealmente, uno desearía sin dopaje en el canal de FinFET. Sin embargo,
algunos dopaje luz puede ser necesaria para establecer tensiones de umbral alternativos en ciertos
dispositivos o mejor control de la corriente debajo de la aleta de fugas. Esos dopajes se llevan a
cabo normalmente con la implantación.

• Fuente dopaje / drenaje, lo que requiere altas dosis de agente de dopado, se enfrenta a desafío
significativo en términos de aumento de la resistencia en serie.

• Drenaje fuente, además de proporcionar agentes de dopado, también puede entregar el estrés para
la mejora de la movilidad de canal y da forma a la zona de contacto para siliciuración posterior.
ORIENTACIÓN DE LA ALETA
En la orientación en las aletas del Drian y source al inducir
una tensión 110 los electrones fluyen algo lecto que en 100.

El crecimiento del material epitaxial en 100 superficies de la


aleta da como resultado un aumento uniforme del grosor que
podría desearse en algunas situaciones distintas de las
estructuras en forma de diamante cultivadas en paredes de 110.
EPITAXIAL
es una técnica en la que se puede controlar de forma muy precisa el nivel de impurezas
en el semiconductor, que son los que definen su carácter (n o p). para hacer esto se
calienta el semiconductor hasta casi su punto de fusión y se pone en contacto con el
material de base para que, al enfriarse, recristalice con la estructura adecuada.
AISLAMIENTO DE ALETAS
Fuga de fuente a drenaje.
De manera similar a los dispositivos planar a granel, los equipos finos a granel
requieren pozos dopados debajo de la parte activa de la aleta para asegurar la
prevención contra el punzón de fuente a drenaje a través de la ruta de fuga. Tal
aislamiento basado en uniones tendrá una longitud de compuerta <15nm, por lo
que exige un aislamiento más robusto por debajo del canal, desde la capa
dieléctrica Tal aislamiento puede lograrse mediante la utilización de sustratos de
SOI o la formación de óxido local bajo la aleta de silicio en masa
• Fuga de dispositivo a dispositivo.

Área de unión entre fuente / drenaje y sustrato es mucho más pequeño


en los fines que en dispositivos planar. En consecuencia, la fuga al
sustrato es menor y el aislamiento de dispositivo a dispositivo entre
finfets requiere trincheras menos profundas. En los nodos de
tecnología planar recientes STI la profundidad de la zanja era de
alrededor de 200nm. Los finos requerirían menos de 100nm.
FINFET CAPACITANCIA PARÁSITA VS
PLANAR.
Dispositivo planar correspondiente Consiste principalmente en el gate de la
capacitancia de la aleta entre parte de la puerta por encima de la aleta y la parte superior
de la aleta, y se puede optimizar hasta un 5% más arriba dispositivo planar. Esta
capacitancia disminuye con la disminución paso de la aleta y aumento de la altura de la
aleta, por ancho efectivo del dispositivo Capacidades de unión finfet a granel entre la
fuente / área de drenaje y el pozo / sustrato del dispositivo pueden ser varios veces más
pequeño que en dispositivos planar.
Materiales alternativos de aleta
El escalado de finfet para generaciones de 14, 10 y 7nm podría ser capaz
de proporcionar un control de canal corto adecuado, pero el control de
aumentar la densidad de potencia requerirá nuevas soluciones. Elemento
que se ha utilizado para tal fin en varios generaciones de dispositivos
planar se ha aumentado el canal de movilidad del portador a través de la
aplicación de tensión al material del canal.
REFERENCIA
• 1. C. Auth et al., Symp. VLSI Technol. Dig., p. 131, (2012) • 14. C-Y.Kang et al., Symp. VLSI Technol. Dig., p. T90 (2013)

• 2. K.J. Kuhn, IEDM Tech. Dig, p. 471 (2007) • 15. G. Zschaetzsch et al., IEDM Tech. Dig., p.841 (2011)

• 3. K. Hieda et al., IEDM Tech. Dig., p. 736 (1987) • 16. M. Togo et al., Symp. VLSI Technol. Dig., p. 196 (2013)

• 4. D. Hisamoto et al. IEDM Tech. Dig., p. 833 (1989) • 17. G. Eneman et al., IEDM Tech. Dig., p.131 (2012)

• 5. D. Hisamoto et al. IEDM Tech. Dig., p. 1032 (1998) • 18. G. Eneman et al., Symp. VLSI Technol. Dig., p.92 (2013)

• 6. J.-P. Colinge et al., IEDM Tech. Dig. p. 595 (1990) • 19. P. Packan et al., IEDM Tech. Dig., p.63 (2008)

• 7. S.-Y. Lee et al., VLSI Technol. Dig., p. 200 (2004) • 20. C.D. Young et al., Symp. VLSI Tech. Dig., p. 18 (2011)

• 8. B. Rainey et al., Dev. Res. Conf. Proc., (2002) • 21. M. Guillorn et al., Symp. VLSI Technol. Dig. p. 12 (2008)

• 9. E. Nowak et al., IEEE CiCC Conf. Proc., p. 339 (2003) • 22. C-Y. Kang et al., Symp. VLSI Technol. Dig., p.90 (2013)

• 10. E. Nowak et al., IEDM Tech. Dig., p. 411 (2002) • http://ibdigital.uib.es/greenstone/collect/enginy/index/assoc/Engin


y_2/010v02p0/05.dir/Enginy_2010v02p005.pdf
• 11. J.A. Choi, et al., IEDM Tech. Dig., p. 647 (2004)
• https://classroom.google.com/c/MTI3NzE2MDQzMjFa
• 12. Y. Li and W-H. Chen, NSTI-Nanotech 2006, Vol. 3, (2006)
• https://www.design-reuse.com/articles/41330/cmos-soi-finfet-
• 13. Victor Moroz, unpublished. technology-review-paper.html

Você também pode gostar