ELETRÔNICA DIGITAL II

REVISÃO

Prof. Me. Simon Carmo Patrício

simonc@fasa.edu.br

Créditos: Prof. Esp. Paulo Ricardo Durães Silva

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Estudos individuais
Pesquisar sobre os seguintes conteúdos:
• Números binários;
• Portas lógicas (and; or; xor; not; nand, nor e xnor);
 Circuito.
• Álgebra Booleana;
• Tabela da verdade;
• Mapa de karnaugh
 (Questão desafio).
• Flip - Flop;

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Questão Desafio 1

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3
Questão Desafio 2

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4
Questão Desafio 3

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5
Questão Desafio 4

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 Flip – Flop (FF)
Circuitos Sequenciais
• Pode-se considerar que eles possuem um bloco
combinacional e elementos de memória.
Circuito Seqüencial

Bloco
Combinacional
Entrad Saída
as Elementos de s
memória

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 Flip – Flop (FF)
A saída de um circuito sequencial depende
da sua entrada e do seu estado interno.

Entrada Circuito Saída

Seqüencial

Estado Interno

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Flip – Flop (FF)
• O flip-flop (FF) é o elemento de memória
mais usado

• O FF é chamado também de
multivibrador biestável

• O latch é um dispositivo similar ao FF

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Latch RS com Portas NOR

R S Q
0 0 QANT
0 1 1
1 0 0
1 1 C. P.

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Latch RS com Portas NOR

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Simulação LATCH RS (NOR)

R S Q
0 0 QANT
0 1 1
1 0 0
1 1 C. P.

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 Latch RS com Portas NAND
Repita a análise para o circuito abaixo

R S Q
Atenção para a
0 0 C. P.
inversão das portas
set e reset em
relação ao FF RS
0 1 0
NOR
1 0 1
1 1 Qant
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 Latch RS com Portas NAND

Esta é uma outra

representação do
Latch RS. A vantagem
dessa representação é
mostrar que o SET e o
Reset são ativos em
“0”

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 Exercício em Sala
Dado o circuito e as formas de entrada, desenhe
a forma de onda na saída Q:

SET
RESET

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Simulação LATCH RS (NAND)

R S Q
0 0 C. P.
0 1 0
1 0 1
1 1 Qant

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SÍMBOLO DO FLIP-FLOP

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 SÍMBOLO DO FLIP-FLOP

Aplicação

Circuito anti-
bounce ou anti-
trepidação
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Latch RS com Enable

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 Latch RS com Enable

1
S 0

1
R
0

1
Enable
0

1
Q
0

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 Assíncrono X Síncrono
• Podemos dizer que os circuitos vistos até agora são
assíncronos.

– Eles são assíncronos porque são sensíveis ao nível do sinal

de enable e das outras entradas.

– Eles são mais difíceis de projetar.

• De agora em diante veremos circuitos síncronos.

– Eles são síncronos pois sua operação é comandada por

uma borda do sinal de clock.

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 Sinal de Clock
• Em circuitos síncronos, o clock dá a “batida” para seu
funcionamento.

• O sinal de clock é uma onda quadrada ou retangular.

• O circuito muda suas saídas na borda de subida ou na de

decida e, em alguns casos, em ambas.

• Circuitos síncronos são mais fáceis de projetar.

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Sinal de Clock

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 FF`s com Clock
Características comuns aos FF`s com Clock:

•CLK, CK ou CP (Clock Pulse ou pulso de clock). É o pino de entrada do

sinal de clock o qual é disparado por borda.

•SINAL DISPARADO POR BORDA: significa que essa entrada é ativada

pela transição do sinal de clock. É representado graficamente por um
triangulo na entrada do sinal. Quando há uma bolinha junto com o
triangulo, então significa que a entrada é ativada apenas quando ocorre uma
borda de descida.

•LATCHES são disparados por níveis, enquanto que FFs são disparados por
CLOCKS.

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 FF`s com Clock
Características comuns aos FF`s com Clock:

•Possuem uma ou mais entradas de controle que só tem efeito nas saídas
quando ocorrer uma transição ativa do clock.

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 FF`s com Clock
Características comuns aos FF`s com Clock:

•O efeito das entradas de controle está sincronizado com o sinal aplicado na

entrada do CLOCK – ENTRADAS DE CONTROLE SÍNCRONAS

•As entradas de controle deixam as saídas do FF prontas para mudar de

estado (DEFINE O QUE OCORRERÁ COM AS SAÍDAS, MAS
DEPENDE DO CLOCK)

•A transição ATIVA da entrada do clock é que de fato dispara a mudança

de estado (DEFINE QUANDO OCORRERÃO AS MUDANÇAS NAS
SAÍDAS)

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 FF SR com Clock
• Este é um FF SR CLK disparado na borda de subida do sinal de
clock

• O FF pode mudar de estado apenas quando o sinal aplicado na

entrada de CLOCK transitar de 0 para 1

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 FF SR com Clock
• S e R controlam o estado do FF

• O FF não responde a estas entradas até que ocorra uma borda de

subida no sinal de clock

• A seta para cima indica que uma borda de subida é necessária na

entrada CLK

• Q0 = indica o nível na saída Q antes da borda de subida do clock

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 FF SR com Clock
FF SR CLOCK disparado quando CLK muda de 1 para 0:
• Muda os estados na borda de descida

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 FF SR com Clock
• Um Latch de porta NAND básico formado por NAND-3 e
NAND-4.
• Um circuito direcionador de pulso formado por NAND-1 e
NAND-2.
• Um circuito detector de borda.

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FF SR com Clock

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31
FF SR com Clock

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32
FF SR com Clock

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33
Exercício em Sala: Determine a saída Q

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 FF x Latches
• Latches são sensíveis ao nível de
suas entradas.
• FF são sensíveis a borda, suas
entradas afetam suas saídas somente
em uma das bordas do clock.

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 Flip – Flop JK
• O FF JK resolve um problema do latch RS.
Ele não possui um estado inválido, ao invés
disso, ele possui um estado que inverte as
saídas atuais.

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36
Exercício em Sala: Determine a saída Q.

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Flip – Flop JK

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 FF JK em modo Toggle
• Observando a TV do FF JK constatamos que se a entrada
J=K=1, então a saída se inverte a cada clock.
• Esse modo de operação pode ser chamado de toggle.
• O ”J” é como o Set (S) e o ”K” é como o Reset (R),
Ambos acionam em ”1”.

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 FF JK em modo Toggle
Q
1

CLK

CLK

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 Simulação FF JK (CLK)

Sensível à borda de subida

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Latch D ou Transparente

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Latch D com Enable (Transparente)

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Latch D com Enable (Transparente)

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Latch D com Clock (Transparente)

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 Entradas Assíncronas
• Entradas como J, K e D são chamadas síncronas pois dependem
do clock para afetar a saída;
• Entradas assíncronas podem afetar as saídas de um FF
independentemente do clock;
• Ex: CLEAR (RESET), PRESET (SET).

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46
FF JK com Preset e Clear

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47
FF JK com Preset e Clear

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48
FF JK com Preset e Clear

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 Exercício 1
• Considere o FF RS com portas NE e as formas de onda x e y;
• Suponha que Q=0 no início.

a) Aplique x em SET e y em RESET e desenhe a forma de onda na saída.

b) Repita a alternativa fazendo SET=y e RESET=x.

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50
 Exercício 2
Dado o circuito e as formas de onda ao lado, desenhe a forma de onda de
saída (Q). Suponha que no início Q=0.

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51
 Exercício 3
Dado o circuito e as formas de onda ao lado, desenhe a forma de onda de
saída (Q). Suponha que no início Q=0.

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52
 Exercício 4
Dado o circuito e as formas de onda ao lado, desenhe a forma de onda de
saída (Q). Suponha que no início Q=0.

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53
 Exercício 5
Considerando um FF JK sensível à borda de subida, desenhe a forma de
onda de saída (Q). Suponha que no início Q=0.

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 Exercício 6
Aplique as formas de onda abaixo nas entradas de um latch D e desenhe a
forma de onda de saída. Repita para o FF D e compare os resultados.

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55
 Exercício 7
• Dados as formas de onda e o circuito abaixo, desenhe a forma de onda
de saída. Suponha que no início Q=0.

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56
Questão Desafio 5

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57
Questão Desafio 6

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58
 Simulação LATCH D (CLK, S, R)

Sensível à borda de descida. Set e Preset ativos com ”0”.

59
 Simulação FF JK (CLK, S, R)

Sensível à borda de subida. Set e Preset ativos com ”1”.

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