Diseño de CIs I

Generación de vectores de test : El método teórico

Definición del modelo de fallos
(Lista de fallos)

Reducción de la lista de fallos

("Fault collapsing")

Generación de vectores de
test para cada fallo

Simulación de fallos(*)

Evaluación de la cobertura de fallos

Suficiente

Insuficiente
Máquina de test

(*) La simulación se realiza para obtener

un conjunto mínimo de vectores de test
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Diseño de CIs I

Restricciones
del ATE

Circuito Cobertura de
Simuladores fallos
Modelo de fallos
de
(lista de fallos)
fallos
Conjunto de Lista de fallos
vectores de test no detectados

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Diseño de CIs I

Generación de vectores de test : El método práctico

Definición del modelo de fallos
(Lista de fallos)

Reducción de la lista de fallos

(no siempre)

Vectores de simulación Simulación de fallos

Evaluación de la cobertura de fallos

Suficiente
Insuficiente

Máquina de test Generación de vectores de test

específicos para cada fallo

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Diseño de CIs I

DISEÑO PARA LA TESTABILIDAD

Problemas sin resolver:

1. Circuitos poco testables (⇒ requieren demasiados vectores de test
o incluyen demasiados fallos no detectable).
2. Lógica secuencial
3. Test a lo largo de toda la vida activa del circuito

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Diseño de CIs I

MEDIDAS DE TESTABILIDAD

1. Observabilidad:
Observabilidad de un nodo: Facilidad con que el valor lógico del
nodo puede ser “observado” por una salida

1. Controlabilidad:
Controlabilidad de un nodo: Facilidad con que se puede forzar un
valor lógico sobre el nodo

1. Testabilidad
Testabilidad del circuito: Grado de controlabilidad y observabilidad
de todos sus nodos

El objetivo del DPT es conseguir que la testabilidad del circuito

sea lo más alta posible

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Diseño de CIs I

DISEÑO PARA LA TESTABILIDAD

Alternativas de solución:
1. Circuitos poco testables (⇒ requieren demasiados vectores de test o incluyen
demasiados fallos no detectable).

“Reglas de diseño para la testabilidad”

2. Lógica secuencial

Técnicas de scan-path o similares

3. Test a lo largo de la vida activa del circuito

BIST: Built-In Self-Test

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Diseño de CIs I

Reglas de diseño para la testabilidad

Regla 1: Facilitar el acceso y la observación de nodos internos

Regla 2: Asegurar la inicialización de los biestables (reset)
Regla 3: Evitar la lógica redundante
Regla 4: Evitar la generación interna de señales de reloj. No incluir
circuitería asíncrona.
Regla 5: Partición del circuito
Regla 6: Documentar el diseño
… ect

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Diseño de CIs I

TÉCNICAS ESTRUCTURADAS

Soluciones “históricas”....

A
B

C
D
out
E
F

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Diseño de CIs I

A
B

C
D

out
E
F

Salida_nodo

Test/no-test

Entrada_nodo

A
Si tenemos 40 nodos
B conflictivos necesitaremos
40*2+1=81 pines extras !!!!

C
D

out
E
F

Salida_nodo

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 Diseño de CIs I

Scan_in D Q D Q D Q D Q D Q Scan_out
_ _ _ _ _
CP Q CP Q CP Q CP Q CP Q

load

Test/no-test

A
B

C
D
out

E
F

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Diseño de CIs I

El scan-path sigue las ideas anteriores pero aprovecha los propios flip-flops del circuito:

D Q

....

Scan-path
.
D Q

Lógica

.........
combinacional

Entradas
externas
D Q
Salidas
externas

System CK

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Diseño de CIs I

0
D Q
1
Scan Data
Out (SDO)
.....
0
D Q
1

Scan-path
Lógica
combinacional

.........
Entradas
externas
0
D Q
Salidas 1
externas

System CK

Scan Data In (SDI) Scan Select (SS)

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Diseño de CIs I

Scan-path
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Diseño de CIs I
PROBLEMA

x1 circuito combinacional
Z1

Y1 y1 Y2 y2 Y3 y3

Scan-ff Scan-ff Scan-ff SDO

SDI

CK
SS

y1
Z1 system input
Scan-ff
x1 Y1
D0
D Q
scan input
y2
D1
línea x S0
Q

Y2

Scan Select CK
Y3
y3 (SS)

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Diseño de CIs I
PROBLEMA

0 y1 1
Z1

1 0/1
1 x1 Y1

1 y2 1/0

0
Y2

Y3
1 y3
1

y1 x1 y2 y3 Z1 Y1 Y2 Y3
0 1 1 1 1 0 0 1

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Diseño de CIs I
PROBLEMA

x1 circuito combinacional
Z1

Y1 y1 Y2 y2 Y3 y3

Scan-ff Scan-ff Scan-ff SDO

SDI

y1 x1 y2 y3 Z1 Y1 Y2 Y3
CK 0 1 1 1 1 0 0 1
SS

Para introducir los valores de y1, y2 e y3 a los elementos de memoria procederemos de la siguiente manera:
1. Configurar los elementos de memoria en forma de registro de desplazamiento poniendo el circuito en “modo
test” (es decir, forzando SS=1)
2. Introducir los valores de y1, y2 e y3 por SDI en el orden correcto (primero y3, después y2 y finalmente y1)
3. Poner el circuito en modo sistema (SS=0) para que los valores de Y1, Y2, Y3 generados por la lógica
combinacional lleguen a las entradas de los flip-flops. Estos valores necesitamos poder observarlos desde el
exterior para que la máquina de test pueda compararlos con los valores correctos, por tanto,…
4. Volveremos a pone el circuito en modo test (SS=1) para poder ir “sacando” los valores de Y1, Y2, Y3
secuencialmente por SDO. El valor de Z1 es directamente observable desde el exterior en todo momento.

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 Diseño de CIs I
PROBLEMA

x1 circuito Z
combinacional 1

Y1 y1 Y y2 Y y3
2 3
Scan-ff Scan-ff Scan-ff SD
SDI O

CK
SS

y1 x1 y2 y3 Z1 Y1 Y2 Y3
0 1 1 1 1 0 0 1

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Diseño de CIs I

SCAN-PATH

Ventajas
“Resuelto” el problema del test de partes secuenciales
Permite la partición del circuito utilizando varios scan-paths

Desventajas
Test lento (2n+1 ciclos de test para cada fallo; n:nº ffs)
Test del circuito “congelado” (=> test a baja frecuencia)
Lógica (área) extra. Overheads de 5-15%.
Pines extras (SS, SDI, SDO)
Degradación de las prestaciones del circuito

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Diseño de CIs I

BIST (Built In Self Test) : Circuitos Autotestables

Salidas

Comprobación
ASIC externa de la
signatura

Generador de Analizador de
secuencias de Circuito
signatura
test

Señales de
control Entradas

Concepto fundamental : COMPRESION del test

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Diseño de CIs I

Salidas
externas (4)

ASIC Comprobación
externa de la
signatura

Analizador de paridad

Generador de
Analizador de paridad
secuencias Circuito F
pseudo-
aleatorias Analizador de paridad

Genera una Analizador de paridad

secuencia de n
vectores de
test
Analizador de
signatura
Señales de
control Entradas
externas

Concepto fundamental : SIGNATURA

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Diseño de CIs I

Registro BILBO

Z1 Z2 Z3 Z4
B1

B2

Sout
D D D D

Q1 Q2 Q3 Q4

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Diseño de CIs I

BIST: Built-In Self Test

Ventajas
Test a lo largo de la vida activa del circuito.
No necesitan ATEs (¿no?)
Test a la velocidad real del circuito

Desventajas
Lógica (área) extra. Overheads de 10-30%.
(pocos) Pines extras
Degradación de las prestaciones del circuito

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Diseño de CIs I

¿Qué técnica de DFT emplear en cada circuito?

 Las que puedas...

 En circuitos grandes se utilizan varias técnicas de DFT a la
vez

A recordar …

 El test de grandes circuitos digitales es complejo y requiere la

introducción de lógica y pines extras para permitir el test
 Estos “overheads” cuestan dinero y degradan las
prestaciones del circuito
 Pero si el circuito es grande ... NO HAY MÁS REMEDIO que
utilizar las técnicas de DFT

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