Seal Analgica

Es aquella que su valor vara continuamente en el tiempo.

V

Seal Digital
Es aquella que toma valores discretos como 0 y 1, cerrado-abierto, encendido-apagado; toma nicamente 2 valores alto-bajo.
V

Sistema Digital

DATOS

PROCESO CON LGICA BINARIA BAJO CONDICIONES PRE ESTABLECIDAS.

INFORMACIN O DETERMINA UNA ACCIN

Circuitos Combinacionales Lgica cableada Sistema Digital

Circuitos secunciales

Asncronos (Puertas lgicas)

Sincronos (Flip Flop) Lgica programada ( Microprocesador )

Lgica Cableada
Es aquella en que se interconectan con cables los diferentes circuitos integrados necesarios para una aplicacin determinada, cada uno de estos circuitos efecta una operacin lgica en particular y en su conjunto realiza la funcin que satisface la aplicacin requerida. Lo anterior corresponde al hardware del sistema.
5 6 7 8 5 6 7 b1 b2 b3 b4 b1 b2 b3 b4 4 7 b3 a3 3 4 a4 b4 8 a4 8

a1

a2

a3

a4

a1

a2

b1

b2

b3

b4

b1

a1

a2

a3

a4

a1

a2

b2

a3

Lgica programada
Es aquella en que la aplicacin requerida la realiza un solo circuito integrado denominado microprocesador, este circuito es muy complejo pero muy verstil que efecta todas las operaciones lgicas posibles pero las realiza paso a paso, por tanto ser necesario indicar (programar) que operaciones lgicas ha de realizar. Lo anterior corresponde al software del sistema.
5 6 7 b1 b2 b3

MICROPROCESADOR

a1

a2

a3

b1

b2

b3

MEMORIA
a1 a2 a3 1 2 3 4 a4

b4

a4

b4

Circuito Combinacional
Es aquel en que la salida depende nica y exclusivamente del valor actual de las entradas.
A B C
t

Circuito Combinacional
S = F ( A t, B t, C , ) t

Variables lgicas

B C

Circuito Secuencial
Es aquel en que la salida adems de depender del valor de las entradas, tambin depende del valor que tenan anteriormente estas, por lo que estos circuitos requieren de cierto grado de memoria.
Entradas At, Bt, Ct

Circuito Combinacional

Salida

Memoria At-1, Bt-1, Ct-1 St = F ( At, Bt, Ct, At-1, Bt-1, Ct-1 )

Circuito secuencial asncrono

Es aquel que su mecanizacin (realizacin fsica) se realiza por medio de puertas lgicas y estos dispositivos no requieren seal de sincronizacin para su operacin.

Circuito secuencial sincrono

Son aquellos que su mecanizacin se realiza por medio de biestables o Flip- Flop y estos dispositivos requieren impulsos de reloj para su operacin.

Sistema decimal - Su base es 10. - Tiene 10 dgitos (0,1,2,3,4,5,6,7,8,9)

10,000 1000 100 10 1

Sistemas numricos

104

103

102

101

100 0 1 2 : 9

Valor absoluto: es el valor propio numero. Es 3 Valor relativo: La posicin que ocupa dentro del sistema. Es 30

1 1

0 1 :

PUERTAS LOGICAS COMPUERTAS LOGICAS

AND (Conectivo Y producto logico de interseccion)

OPERACIONES LOGICAS ELEMENTALES

OR (conectivo O suma logica union. INVERSOR (Funcin NO negacion)

PROPOSICIONES SIMPLES
p = El perro es mamfero(V) q = El perro es reptil(F) r = El perro es vertebrado..(V) s = El perro es quirptero(F)

AND CONECTIVO Y
PROPOSICIONES COMPUESTAS

q*s = El perro es reptil y quirptero (F)..F*F=F q*p = El perro es reptil y mamfero (F)..F*V=F r*s = El perro es vertebrado y quirptero(F).V*F=F p*r = El perro es mamfero y vertebrado (V).V*V=V PRODUCTO LOGICO F*F = F F*V = F V*F = F V*V = V

OR CONECTIVO O
PROPOSICIONES COMPUESTAS

q+s = El perro es reptil o quirptero (F).F+F=F q+p = El perro es reptil o mamfero (V).F+V=V r+s = El perro es vertebrado o quirptero (V)..V+F=V p+r = El perro es mamfero o vertebrado (V).V+V=V SUMA LOGICA F+F = F F+V = V V+F = V V+V = V

INVERSOR
TABLA DE VERDAD Entrada Salida 0 1 1 0

7404

CODIGOS BINARIOS PARA DIGITOS DECIMALES

Digito decimal (BCD) 8421 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

Exceso a 3
0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

84-2-1 0000 0111 0110 0101 0100 1011 1010 1001 1000 1111

2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111

Biguinario 5043210 0100001 0100010 0100100 0101000 0110000 1000001 1000010 1000100 1001000 1010000

0 1 2 3 4 5 6 7 8 9

Compuerta AND de 2 entradas

SK7408 SK74LS08
VCC 14 4B 13 4A 12 4Y 11 3B 10 3A 9 3Y 8

1 1A

2 1B

3 1Y

4 2A

5 2B

6 2Y

7 GNO

Compuerta AND de 3 entradas

SK7412
VCC 14 4B 13 4A 12 4Y 11 3B 10 3A 9 3Y 8

1 1A

2 1B

3 1Y

4 2A

5 2B

6 2Y

7 GNO

Compuerta NAND de 3 entradas

SK7421
VCC 14 4B 13 4A 12 4Y 11 3B 10 3A 9 3Y 8

1 1A

2 1B

3 1Y

4 2A

5 2B

6 2Y

7 GNO

CONDICIONES DE OPERACION El circuito debe realizar la suma binaria

R
SEMI-SUMADOR

CODIFICACION DE LAS CONDICIONES DE OPERACION

A B R C

0 0 1 1

0 1 0 1

0 1 1 0

0 0 0 1

OBTENCION DE MODELOS MATEMATICOS

R = AB + AB C=AB

MINIMIZACION DE LOS MODELOS MATEMATICOS Los modelos matemticos se encuentran en su mnima expresin

MECANIZACION
A B 1 I A B A B 2 R

SISTEMA DIGITAL: Proceso con lgica binaria bajo condiciones pre-establecidas 4095

SISTEMA

1111 1111 1111

SISTEMA

7777

SISTEMA

FFF

SISTEMA

ARITMETICA BINARIA
0 0 1 1 + 0= + 1= + 0= + 1= R C 0 0 1 0 1 0 0 1

MULTIPLICACION BINARIA
0 0 1 1
X X X X

0= 1= 0= 1=

R 0 0 0 1

SUMADOR BINARIO DE 3 BITS

B2 A2 B1 A1 B0 A0

SEM I SUM ADOR

SEM I SUM ADOR

SEM I SUM ADOR

SEM I SUM ADOR

SEM I SUM ADOR

R3

R2

R1

R0

EL No. De funciones es 22 donde n = al No. De variables lgicas. No. variables Combinaciones. Funciones

1 2 3 4

2 4 8 16

4 16 256 65,536

S=F (A)

A 0 1

F0 0 0

F1 0 1

F2 1 0

F3 1 1

F0 (A) = 0 F1 (A) = A F2 (A) = A F3 (A) = 1

FUNCION CONSTANTE FUNCION IDENTIDAD FUNCION NEGADA FUNCION CONSTANTE

Para F1: Si A = 0 Si A = 1 Para F2: Si A = 0 Si A = 1 S = 1, como A=0; A = 1 por lo tanto F (A) = A S = 0, como A=1; A = 0 por lo tanto F (A) = A
F0 (A) = 0 F1 (A) = A F2 (A) = A F3 (A) = 1 FUNCION CONSTANTE FUNCION IDENTIDAD FUNCION NEGADA FUNCION CONSTANTE

S = 0, como A=0 por lo tanto F (A) = A S = 1, como A=1 por lo tanto F (A) = A

Z=B

Se requiere un circuito: 0 en la entrada, 0 en la salida 1 en la entrada , 1 en la salida

X=C

Se requiere un circuito: 0 en la entrada, 1 en la salida 1 en la entrada , 0 en la salida

Y=1

Se requiere un circuito: No importa el valor de entrada pero que siempre salga 1.

W=0

Se requiere un circuito: No importa el valor de entrada pero que siempre salga 0.

St = F (E t) A L=F (A,B) B

TABLA DE DEFINICION
A 0 0 1 1 B 0 1 0 1
F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

A 0 0 1 1

B 0 1 0 1

F0

F1

F2

F3

F4

F5

F6

F7

F8

F9

F10 F11 F12 F13 F14 F15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

F0 (A,B) = 0 F15 (A,B) = 1 F3 (A,B) = A F5 (A,B) = B F12 (A,B) = A F10 (A,B) = B

Funcin Constante Funcin Constante Funcin Identidad Funcin Identidad Funcin Negacin, inversor Funcin Negacin, inverso

A 0 0 1 1

B 0 1 0 1

F0

F1

F2

F3

F4

F5

F6

F7

F8

F9

F10 F11 F12 F13 F14 F15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

FUNCIONES CON UN UNICO UNO F1 (A,B) = A*B F2 (A,B) = A*B F4 (A,B) = A*B F8 (A,B) = A*B Funcin AND Funcin AND Funcin AND Funcin AND

Conclusin de la funcin AND:

1.- La salida de una funcin AND es 1 si y solo si, sus entradas son 1. 2.- La funcin AND permite situar un solo 1, a cualquier altura de la tabla de definicin.

A 0 0 1 1

B 0 1 0 1

F0

F1

F2

F3

F4

F5

F6

F7

F8

F9

F10 F11 F12 F13 F14 F15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

FUNCIONES CON UN UNICO CERO

F7 (A,B) = A+B F11 (A,B) = A+B F13 (A,B) = A+B F14 (A,B) = A+B Funcin OR Funcin OR Funcin OR Funcin OR

Condiciones de operacin: Se tiene un circuito con dos interruptores de entrada y una lmpara de salida, este circuito debe operar de tal forma que la lmpara nicamente se apague, cuando los dos interruptores estn cerrados.
A B

A 0 0 1 1

B 0 1 0 1

S 1 1 1 0

Con UNO

S = A B + A B + A B suma de productos producto de suma

Con CERO S = A + B

Conclusin de la funcin OR:

1.- La salida de una funcin OR es cero, si y solo si sus dos entradas son CERO. 2.- La funcin OR permite situar un solo CERO, a cualquier altura de la tabla de definicin.

Condiciones de operacin: Se tiene un circuito en el cual la entrada tiene dos interruptores A y B, y a la salida una lmpara, nicamente la lmpara va a estar apagada cuando uno de los interruptores, pero no ambos estn a 1 A 0 0 1 1 Con UNOS Con CEROS B 0 1 0 1 L 1 0 0 1

L=AB+AB L =( A + B) (A + B)

A 0 0 1 1

B 0 1 0 1

F0

F1

F2

F3

F4

F5

F6

F7

F8

F9

F10 F11 F12 F13 F14 F15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

FUNCIONES CON DOS UNOS

F6 (A,B) = A B F9 (A,B) = A B Funcin EXOR Funcin EXNOR (XNOR)

Conclusin de la funcin XOR: La salida de una funcin EXOR, es uno, si y solo si una de sus entradas, pero no ambas estn a UNO. Conclusin de la funcin EXNOR: La salida de una funcin EXNOR, es uno, si y solo si sus entradas son iguales, o sea las dos a UNO, o las dos a CERO.

GENERALIZACIN A n VARIABLES DE ENTRADA La salida de una puerta AND, de cualquier n variables de entrada es UNO, solo si todas sus entradas son UNO.
S

La funcin OR de cualquier numero de entradas es CERO, si y solo si todas sus entradas estn a cero.
S

La funcin EXOR de n variables de entrada vale UNO cuando un numero impar de sus entradas este a UNO.
S

Condiciones de operacin: La lmpara se va a apagar nicamente cuando los dos interruptores estn cerrados y tambin cuando los dos interruptores estn abiertos. A 0 0 1 1 B 0 1 0 1 L 0 1 1 0
A B

Con UNO L=AB+AB Con CEROS S = (A + B) (A + B) producto de suma suma de productos

L=AB+AB
A B

AB

MINTERMS (termino mnimo o Mintermino) SUMA DE PRODUCTOS

Con F verdadera (F) Con F Negada (F)

CANONICAS MAXTERMS (termino mximo o maxitermino) PRODUCTO DE SUMAS

Con F verdadera (F) Con F Negada (F)

Formas para expresar una funcin (notacin)

Con F verdadera (F)

Numero de minterms SUMA ( )DE PRODUCTOS NUMERAL

Con F Negada (F)

Numero de maxterms PRODUCTO( ) DE SUMAS

Con F verdadera (F) Con F Negada (F)

TERMINOS MINIMOS
Es el producto de las posibles combinaciones de n variables lgicas los cuales se representan con la letra m (minscula), con un subndice en decimal asociado al valor binario en verdad alta de las n variables
Termino mnimo para DOS variables m0 = A B m1 = A B m2 = A B m3 = A B
Termino mnimo para TRES variables m0 = A B C m1 = A B C m2 = A B C m3 = A B C m4 = A B C m5 = A B C m6 = A B C m7 = A B C

TERMINOS MAXIMOS
Es la suma de las posibles combinaciones de n variables lgicas los cuales se representan con la letra M (MAYSCULA), con un subndice en decimal asociado al valor binario en verdad baja de las n variables.
Termino mximos para DOS variables M0 = A + B M1 = A + B M2 = A + B M3 = A + B
Termino mximos para TRES variables M0 = A+ B+ C M1 = A+ B+ C M2 = A+ B +C M3 = A+ B+ C M4 = A+ B+ C M5 = A +B +C M6 = A +B+ C M7 = A+ B+ C

De lo anterior se concluye que cuando las funciones se determinan a partir de los unos son trminos MINIMOS, y con ceros son trminos MAXIMOS

VERDAD ALTA F= 0 V= 1 Forma negada 0 Forma verdadera 1 V= 0 F= 1

VERDAD BAJA Forma verdadera 0 Forma negada 1

Condiciones de operacin: Se tiene un circuito con dos interruptores de entrada y una lmpara de salida, este circuito debe operar de tal forma que la lmpara va a estar encendida nicamente cuando el interruptor A este abierto y el interruptor B este cerrado.

A B

S
A 0 0 1 1 B 0 1 0 1 S 0 1 0 0

Con UNO

S=AB

Con CEROS S = (A + B) (A + B) (A + B)

Condiciones de operacin: Se tiene un circuito con dos interruptores de entrada y una lmpara de salida, este circuito debe operar de tal forma que la lmpara va a estar apagada cuando los dos interruptores estn abiertos.

A B

S
A 0 0 1 1 B 0 1 0 1 S 0 1 1 1

Con UNOS Con CEROS

S=AB +AB+AB S = (A + B)

Paso 1 Condiciones de operacin: Se tiene un circuito con dos interruptores de entrada y una lmpara de salida, este circuito debe operar de tal forma que la lmpara va a estar encendida cuando los dos interruptores estn abiertos o los dos cerrados A Paso 2 Codificacin de las condiciones de operacin 0 0 1 1 B 0 1 0 1 L 1 0 0 1

Paso 3 Obtencin del modelo matemtico ( formas cannicas) Forma cannica por minterms con F verdadera ( L )

L = AB + AB
Forma cannica por minterms con F negada ( L )

L = AB + AB

Forma cannica por MAXTERMS con F verdadera (L) L = (A+B) (A+B) Forma cannica por MAXTERMS con F negada (L) L = (A+B) (A+B) Forma numeral por minterms con F verdadera (L) L (A,B) = (0,3) = m0 + m3 Forma numeral por minterms con F negada (L) L (A,B) = (1,2) = m1 + m2 Forma numeral por MAXTERMS con F verdadera (L) L (A,B) = (1,2) = M1 M2 Forma numeral por MAXTERMS con F negada (L) L (A,B) = (0,3) = M0 M3

DISEO DE UN CIRCUITO EN EL CUAL SE PUEDA ACCESAR EN BINARIO.

Paso 1 Condiciones de operacin

No. Prog. 0 1 2 3 4 5 6 7 Calif. 0 10 8 5 2 9 6 7

L1 ( 8 ) L2 ( 4 ) L3 ( 2 ) L4 ( 1 )

Paso 2 Codificacin de las condiciones de operacin

Calif. 0 10 8 5 2 9 6 7

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

L1 0 1 1 0 0 1 0 0

L2 0 0 0 1 0 0 1 1

L3 0 1 0 0 1 0 1 1

L4 0 0 0 1 0 1 0 1

Paso 3 Obtencin del modelo matemtico Forma cannica por minterms con F verdadera
L1 = ABC + ABC + ABC L2 = ABC + ABC + ABC L3 = ABC + ABC + ABC + ABC L4 = ABC + ABC + ABC

Forma cannica por minterms con F negada ( L )

L1 = ABC + ABC + ABC + ABC + ABC L2 = ABC + ABC + ABC + ABC + ABC L3 = ABC + ABC + ABC + ABC L4 = ABC + ABC + ABC + ABC + ABC

Forma numrica por minterms con F verdadera ( L ) L1 (A,B,C) = ( 1,2,5 ) = m1 + m2 + m5 L2 (A,B,C) = ( 3,6,7 ) = m3 + m6 + m7 L3 (A,B,C) = ( 1,4,6,7) = m1 + m4 + m6 + m7 L4 (A,B,C) = ( 3,5,7) = m3 + m5 + m7 Forma numrica por minterms con F negada ( L ) L1 (A,B,C) = ( 0,3,4,6,7 ) = m0 + m3 + m4+ m6 + m7 L2 (A,B,C) = ( 0,1,2,4,5 ) = m0 + m1 + m2 + m4 + m5 L3 (A,B,C) = ( 0,2,3,5 ) = m0 + m2 + m3 + m5 L4 (A,B,C) = ( 0,1,2,4,6 ) = m0 + m1 + m2 + m4 + m6

Forma cannica por MAXTERMS con F verdadera ( L ) L1 = ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) L2 = ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) L3 = ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) L4 = ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) Forma cannica por MAXTERMS con F negada ( L ) L1 = ( A+B+C) ( A+B+C) ( A+B+C) L2 = ( A+B+C) ( A+B+C) ( A+B+C) L3 = ( A+B+C) ( A+B+C) ( A+B+C) ( A+B+C) L4 = ( A+ B+C) ( A+B+C) ( A+B+C)

Forma numrica por MAXTERMS con F verdadera ( L ) L1 (A,B,C) = (0,3,4,6,7) = M0 M3 M4 M6 M7 L2 (A,B,C) = (0,1,2,4,5) = M0 M1 M2 M4 M5 L3 (A,B,C) = (0,2,3,5) = M0 M2 M3 M5 L4 (A,B,C) = (0,1,2,4,6) = M0 M1 M2 M4 M6 Forma numrica por MAXTERMS con F negada ( L ) L (A,B,C) = (1,2,5) = M1 M2 M5 L2 (A,B,C) = (3,6,7) = M3 M6 M7 L3 (A,B,C) = (1,4,6,7) = M1 M4 M6 M7 L4 (A,B,C) = (3,5,7) = M3 M5 M7

A 0 0 1 1

B 0 1 0 1

S1 1 1 0 0

S2 1 0 0 0

S3 1 1 0 1

S4 0 0 1 1

S5 0 0 0 1

Forma cannica por minterms con F verdadera S1 = AB + AB S2 = AB S3 = AB + AB + AB S4 = AB + AB S5 = AB

Forma cannica por minterms con F negada ( S )

S1 = AB + AB S2 = AB + AB S3 = AB S4 = AB + AB S5 = AB + AB + AB Forma numrica por minterms con F verdadera (S ) S1 (A,B) = ( 0,1 ) = m0 + m1 S2 (A,B) = ( 0 ) = m0 S3 (A,B) = ( 0,1,3) = m0 + m1 + m3 S4 (A,B) = ( 1,3) = m1 + m3 S5 (A,B) = ( 3) = m3

Forma numrica por minterms con F negada ( S ) S1 (A,B) = ( 1,3 ) = m1 + m3 S2 (A,B) = (1,2,3 ) = m1 + m2 + m3 S3 (A,B) = ( 2 ) = m2 S4 (A,B) = ( 0,1) = m0 + m1 S5 (A,B) = ( 0,1,2 ) = m0 + m1 + m2 Forma cannica por MAXTERMS con F verdadera (S ) S1 = ( A+B) ( A+B) S2 = ( A+B) ( A+B) ( A+B) S3 = ( A+B) S4 = ( A+B) ( A+B) S5 =( A+ B) ( A+B) ( A+B)

Forma cannica por MAXTERMS con F negada (S ) S1 = ( A+B) ( A+B) S2 = ( A+B) S3 = ( A+B) ( A+B) ( A+B) S4 = ( A+B) ( A+B) S5 = ( A+B) Forma numrica por MAXTERMS con F verdadera ( S ) S1 (A,B) = (2,3) = M2 M3 S2 (A,B) = (1,2,3) = M1 M2 M3 S3 (A,B) = (2) = M2 S4 (A,B) = (0,1) = M0 M1

Forma numrica por MAXTERMS con F negada ( S ) S (A,B) = (0,1) = M0 M1 S2 (A,B) = ( 0 ) = M0 S3 (A,B) = (0,1,3) = M0 M1 M3 S4 (A,B) = (2,3) = M2 M3 S5 (A,B) = (3) = M3

ALGEBRA DE BOOLE TEOREMAS Y PROPIEDADES FUNDAMENTALES

IDEMPOTENCIA A AA=A A A+A=A A A A

A 0 1

A 0 1

AA 0 0 1 1

Result =

A+A 0+ 0 1+ 1

Result =

0 1

0 1

PROPIEDAD CONMUTATIVA
No importa el orden de los operandos tratndose de la misma operacin Operacin producto lgico AB=BA A 0 0 1 1 Operacin Suma lgica A+B=B+A A 0 0 1 1 B 0 1 0 1 B 0 1 0 1 AB BA 0 0 0 1 0 0 0 1

A+B B+A 0 1 1 1 0 1 1 1

PROPIEDAD ASOCIATIVA
A (BC) =( AB ) C = ABC Propiedad asociativa del producto lgico A + (B+C) =( A+B )+ C = A + B + C Propiedad asociativa de la suma lgica
Las literales en el parntesis indican PRIORIDAD No importa la prioridad que se le de a los operandos tratndose de la misma operacin

= A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 (BC) 0 0 0 1 0 0 0 1 A(BC) 0 0 0 0 0 0 0 1 (AB) 0 0 0 0 0 0 1 1 (AB) C 0 0 0 0 0 0 0 1

PROPIEDAD ASOCIATIVA
= A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 (B+C) 0 1 1 1 0 1 1 1 A+(B+C) 0 1 1 1 1 1 1 1 (A+B) 0 0 1 1 1 1 1 1 (A+B) +C 0 1 1 1 1 1 1 1

PROPIEDAD DISTRIBUTIVA
A (B+C) =( AB ) + ( AC ) Propiedad distributiva del producto lgico sobre la suma lgica Propiedad distributiva de la suma lgica sobre el producto lgico = AB 0 0 0 0 0 0 1 1 AC 0 0 0 0 0 1 0 1 (AB) + (AC) 0 0 0 0 0 1 1 1

A + (BC) =( A + B ) ( A + C )

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

(B+C) 0 1 1 1 0 1 1 1

A(B+C) 0 0 0 0 0 1 1 1

PROPIEDAD DISTRIBUTIVA
A + (B C) =( A + B ) ( A + C ) Propiedad distributiva de la suma lgica sobre el producto lgico = A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 (BC) 0 0 0 1 0 0 0 1 A+(BC) 0 0 0 1 1 1 1 1 A+B 0 0 1 1 1 1 1 1 A+C 0 1 0 1 1 1 1 1 (A+B) (A+C) 0 0 0 1 1 1 1 1

TEOREMAS CONSTANTES
A A0=0 A A+0=A 0 0

= A 0 1 A0 0 0 1 0 R 0 0 A 0 1 A+0 0+0 1+ 0 R 0 1

TEOREMAS CONSTANTES
A A1=A A A+1=1 = A 0 1 A1 0 1 1 1 R 0 1 A 0 1 A+1 0+1 1+ 1 R 1 1 1 1

TEOREMAS DEL COMPLEMENTO

A AA=0 A A+A=1 A A 0 1 A 1 0 AA 0 1 1 0 R 0 0 A 0 1 A 1 0 A+A 0+1 1+0 R 1 1 A

TEOREMAS DEL DOBLE COMPLEMENTO

A=A AB=AB A+B=A+B = A 0 1 A 1 0 A 0 1

= A 0 0 1 1 B 0 1 0 1 AB 0 0 0 1 AB 1 1 1 0 AB 0 0 0 1 A 0 0 1 1 B 0 1 0 1 A+B 0 1 1 1

= A+B 1 0 0 0 A+B 0 1 1 1

TEOREMAS DE MORGAN
AB=A+B A+B=AB A 0 0 1 1 A 0 0 1 1 B 0 1 0 1 B 0 1 0 1 AB 0 0 0 1 A+B 0 1 1 1 AB 1 1 1 0 A+B 1 0 0 0 A 1 1 0 0 A 1 1 0 0

= B 1 0 1 0 B 1 0 1 0 A+B 1 1 1 0 AB 1 0 0 0

TEOREMA DE REDUNDANCIA
AB + AB = A A 1 + AB = A
1

A(B + B) = A A1=A A =A = A 0 0 1 1 B 0 1 0 1 AB 0 0 0 1 A + AB 0 0 1 1

DIAGRAMAS O MAPAS DE KARNAUGH

Mtodo grafico para miniminizar funciones lgicas. 1.- Es un arreglo rectangular en el cual se denotan con un uno los trminos que estn presentes en la funcin. En el diagrama se escribe a pie de rengln y a pie de columna todas las posibles combinaciones en CODIGO GRAY, de las variables que tienen la funcin o minimizar CD AB
0 0 1 0 1 1 1 1 1 0

00 01 10 11

F2 = ABCD + ABCD + ABCD + ABCD

1 1

3 VARIABLES F4 = ABC + ABC + ABC + ABC AB C

0 1 1 1

2 VARIABLES B

00 01

0 1

0 1 11 10 1 1

2.- La aplicacin del cdigo Gray es el objeto de poder aplicar AB + AB = A

1

A(B + B) = A A1=A A =A Se concluye entonces que cuando se tiene la suma de dos productos en los cuales se tienen factores complementarios y comunes, los factores complementarios pueden eliminarse. En otras palabras cuando en la suma de dos productos aparece una variable en su forma verdadera y negada, esta puede eliminarse. 3.- Una vez ubicados los trminos de la funcin en el diagrama, se realizan grupos de unos, de 1,2,4,8 unos, estos grupos reciben el nombre de implicantes

Implicante de cuatro nmeros

1 1

1 1

1 1 1

Implicante de dos nmeros 4.- Los implicantes deben ser tan grandes como sea posible, y el numero de implicantes debe ser el menor posible

5.- Los implicantes pueden solaparse o traslaparse

1 1

1 1

1 1 1

1 1 1

1 1 1 1

1 1 1 1

6.- Para efectos de agrupacin el primer rengln es adyacente del ultimo rengln y la primera columna es adyacente de la ultima columna
0 0
1 1

AB 1 1 1 1 1 1 1 1

CD

0 1
1 1

1 1
1 1

1 0
1 1

00 01 11 10

AB

CD

0 0 1

0 1 1

1 1 1

1 0 1

AB

CD

0 0

0 1

1 1
1

1 0
1

00 01 11 10

00 01
1 1 1 1 1

1 1

1 1

1 1

1 1

11 10

Paso 1 Condiciones de operacin

No. Prog. 0 1 2 3 4 5 6 7 Calif. 0 10 8 5 2 9 6 7

L1 ( 8 ) L2 ( 4 ) L3 ( 2 ) L4 ( 1 )

Calif. 0 10 8 5 2 9 6 7

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

L1 0 1 1 0 0 1 0 0

L2 0 0 0 1 0 0 1 1

L3 0 1 0 0 1 0 1 1

L4 0 0 0 1 0 1 0 1

a b c d e f g

a f e g d b c

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a 1 0 1 1 0 1 0 1 1 1 1 0 0 0

b 1 1 1 1 1 0 0 1 1 1 1 0 0 1

c 1 1 0 1 1 1 1 1 1 1 1 1 0 1

d 1 0 1 1 0 1 1 0 1 0 0 1 1 1

e 1 0 1 0 0 0 1 0 1 0 1 1 1 1

f 1 0 0 0 1 1 1 0 1 1 1 1 0 0

g 0 0 1 1 1 1 1 0 1 1 1 1 1 1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1

DIAGRAMA DE PATRON
Es un diagrama de Karnaugh, en el cual se enumeran todos los trminos mnimos en cada casilla del diagrama que le corresponda y nicamente sirve como referencia para ubicar los trminos mnimos en la casilla que le corresponde de un diagrama a minimizar A B
0 0 2 1 1 3

AB

0 0 2 6 4

1 1 3 7 5

0 1

00 01 11 10

Para 2 variables

Para 3 variables

AB

CD

0 0 0 4 12 8

0 1 1 5 13 9

1 1 3 7 15 11

1 0 2 6 14 10

AB

CD

0 0 1

0 1

1 1 1

1 0 1

00 01 11 10

00 01 11 10

1 1 1 1

Condicin NO IMPORTA o estados irrelevantes

Nos sirven para el momento de hacer los implicantes saber que me conviene, ya sea cero o uno. El cero nunca se emplea por que una lista siempre empieza en uno
No.Pr

Calif. x 4 9 6 10 7 8 5

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

L1 X 0 1 0 1 0 1 0

L2 X 1 0 1 0 1 0 1

L3 X 0 0 1 1 1 0 0

L4 X 0 1 0 0 1 0 1

0 1 2 3 4 5 6 7

Se desea implementar un decodificador VCD de 7 segmentos, cuyo funcionamiento es el siguiente. Se accesa al circuito VCD, a travs de 4 segmentos con un indicador de error de tal forma que cuando se accese un numero mayor que 9, se encender la lmpara de error

a b c d e f g E

a f e g d b c

ERROR

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a 1 0 1 1 0 1 0 1 1 1 X X X X

b 1 1 1 1 1 0 0 1 1 1 X X X X

c 1 1 0 1 1 1 1 1 1 1 X X X X

d 1 0 1 1 0 1 1 0 1 1 X X X X

e 1 0 1 0 0 0 1 0 1 0 X X X X

f 1 0 0 0 1 1 1 0 1 1 X X X X

g 0 0 1 1 1 1 1 0 1 1 X X X X

E
0 0 0 0 0 0 0 0 0 0 1 1 1 1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1

OPERADORES COMPLETOS
Son dispositivos electrnicos que de alguna manera realizan tres operaciones lgicas bsicas ( AND, OR, INVERSOR), Dichos dispositivos son NAND o las puertas NOR. Los operadores lgicos completos se utilizan con dos objetivos: 1.- Optimizar el numero de circuitos integrados que se utilizan en una determinada funcin. 2.- En una tarjeta que contiene un solo operador completo al ser revisada, se espera un solo tipo de respuesta; facilitando su mantenimiento correctivo.

TEOREMAS DEL DOBLE COMPLEMENTO

A=A AB=AB A+B=A+B

TEOREMAS DE MORGAN
AB=A+B
A B S A B S

S= AB

S=A+B

A B
A+B=AB S=A+B

A B
S= AB

1.- Una puerta NAND equivale a una puerta AND, con salida negada. NAND
A 0 0 1 1 B 0 1 0 1 S 1 1 1 0 A 0 0 1 1

AND
B 0 1 0 1 S 0 0 0 1

INVERSOR
ENTRADA 0 1 SALIDA 1 0

A B

S= AB

2.- Una puerta NAND equivale a una puerta OR, con sus entradas negadas. INVERSOR OR NAND
A 0 0 1 1 B 0 1 0 1 S 1 1 1 0
ENTRADA SALIDA

A 0 0 1 1

B 0 1 0 1

S 0 1 1 1

0 1

1 0

A B

A B

S= AB

S= A+B

3.- Una puerta NAND con sus entradas conectadas en comn equivale a un equivale a un INVERSOR.
A
S

B 0 1 0 1

S 1 1 1 0

0 0 1 1

Estas no son posibles por que sus entradas estn unidas

4.- Una puerta NOR equivale a una puerta OR, con salida negada.
A B S

5.- Una puerta NOR equivale a una puerta AND, con sus entradas negadas.
A B

A B

6.- Una puerta NOR con sus entradas conectadas en comn equivale a un inversor
E S

NAND.- Aplicada cuando se tienen trminos mnimos. NOR.- Aplicada cuando se tienen trminos mximos.

A B A B

A B A B

A B A B A B A B

S S

Ejercicios
S1 = A B = A B

A B

A B

S1 = A + B = A + B = A B

A B

A B

A B

Tenemos la siguiente expresin S3 = AB+AB

A B S A B

A B S A B

A B S A B

A B S A B

A B S B A

Tenemos la siguiente expresin S3 = ABC +DE + G (H + I)

A B C

D E H I G
A B C

F9

D E H I G

F9

A B C

D E H I G

F9

A B C

E H G

F9

FAMILIA LOGICA. Se refiere a la tecnologa con que esta diseado un circuito integrado y la aplicacin que vaya a tener. ECL.- Lgica de emisor acoplado (alta velocidad.) HTL.- Lgica de alto umbral (ambiente de mucho ruido R.F.) TTL.- Lgica de transistor transistor (mas difundida) CMOS.- Tecnologa MOS complementaria (bajo consumo) APLICACIN MILITAR.- Subfamilia de la TTL (alta calidad)

PARAMETROS DE COMPARACIN ENTRE LAS FAMILIAS LOGICAS.

RETARDO DE PROPAGACIN:- (Tiempo de respuesta), es el tiempo que tarda en pasar una informacin de la entrada, a la salida de una puerta. Se suele medir en nanosegundos (ns). VELOCIDAD DE CONMUTACIN:- (frecuencia maxima de operacin) Indica la frecuencia mxima con que puede variar la informacin sin que se deforme. Es corriente como indicador, dar la frecuencia mxima de reloj (clock) con que se pueden alimentar los flip-flops. Se mide en Mhz. DISIPACIN DE POTENCIA:- Cuanto consume de energia. Es una medida del consumo, por puerta en miliwatios (mw). Condiciona la potencia de la fuente de alimentacin por un lado, y por otro, los medios de refrigeracin de los circuitos integrados.

INMUNIDAD DE RUIDO:- Se especifica como la tensin (mv o V) mxima que puede tener una seal parasita, que sumada a la de la lgica. (no perturbe) no hace cambiar el estado lgico a la salida del circuito. De todas formas, un ruido de mayor tensin, pero de duracin muy corta (un impulso) puede no afectar a este estado. FANOUT:- Es una medida de la carga que se puede conectar a la salida de un circuito lgico. Como suelen ser entradas de dispositivos de la misma familia, se mide en nmero de entradas conectables a una salida.

ECL (2 ns)
PUERTA BASICA. FANOUT. TENSION DE ALIMENTACIN. CONSUMO POR PUERTA. INMUNIDAD AL RUIDO. RETARDO DE PROPAGACIN. FREC. MAX DE RELOJ. No. DE DISPOSITIVOS DE LA FAMILIA. COSTE OR/NOR 25 -5.2V + 20% -10% 25 mw (carga)

HTL
NAND 10 15 + 1 V 55 mw

TTL (EST)
NAND 10 5 V + 10 % 12 mw

CMOS
NOR O NAND. 50 3 a 18 v. 0.01 mW (est) 1 mW a 1 Mhz Muy buena 70 ns 6 Mhz Alta

Mala. 2ns 125 Mhz Medio.

Excelente. 150 ns 4 Mhz Limitado

Buena 10 ns 35 Mhz Muy alta

Medio

Alto

Bajo

Bajo

ESCALA DE INTEGRACIN DE LOS CIRCUITOS INTEGRADOS. SSI (Small Scale Integratin).- Es aquel dispositivo que tiene menos de 10 puertas lgicas.

MSI (Medium Scale Integratin).- Es aquel dispositivo que contiene entre 10 y 100 puertas lgicas.

LSI (Large Scale Integration).-Es aquel dispositivo que contiene entre 100 y 1000 puertas lgicas.

VLSI (Very Large Scale Integration).-Es aquel dispositivo que tiene mas de 1000 puertas lgicas.

MULTIPLEXORES
Es un circuito MSI, en el cual un cdigo de n, bits, se conecta a la 2n entradas. Aplicaciones: 1.- Mecanizacin de funciones lgicas. 2.- Transmisin de datos por un solo canal. 3.- Como scanner.

I0 2n entradas I1 I2 I3 salida

B n variables de seleccin o control

I0 I1 I2 I3 I4 I5 I6 I7 A B C

2n entradas

salida

DEMULTIPLEXORES (DMUX)

I0 entrada I1 I2 I3 A B salida

I0 I1 I2 I3 entrada I4 I5 I6 I7 A B C salida

Transmisin de datos por un solo canal. MUX I0 I1 I2 I3 A 0 0 1 1 B 0 1 0 1 A 0 0 1 1 DMUX I0 I1 I2 I3 B 0 1 0 1

F2 = AB + AB

1 0 0 1

I0 I1 I2 I3 F2

F3 = ABC + ABC + ABC

0 1 0 0 0 0 1 1

I0 I1 I2 I3 I4 I5 I6 I7 A B C F3

F4 (A,B,C) = (2,5,7) I0 I1 I2 I3 I4 I5 I6 I7 A B C F4

0 0 1 0 0 1 0 1

F4 (A,B,C,D) = (3,6,9,15)

0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 1

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

F4

A BC D

F6 = AB + AB

0 1 1 0

I0 I1 I2 I3 F6

F7 = ABC + ABC + ABC+ ABC

1 1 0 0 0 0 1 1

I0 I1 I2 I3 I4 I5 I6 I7 A B C F7

OPTIMIZACION La idea en general es optimizar los multiplexores, ya que si se tienen que mecanizar 3 o 4 variables, estas funciones las realice nicamente un multiplexor de 2 variables, esto con el objeto de optimizar. VARIABLE DE SELECCIN Son las n literales, que activan la conexin de una de las 2n entradas, con la salida. VARIABLE DE RESIDUAL Es aquella literal que de alguna manera se conecta a la entrada del multiplexor

A A
Variables de seleccin

B B B B

C C C C

Variable residual

A A

NOTA: La variable de seleccin se va a determinar conforme a la menor cantidad de componentes externos utilice.

DIAGRAMA PATRON PARA LOS MULTIPLEXORES F5 = ABC + ABC + ABC

Variables de seleccin

0 0

0 1

1 0

1 1

I0

I1

I2

I3

A
Variable residual

0 4
A

1 5
A

2 6
0

3 7
A

F5 = ABC + ABC + ABC

VARIABLE RESIDUAL B
0 0 0 1 1 0 1 1

I0

I1

I2

I3

B B

0 2
B

1 3
B

4 6
0

5 7
B

VARIABLE RESIDUAL C A B

F5 = ABC + ABC + ABC

0 0 0 1 1 0 1 1

I0

I1

I2

I3

C C

0 1
1

2 3
0

4 5
0

6 7
C

Funcin EXOR A B = AB + AB

A B

Funcin EXNOR (XNOR) A B = AB + AB

A B

Variables de residual

A A A A

B B

C C

Variable seleccion CONFIGURACION

Z Z D Z D C D Z Z

B B

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15) Configuracin Z

00

CD

0 0

I0
0

0 1

I1
1

1 0

I2

1 1

I3
3

A B A B A B

01

10

10

11

11

A B

12

13

14

15

AB

A+B

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15) Configuracin ZZ

BD I0
0

I1
1

I2
4

I3
5

A C A C A C

12

13

A C

10

11

14

15

AC

A+C

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15) Configuracin Z

BC I0
0

I1
2

I2
4

I3
6

A D A D A D

10

12

14

A D

11

13

15

A+D

A+D

A D

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15)

Configuracin

AD

Z
B C B C B C

I0
0

I1
1

I2
8

I3
9

10

11

12

13

B C

14

15

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15) Configuracin

AC B D B D B D I0
0

I1
2

I2
8

I3
10

11

12

14

B D

13

15

a (A,B,C,D) = (0,2,3,5,6,7,8,9,10,14,15) Configuracin

CD AB I0 C D C D C D
0

I1
4

I2
8

I3
12

13

10

14

C D

11

15

Datos a escribir

Escribir 0

Bits de direccionamiento

Leer 1 Activado 0 Desactivado 1

Bits de control

Bits de datos a leer

B C

F1

F2

F3

F4

0 0 0 1 0 1 0 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 1 1 1 0 1 0 1 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0
0 4 0 4 0 4 0 4

MEMORIA RAM
W F1 W F2 W F3 W F4

A B C

R F1

R F2

R F3

R F4

DECODIFICADOR I0 I1 I2 I3

DMUX I0

A B

I1 I2 I3 A B

Una memoria ROM funciona, como un decodificador y puertas OR

n entradas

ROM 2n x m

m salidas

Num. de enlaces 2n x m F1 = AB + AB F2 = AB + AB
A

n entradas

DECODIFICADOR

F1

F2

m salidas

A
DECODIFICADOR

F1

F2

A
DECODIFICADOR

F1

F2

F3

A
DECODIFICADOR

F1

F2

F3

F4

A B C

0 1 2 3 DECODIFICADOR 4 5 6 7

F1

F2

F3

A B F1

F2

A B C F1

F2

F3

A
F1

B
F2

F3

B C

F1

F2

AB 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 AB
0 2 6 4 1 3 7

AB

00 01 11 10

00 01 11 10 0 1

AB

00 01 11

00 01 11 10

10

BIT.- (Acrnimo del ingl. Binary digit, digito binario).Unidad mnima de medida de contenido de informacin, que solamente puede tomar dos valores distintos 1 y 0

MEMORIA RAM
La forma de memoria mas frecuentemente utilizada hoy en da es la memoria de escritura-lectura de acceso aleatorio, memoria R.A.M. (Random Access Memory). Esta memoria se fabrica como una pastilla nica de memoria con la tcnica de integracin a gran escala (L.S.I) y con una capacidad de hasta 16.384 bits en un rea de menos de medio centmetro de lado. Los dispositivos mas utilizados de lectura escritura de acceso aleatorio emplean usualmente una celda de almacenamiento de un solo transistor. La informacin se almacena en forma de carga elctrica en un pequeo condensador de unos 50 x 10 -15 faradios. El cero se representa por una carga nula y el uno por una carga elctrica de unos 500 x 10 -15 culombios (que equivalen a una tensin de 10 v).

A causa de las fugas de carga de los condensadores de cada clula, principalmente cuando se efecta la lectura, estas memorias requieren un ciclo de refresco continuo para establecer la carga, que tiene una fase de comparacin y otra de carga, y que dura unos 400 nanosegundos por clula.

MEMORIA ROM
En las memorias de solo lectura, memorias R.O.M (Read Only Memory), los condensadores de cada clula son sustituidos por un circuito abierto o por una conexin a tierra para representar cada uno de los estados lgicos. Estas memorias presentan entonces una informacin permanente y NO ALTERABLE. Para obtener estas conexiones, se construye este tipo de memorias con una conexin fusible que sustituye al condensador de cada clula.

Para ubicar los unos de la memoria permanente, basta entonces aplicar un conjunto de seales lo suficientemente intenso como para destruir las conexiones fusibles no deseadas. Este proceso constituye la fase de enmascaramiento de la memoria, como una etapa en la fabricacin del circuito en la que se siguen las especificaciones concretas del cliente para que cada una de las 128 x 128 = 16.384 intersecciones de cada direccin sean o no conductoras. El circuito tiene 8 salidas, por lo que permite almacenar 2048 palabras de 8 bits, que aparecen en la salida obedeciendo a una codificacin binaria de 11 seales de direccionamiento ( 211= 2048).

0 . .

128 x 128 Disposicin matricial de memoria

Direccin de entrada

. . . . . 127

0.................................................................127
1/16 1/16 1/16 1/16 1/16 1/16 1/16 1/16

07 06

05

04

0 5 02

01 00

Datos de salida

P.R.O.M. (Programable Read Only Memories), Cuando el proceso de enmascaramiento de la memoria no forma parte del proceso de produccin de la misma, sino que es el propio cliente quien la realiza la destruccin de las conexiones fusibles no deseadas con ayuda de un sencillo equipo programador de memorias, estas memorias se reconocen como memorias programables de solo lectura (P.R.O.M.). Estas memorias admiten, pues una sola programacin, aunque realizada a voluntad por el usuario. E.P.R.O.M. (Erasable and Programmable Read Only Memories). Otro tipo de memoria son las memorias borrables y programables de solo lectura o E.P.R.O.M. (Erasable and Programmable Read Only Memories). Esta memorias son memorias de solo lectura que pueden ser reprogramadas mediante un borrado ptico previo, generalmente mediante radiacin ultravioleta.

Esta memoria puede ser leda y escrita por medios totalmente electrnicos, pero requiere que antes de efectuarse una operacin de escritura, se borren todas las clulas de almacenamiento, colocndolas en el mismo estado inicial. Dado que las memorias P.R.O.M y E.P.R.O.M. son compatibles con las memorias R.O.M., en el diseo de logicas complicadas con tcnicas de integracin a gran escala, se puede pasar por una fase experimental en el diseo en la que se utilicen memorias E.P.R.O.M., que admiten un borrado y pueden ser reprogramadas, pudindose as corregir los fallos del diseo. en una fase previa, la de diseo propiamente dicha puede simularse el funcionamiento del sistema con ayuda de las memorias de lectura- escritura, R.A.M, que poseen los equipos de desarrollo de lgica digital y que admiten una manipulacin mucho mas dinmica.

Circuito Combinacional
Es aquel en que la salida depende nica y exclusivamente del valor actual de las entradas.

A B C

Circuito Combinacional
S t = F ( A t, B t , C t , )

Circuito Secuencial
Es aquel en que la salida adems de depender del valor de las entradas, tambin depende del valor que tenan anteriormente estas, por lo que estos circuitos requieren de cierto grado de memoria.
Entradas At, Bt, Ct

Circuito Combinacional

Salida

Memoria At-1, Bt-1, Ct-1 St = F ( At, Bt, Ct, At-1, Bt-1, Ct-1 )

Metodologa para implementar circuitos secuenciales asncronos

1.- Condiciones de operacin. 2.- Diagramas de estados lgicos. 3.- Matriz de estados lgicos. 4.- Asignacin de las variables secundarias o nombres lgicos a cada estado que recorre el sistema. 5.- Obtencin de las ecuaciones secuenciales (Variables secundarias, memorias). 6.- Obtencin de las ecuaciones de salida. 7.-Mecanizacin

Nombre lgico
En este apartado a fin de que el sistema reconozca en que estado se encuentra, es necesario asignar un nombre lgico a cada estado que recorre el sistema. Para ello, se introducen n variables secundarias que diferencian entre si 2n estados lgicos.

Variables lgicas secundarias

Estas variables no son ni las variables de entrada ni las variables de salida, sino que ocupan un estado intermedio. Las variables secundarias dependern de las variables de entrada, y las variables de salida dependern de las variables secundarias.

Diagrama de estados lgicos

En este apartado se realiza un diagrama a bloques en el que se representan como evoluciona el sistema, en cada bloque denominado estado, se especifica la condicin de las variables de salida y en cada lnea que une los bloques se especifica el sentido de flujo y la condicin de transicin que hace que el sistema evolucione de un estado a otro.

Matriz de estados lgicos

En este paso se realiza un arreglo rectangular en el que se analiza como evoluciona el sistema a fin de detectar renglones (estados) redundantes con objeto de fusionar dichos estados. El arreglo rectangular se realiza de la siguiente forma: a pie de rengln se especifica los estados que recorre el sistema y a pie de columna las combinaciones de las variables de entrada.

B X

B X

A
A B A X

L1

A X

B
A B L2

Problema 1
Se desea implementar un sistema de alarma que cumpla con las siguientes condiciones: Bajo operacin normal de la planta propulsora del buque en el tablero de control del puente de mando, se tiene una luz verde encendida , en el momento que ocurre una falla ( F1= 1), se apaga la luz verde, se enciende la luz roja y se activa una seal sonora ,el oficial de guardia se da por enterado de la situacin de falla pulsando X, con esto se desactiva la seal sonora, el oficial de guardia le da instrucciones a su personal de apoyo, para la reparacin de la falla, cuando la falla es reparada (F= 0), se apaga la luz roja, se enciende la verde y se activa la seal sonora, el oficial de guardia se da por enterado de la situacin de falla superada pulsando X, con esto desactiva la seal sonora.

Problema 2
Se desea implementar un sistema de alarma que cumpla con las siguientes condiciones: Bajo operacin normal, del motogenerador, se tiene una lmpara encendida en el tablero de control del puente de mando, en el momento que ocurre una falla (F= 1) la lmpara cambia de modo fijo a modo intermitente en sincronismo con una seal de reloj CK y se activa tambin de manera intermitente una seal sonora, l oficial de guardia se da por enterado de la situacin de falla pulsando X, con esto se desactiva la seal sonora. Una vez que la falla es reparada (F= 0), la lmpara cambia de modo intermitente a modo fijo y se activa en forma continua la seal sonora, el oficial de guardia se da por enterado de la situacin de falla superada pulsando X, con esto desactiva la seal sonora.

1.-Condiciones de operacin
F

2.- Diagramas de estados lgicos

3.- Matriz de estados lgicos: Por simple observacin se determina que los cuatro estados que recorre el sistema son diferentes, por lo tanto no podr darse la fusin de estados y se obvia la matriz de estados lgicos 4.- Asignacin de nombre lgicos: Se asignan las variables secundarias A y B, con la secuencia del cdigo Gray. 5.- Obtencin de ecuaciones secuenciales: A= CIA + A (COA)

B X B X

F X

A
A
A F B V R

A F

B
B A B S

1.-Condiciones de operacin
F

X S

2.- Diagramas de estados lgicos

Se desea implementar un sistema en el cual se tienen siete lmparas que representan los puntos de un dado, se requiere que al pulsar K, las lmparas se enciendan siguiendo un ciclo que represente las seis caras de un estado; cuando se deje de pulsar K no cambia el estado del sistema
L1

L2 L3 L4 L5 L6 L7

L1 L2 L3 L4

L5 L6 L7

Lgica secuencia sincrona

En estos sistemas se emplean dispositivos denominados biestables o flip-flop, los cuales tienen dos caractersticas bien diferenciadas. 1.- Son dispositivos de memorias, por tanto no ser necesario utilizar las ecuaciones secuenciales o secundarias cuando se mecaniza con estos dispositivos. 2.- Son dispositivos de sincronismo por lo que ser necesaria una seal de reloj para que cambien sus salidas. En la implementacin de sistemas, con estos dispositivos no ser necesario por tanto utilizar el cdigo Gray, en la asignacin de nombre lgico

Biestable tipo D
La entrada D de este biestable, es almacenada cuando llega un impulso de reloj y aparece en la salida durante el periodo siguiente, hasta que un nuevo impulso de reloj alcanza la entrada; su smbolo y su tabla de verdad son:
D G

D 0

Q 0 1

n+1

C= Entrada de reloj Dn =
Estado de la entrada cuando llega el n-esimo impulso de reloj.

Qn+1 = Estado de la salida

desde que pasa el n-esimo impulso de reloj hasta que llega el impulso (n+1)- esimo

Este tipo de biestable es muy utilizado en almacenamiento de datos y otras aplicaciones especiales

Biestable tipo T
Este biestable mantiene su salida en su estado anterior, si la entrada T esta a CERO, antes del impulso de reloj. Sila entrada T, esta a UNO, antes del impulso de reloj, las salida cambia al estado opuesto durante el impulso de reloj. Su smbolo y tabla de verdad son:
T Q

Tn 0

Qn+1 Qn Qn

Qn =

Conserva el estado anterior.

Q -n = Conmuta al estado
anterior

TABLA DE VERDAD EN EXTENSO PARA BIESTABLE TIPO T

Tn 0 0 1 1 Qn 0 1 0 1 Qn+1 0 1 1 0

Q= T=

Q= T=

Q= T=

Q= T=

Biestable tipo R-S

Este tipo de biestable tiene tres entradas R, S y la selal de reloj clock CK, cuenta con dos salidas una en su forma verdadera (Q) y otra en su forma negada (Q) y adems cuenta con dos entradas asncronas en verdad baja, el PRESET que pone la salida a UNO, sin esperar el impulso de reloj y el CLEAR que pone la salida a CERO, sin esperar impulso de reloj, Su smbolo y tabla de verdad son:
PRESET

Rn
0

Sn
0 1 0 1

Q n+1
QR
1 0

R CK S

0 1 1

O= conserva su estado.
Indeterminado

1= se pone a uno 2= se pone a cero.

CLEAR

3= indeterminado

Biestable tipo J-K

Para la mecanizacin de sistemas secuenciales sincronos se utilizara un biestable J -K, en el cual la condicin de puesta a UNO, se conectara a la entrada J y la condicin de puesta a CERO, se conectara a la entrada K. As mismo se utilizaran tantos biestables como variables secundarias se empleen n n n+1
PRESET

J
0

K
0 1 0 1

Qn
0 1

J CK K

O= conserva su estado anterior 1= se pone a cero 2= se pone a uno 3= Conmuta al estado anterior

0 1 1

Qn

CLEAR

TABLA DE VERDAD EN EXTENSO PARA BIESTABLE TIPO T

Jn 0 0 0 0 1 1 1 1 Kn 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0

Microprocesadores
Es un circuito secuencial sincrono que realiza todas las operaciones lgicas posibles, pero la realiza paso a paso, por tanto ser necesario indicar que operaciones lgicas ha de realizar sus funciones principales son: -Ejecutar programas. - Controlar las actividades del sistema. -Organizados a travs de buses.

BUS
Es un conjunto de conductores o una pista en un circuito impreso, por donde fluyen datos o informacin, una estructura de buses, se basa en la existencia de unos canales de distribucin, por cada uno de los cuales transita un tipo de informacin . Lo caracterstico del sistema de buses es que estos son universales a todos los elementos o circuitos del sistema que se puedan conectar en paralelo con los buses que necesite.

El microprocesador para su funcionamiento necesita al menos otra unidad. El almacn o memoria de lo que tiene que realizar (programa) y en general, otra memoria de datos y elementos para el control de las entradas y salidas. Este conjunto operativo mnimo en un microprocesador se denomina MICROCOMPUTADORA. Todos los elementos de la microcomputadora estn conectados bajo una estructura de buses. El paso de un elemento a otro sin interferir en los restantes se logra gracias a la existencia de puertas TRIESTATE, en las entradas y salidas de los circuitos a los buses y a la introduccin a travs del BUS de control, informacin sobre los cuales son los circuitos emisor y receptor en cada caso

Compuerta de tres estados (TRIESTATE)

Permite el paso de la informacin de la entrada a su salida cuando hay UNO lgico en la entrada de control. Si la entrada de control esta a CERO, la entrada entra a un tercer estado (desconectado), aislando los circuitos internos del bus de control
Entrada Control Salida

Es un sistema basado en un microprocesador se tienen 3 tipos de bases: Bus de datos: por este circula la informacion
fundamental y el numero de lineas del bus, define la longitud de palabra del micro, los valores usuales son:8,16,32,bits (o lineas de longitud de palabras).

Bus de direccionamiento: este bus actua de

apoyo y su numero de lineas define la capacidad de direccionamiento del micro. Si su numero es N, el micro tiene acceso directo a 2n palabras.

Bus de control: actua de apoyo al sistema y su

numero de lineas es muy variable y de el dependen las posibilidades de rediseo del hardware del microprocesador.

EX-OR

7486 AB= AB + AB

A 0 0 1 1

B 0 1 0 1

S 0 1 1 0

A B

7486 + INVERSOR

A 0 AB= AB + AB A B= AB + AB 0 1 1

B 0 1 0 1

S 1 0 0 1

A B

X 0 0 0 0 1 1 1 1

Y 0 0 1 1 0 0 1 1

Z 0 1 0 1 0 1 0 1

C 0 1 1 0 0 1 0 0

S 0 0 0 1 0 0 1 1

S= XYZ + XYZ + XYZ + XYZ S= X (YZ + YZ) + X (YZ + YZ) S= X (Y Z) + X (Y O Z)

C= XYZ + XYZ + XYZ + XYZ C= XZ + YZ + XY C=Z ( X+ Y) + XY

W X CODIFICADOR Y Z A1 Ao

A0 0 1 0 1

A1 0 0 1 1

D3 W 0 0 0 1

D2 X 0 0 1 0

D1 Y 0 1 0 0

D0 Z 1 0 0 0

A0=W X Y Z +W X Y Z = X Z ( W Y ) A1=W X Y Z +W X Y Z = Y Z ( W X )

X Z A0

W Y Y Z A1

W X

D3 A1 A0
DECODIFICADOR

D2 D1 D0

A0 0 1 0 1

A1 0 0 1 1

D0 1 0 0 0

D1 0 1 0 0

D2 0 0 1 0

D3 0 0 0 1

D0= A0 A1 D1= A0 A1 D2= A0 A1 D3= A0 A1

D0 A0 D1 D2 D3

A1

Configuracin Z
AB CD
00 I0
0

01 I1
1

10 I2
2

11 I3
3

00

01

10

10

11

11

12

13

14

15

Configuracin ZZ
AC B D 00
I0
0

01 I1
1

10 I2
4

11 I3
5

00

01

10

12

13

11

10

11

14

15

Configuracin NZ
AD BC
00 I0
0

01 I1
2

10 I2
4

11 I3
6

00

01

10

10

12

14

11

11

13

15

Configuracin ZN
BC AD
00 I0
0

01 I1
1

10 I2
8

11 I3
9

00

01

10

11

10

12

13

11

14

15

Configuracin NN
BD AC
00 I0
0

01 I1
2

10 I2
8

11 I3
10

00

01

11

10

12

14

11

13

15

Configuracin N
CD AB
00 I0
0

01 I1
4

10 I2
8

11 I3
12

00

01

13

10

10

14

11

11

15