Sistemas Digitais 2 Data de entrega: 17/12/2012 Professor: Gerardo Pizo Messias Fernandes Lima Turma: AA 10/0043277 11/0037251 Pr Relatrio

o Experincia 2 Projeto 1: Projetar e implementar em VHDL, um circuito eletrnico que controla um porto: Diagrama de estados da mquina: Alunos: Alberto Sussumu Matsuda

Tabela do prximo estado: Prximo Estado Estado Atual 00 01 10 11 B=0 00 00 11 11 B=1 10 00 11 01 Sa 0 0 0 1 Sadas Sf 1 0 0 0

Equaes do prximo estado:

D0 = Q1Q0 B 0 1 00 0 1 01 0 0 11 1 0 10 1 1

D0 = BQ1 + BQ0

D1 = Q1Q0 B 0 1 00 0 0 01 0 0 11 1 1 10 1 1

D1 = Q1 Equaes de Sada: Sa

Q0 Q1 0 1 0 0 0 1 0 1

Sa = Q1Q0

Sf =

Q0 Q1 0 1 0 1 0 1 0 0

Sf = Q1Q0 Implementao do circuito no Circuit Maker:

Implementao em VHDL Cdigo em VHDL do programa:

Esquemtico Gerado pelo software:

Cdigo em VHDL utilizado para fazer a simulao no Test Bench:

Simulao feita pelo software:

Projeto 2: Projetar e implementar em VHDL, um circuito eletrnico que seja sensvel a sequncia 100, sabendo que este possui uma entrada assncrona reset. Diagrama de estados da mquina:

Tabela do prximo estado: Prximo Estado Estado Atual 00 01 10 11 B=0 00 10 11 00 B=1 01 01 01 01 Sada 0 0 0 1

Equaes do prximo estado:

D0 = Q1Q0 B 0 1 00 0 0 01 1 0 11 0 0 10 1 0

D0 = BQ1Q0 + BQ0Q1

D1 = Q1Q0 B 0 1 00 0 1 01 0 1 11 0 1 10 1 1

D1 = B +Q1Q0 Equao de Sada: S=

Q0 Q1 0 1 0 0 0 1 0 1

S = Q1Q0 Implementao do circuito no Circuit Maker:

Implementao em VHDL Cdigo em VHDL do programa:

Esquemtico Gerado pelo software:

Cdigo usado para implementar a simulao desejada que a sequncia {1,0,0,1,0,0,0} no software:

Simulao :