Apostila Eletronica Digital PDF

SERVIO NACIONAL DE APRENDIZAGEM INDUSTRIAL
Escola de Educao Profissional Senai Plnio Gilberto Kreff

ELETRNICA DIGITAL

Professor: Carlos Ricardo dos Santos Barbosa
Unidade Curricular: Manuteno Eletrnica
Curso: Tcnico em Eletrnica

So Leopoldo
2009
SUMRIO

1 ELETRNICA ANALGICA E DIGITAL ........................................................ 5
2 SISTEMA DE NUMERAO .......................................................................... 7
2.1 SISTEMA DECIMAL ..................................................................................... 7
2.2 SISTEMA BINRIO ...................................................................................... 8
2.2.1 Converso do sistema binrio para o sistema decimal ....................... 9
2.2.2 Converso do sistema decimal para o sistema binrio ..................... 10
2.3 SISTEMA OCTAL ....................................................................................... 10
2.3.1 Converso do sistema octal para o sistema decimal ......................... 11
2.3.2 Converso do sistema decimal para o sistema octal......................... 11
2.3.3 Converso do sistema octal para o sistema binrio .......................... 12
2.3.4 Converso do sistema binrio para o sistema octal .......................... 12
2.4 SISTEMA HEXADECIMAL ......................................................................... 13
2.4.1 Converso do sistema hexadecimal para o sistema decimal ........... 14
2.4.2 Converso do sistema decimal para o sistema hexadecimal ........... 14
2.4.3 Converso do sistema hexadecimal para o sistema binrio ............. 14
2.4.4 Converso do sistema binrio para o sistema hexadecimal ............. 15
3 ARITMTICA BINRIA ................................................................................ 16
3.1 ADIO BINRIA ...................................................................................... 16
3.2 SUBTRAO BINRIA .............................................................................. 17
4 FUNES LGICAS ................................................................................... 19
4.1 VARIVEIS LGICAS ............................................................................... 19
4.1.1 Varivel lgica de entrada .................................................................... 20
4.1.2 Varivel lgica de sada ........................................................................ 20
4.2 Funo E ou AND ...................................................................................... 21
4.2.1 Tabela da verdade de uma funo E ou AND ..................................... 22
4.2.2 Porta E ou AND ...................................................................................... 22
4.3 FUNO OU OU OR ................................................................................. 23
4.3.1 Tabela da verdade da funo OU ou OR ............................................. 24
4.3.2 Porta OU ou OR ..................................................................................... 24
4.4 FUNO NO OU NOT ............................................................................ 25
4.4.1 Tabela da verdade da funo NO ou NOT ........................................ 25
4.4.2 Porta Inversor ........................................................................................ 26
4.5 FUNO NO E, NE OU NAND ................................................................ 26
4.5.1 Tabela da verdade da funo NE ou NAND ......................................... 26
4.5.2 Porta NE ou NAND................................................................................. 27
4.6 FUNO NO OU, NOU OU NOR ............................................................ 27
4.6.1 Tabela da verdade da funo NOU ou NOR ........................................ 27
4.6.2 Porta NOU ou NOR ................................................................................ 28
4.7 FUNO OU EXCLUSIVO ........................................................................ 28
4.8 FUNO COINCIDNCIA ......................................................................... 29
4.9 QUADRO RESUMO ................................................................................... 30
5 ALGEBRA BOOLE ....................................................................................... 32
5.1 POSTULADOS ........................................................................................... 32
5.1.1 Postulados da complementao .......................................................... 32
5.1.2 Postulado da adio.............................................................................. 32
5.1.3 Postulado da multiplicao .................................................................. 32
5.2 TEOREMA DA ABSORO (IDENTIDADES AUXILIARES) ..................... 33
5.3 TEOREMA DE DE MORGAN ..................................................................... 34
5.4 TABELA RESUMO ..................................................................................... 36
6 MAPAS DE VEITCH KARNAUGH ............................................................ 37
6.1 TCNICAS DE SIMPLIFICAO POR MAPAS ........................................ 38
6.1.1 Por minitermos ...................................................................................... 38
6.1.2 Por maxitermo ....................................................................................... 38
6.2 DIAGRAMA DE VEITCH-KARNAUGH PARA 2 VARIVEIS ..................... 40
6.2.1 Transferncia da tabela para o mapa .................................................. 40
6.2.2 Formas de agrupamento ....................................................................... 41
7 PARMETROS DOS CIRCUITOS LGICOS .............................................. 50
7.1 ATRASO DE PROPAGAO .................................................................... 50
7.2 ATRASO DE TRANSIO ......................................................................... 51
7.3 MARGEM DE RUDO ................................................................................. 52
8 FAMLIAS LGICAS DE 1GRUPO ............................................................ 53
9 FAMLIAS LGICAS DE 2GRUPO ............................................................ 54
9.1 FAMLIA TTL .............................................................................................. 54
9.1.1 Sada TOTEM POLEM ............................................................................ 55
9.1.2 Sada OPEN COLLECTOR ................................................................. 55
9.1.3 Sada THREE STATE .......................................................................... 56
9.2 FAMLIA CMOS .......................................................................................... 56
10 CDIGOS NUMRICOS............................................................................. 58
10.1 CDIGO BCD 8421 ................................................................................. 58
10.2 CDIGO OCTAL ...................................................................................... 58
10.3 CDIGO HEXADECIMAL ........................................................................ 59
10.4 CDIGO ASC II ....................................................................................... 60
10.4.1 Tabela ASCII ........................................................................................ 60
10.5 CDIGOS EXCESSO 3 (EX 3, XS3) ....................................................... 61
10.6 CDIGO GRAY ........................................................................................ 61
11 CODIFICADORES E DECODIFICADORES ............................................... 63
11.1 CODIFICADOR DECIMAL/BINRIO ........................................................ 64
11.2 DECODIFICADOR BINRIO/DECIMAL ................................................... 66
11.3 DECODIFICADOR PARA DISPLAY DE 7 SEGMENTOS ........................ 67
12 CIRCUITOS ARITMTICOS ....................................................................... 72
12.1 MEIO SOMADOR ..................................................................................... 72
12.2 SOMADOR COMPLETO .......................................................................... 73
12.3 MEIO SUBTRATOR ................................................................................. 77
12.4 SUBTRATOR COMPLETO ...................................................................... 78
12.5 SOMADOR / SUBTRATOR COMPLETO ................................................. 80
13 FLIP-FLOP. REGISTRADORES E CONTADORES ................................... 82
13.1 FLIP-FLOPS ............................................................................................. 82
13.1.1 Flip-Flop RS bsico ............................................................................. 83
13.1.2 Flip-Flop RS com entrada clock ......................................................... 84
13.1.3 Flip-Flop JK .......................................................................................... 86
13.1.3.1 Flip-Flop JK com Entradas Preset e Clear ..................................... 87
13.1.3.2 Flip-Flop JK mestre-escravo ........................................................... 88
13.1.3.3 Flip-Flop JK mestre-escravo com entrada preset e clear ............. 89

13.1.4 Flip-Flop Tipo T ................................................................................... 90
13.1.5 Flip-Flop Tipo D ................................................................................... 91
13.2 REGISTRADORES DE DESLOCAMENTO ............................................. 92
13.2.1 Conversor srie-paralelo .................................................................... 92
13.2.2 Conversor paralelo-srie .................................................................... 94
13.3 CONTADORES ........................................................................................ 95
13.3.1 Contadores assncronos .................................................................... 95
13.3.1.1 Contador de pulsos .......................................................................... 96
13.3.1.2 Contador de dcada ......................................................................... 97
13.3.1.3 Contador assncrono crescente/decrescente ................................ 98
13.3.2 Contadores sncronos ........................................................................ 99
13.3.2.1 Contador gerador de uma seqncia qualquer ........................... 101
14 CIRCUITOS MULTIPLEX E DEMULTIPLEX ............................................ 103
14.1 MULTIPLEX ........................................................................................... 103
14.1.1 Projeto do circuito de um multiplex ................................................. 104
14.1.2 Ampliao da capacidade de um sistema multiplex ...................... 106
14.2 DEMULTIPLEX ...................................................................................... 108
14.2.1 Projeto do circuito de um demultiplex ............................................ 108
14.2.2 Ampliao da capacidade de um circuito demultiplex .................. 110
14.3 Multiplex e Demultiplex Utilizados na Transmisso de Dados ............... 111
14.3.1 Transmisso Paralela ........................................................................ 112
14.3.2 Transmisso Srie............................................................................. 112
REFERNCIAS .............................................................................................. 114

1 ELETRNICA ANALGICA E DIGITAL

A diferena entre eletrnica analgica e digital devido ao tipo de sinal
processado. O sinal analgico tem como principal caracterstica a de que ele no
tem descontinuidades no seu valor, ou seja, no varia bruscamente no tempo.
Normalmente um circuito analgico responde a mltiplos nveis de tenso.
A figura abaixo apresenta um sinal analgico variando continuamente no
tempo (corrente alternada) e um sinal sem variao no tempo (corrente contnua).

J o sinal digital apresenta variaes descontnuas no tempo, ou seja,
normalmente o sinal varia bruscamente entre nveis definidos e conhecidos. Os
circuitos digitais baseiam-se na representao de nmeros (dgitos) binrios;
Portanto, normalmente respondem a apenas dois nveis de tenso, representativos
destes nmeros. Os grficos abaixo demonstram dois sinais digitais: O primeiro varia
entre 0 e 5V e o segundo entre -5 e +5 V.
Observe que o sinal no mantm-se entre os dois nveis por tempos que
sejam considerveis.

Os circuitos analgicos e os digitais tem a mesma finalidade, qual seja:
processar os sinais de entrada e fornecer sinais de sada. O que varia de um para
outro a maneira de funcionamento. Cada tipo tem suas vantagens e desvantagens.
6

Atualmente, os circuitos digitais tem avanado em reas antes dominadas por
dispositivos analgicos (como udio e vdeo, por exemplo), avano este
proporcionado pelo aumento do poder de processamento do circuitos integrados.

2 SISTEMAS DE NUMERAO

O homem, atravs dos tempos, sentiu a necessidade da utilizao de
sistemas numricos. Existem vrios sistemas numricos, dentre os quais se
destacam: o sistema decimal, o binrio, o octal e o hexadecimal. O sistema decimal
utilizado por ns no dia-a-dia e , sem dvida, o mais importante dos sistemas
numricos. Os sistemas: binrio, octal e hexadecimal so muito importantes na rea
de tcnicas digitais e computao.

2.1 SISTEMA DECIMAL

O sistema decimal de numerao composto por 10 smbolos ou dgitos: 0,
1, 2,3, 4, 5, 6, 7, 8 e 9; usando tais smbolos, podemos expressar qualquer
quantidade. O sistema decimal, tambm chamado de sistema de base 10, pois ele
usa 10 dgitos, evoluiu naturalmente como resultado do fato de os seres humanos,
terem 10 dedos. O sistema decimal um sistema de valor posicional, no qual o valor
de um dgito depende de sua posio. Por exemplo, o nmero 594 significa:

Neste exemplo podemos notar que o algarismo menos significativo (4)
multiplica a unidade (1 ou 10
0
), o segundo algarismo (9) multiplica a dezena (10 ou
10
1
) e o mais significativo (5) multiplica a centena (100 ou 10
2
). A soma desses
resultados ir representar o nmero. Podemos notar ainda, que de maneira geral, a
regra bsica de formao de um nmero consiste no somatrio de cada algarismo
8

correspondente multiplicado pela base (no exemplo 10) elevada por um ndice
conforme o posicionamento do algarismo no nmero.

2.2 SISTEMA BINRIO

No sistema binrio de numerao, existem apenas 2 algarismos: 0 (zero) e
1(um). Por isso sua base dois. Cada dgito ou algarismo binrio chamado de bit
(do ingls binary digit, ou seja dgito binrio). Um bit , a menor unidade de
informao nos circuitos digitais.
A tabela 01, mostra a correspondncia entre nmeros decimais e binrios:

DECIMAL BINRIO DECIMAL BINRIO
0 0000 10 1010
1 0001 11 1011
2 0010 12 1100
3 0011 13 1101
4 0100 14 1110
5 0101 15 1111
6 0110 16 10000
7 0111 17 10001
8 1000 18 10010
9 1001 19 10011
Tabela 01 Binrio x Decimal

Empregando a propriedade do valor de posio do dgito, podemos
representar qualquer valor numrico com os dgitos 0 e 1. Como a base de
numerao binria 2, o valor de posio dado pelas potncias de base 2, como
mostra a tabela a seguir:
Potncias de base 2 2
4
2
3
2
2
2
1
2
0
Valor de posio 16 8 4 2 1

9
O valor da posio indicado pelo expoente da base do sistema numrico.
Esse valor aumenta da direita para a esquerda. O valor da posio do bit mais
significativo (de maior valor) ser a base elevada a m-1(m = nmero de dgitos).
Por exemplo, 101011 um nmero binrio de 6 bits. Ao aplicar a frmula,
temos 6 1 = 5. Assim, o bit mais significativo ter como valor de posio 2
5
.

Valor de posio 2
5
2
4
2
3
2
2
2
1
2
0
Binrio 1 0 1 0 1 1

MSB do ingls most significant bit ou seja, bit mais significativo
LSB do ingls least significant bit ou seja, bit menos significativo

2.2.1 Converso do Sistema Binrio para o Sistema Decimal

Para converter um nmero binrio em decimal, deve-se multiplicar cada bit
pelo seu valor de posio (que indicado pelo valor da base) e somar os resultados.
Exemplo:
Na converso de 1010
2
para o sistema decimal, procede-se da seguinte
forma:
Potncia de 2 2
3
2
2
2
1
2
0
Binrio 1 0 1 0
Valor de posio 1x8 0x4 1x2 0x1
Ndecimal 8 + 0 + 2 + 0 = 10

10
2.2.2 Converso do Sistema Decimal para o Sistema Binrio

A converso de nmeros do sistema decimal para o sistema binrio
realizada efetuando-se divises sucessivas do nmero decimal pela base a ser
convertida (no caso 2) at o ltimo quociente possvel. O nmero transformado ser
composto por este ltimo quociente (algarismo mais significativo) e, todos os restos,
na ordem inversa s divises.
Exemplo:

O ltimo quociente ser o algarismo mais significativo e ficar colocado
esquerda. Os outros algarismos seguem-se na ordem at o 1 resto:

2.3 SISTEMA OCTAL

O sistema octal de numerao um sistema de base 8 no qual existem 8
algarismos: 0, 1, 2, 3, 4, 5, 6 e 7. Para representarmos a quantidade oito, agimos do
mesmo modo visto anteriormente para nmeros binrios e decimais, colocamos o
algarismo 1 seguido do algarismo 0, significando que temos um grupo de oito
adicionados a nenhuma unidade.
A tabela 02 mostra a correspondncia entre nmeros decimais e octais.

11
DECIMAL OCTAL DECIMAL OCTAL
0 0 9 11
1 1 10 12
2 2 11 13
3 3 12 14
4 4 13 15
5 5 14 16
6 6 15 17
7 7 16 20
8 10 17 21
Tabela 02 OCTAL x Decimal

2.3.1 Converso do Sistema Octal para o Sistema Decimal

Para convertermos um nmero octal em decimal, utilizamos o conceito bsico
de formao de um nmero.
Vamos por exemplo converter o nmero 144
8
em decimal:

2.3.2 Converso do Sistema Decimal para o Sistema Octal

O processo anlogo converso do sistema decimal para binrio, somente
que neste caso, utilizaremos a diviso por 8, pois sendo o sistema octal, sua base
igual a 8.
Para exemplificar, vamos converter o nmero 92
10
para o sistema octal:

12

2.3.3 Converso do Sistema Octal para o Sistema Binrio

Vamos usar um nmero octal qualquer, por exemplo, 27
8
. A regra consiste em
transformar cada algarismo diretamente no correspondente em binrio,
respeitando-se o nmero padro de bits do sistema, sendo para o octal igual
a trs (2
3
= 8, base do sistema octal). Assim sendo, temos:

Convm lembrar que a regra s vlida entre sistemas numricos de base
mltipla de 2
n
, sendo n um nmero inteiro.

2.3.4 Converso do Sistema Binrio para o Sistema Octal

Para efetuar esta converso, vamos aplicar o processo inverso ao utilizado na
converso de octal para binrio. Como exemplo, vamos utilizar o nmero 110010
2
.
Para transformar este nmero em octal, vamos primeiramente separ-lo em grupos
de 3 bits a partir da direita, e efetuar a converso de cada grupo de bits diretamente
para o sistema octal:

O nmero convertido ser composto pela unio dos algarismos obtidos.
110010
2
= 62
8

13
No caso do ltimo grupo se formar incompleto, adicionamos zeros
esquerda, at complet-lo com 3 bits. Para exemplificar, vamos converter o nmero
1010
2
em octal:

2.4 SISTEMA HEXADECIMAL

O sistema hexadecimal tem a base 16. Os 16 smbolos que constituem a
numerao hexadecimal so os seguintes algarismos e letras: 0, 1, 2, 3, 4, 5, 6, 7, 8,
9, A, B, C, D, E e F.
A tabela 03 a seguir mostra relao entre numerao decimal e hexadecimal
Decimal Hexa Decimal Hexa Decimal Hexa
0 0 11 B 22 16
1 1 12 C 23 17
2 2 13 D 24 18
3 3 14 E 25 19
4 4 15 F 26 1A
5 5 16 10 27 1B
6 6 17 11 28 1C
7 7 18 12 29 1D
8 8 19 13 30 1E
9 9 20 14 31 1F
10 A 21 15 32 20
Tabela 03 - Hexadecimal x Decimal

Este sistema muito utilizado na rea dos microprocessadores e tambm no
mapeamento de memrias em sistemas digitais, tratando-se de um sistema
numrico muito importante, sendo aplicado em projetos de software e hardware.

14
2.4.1 Converso do Sistema Hexadecimal para o Sistema Decimal

A regra de converso anloga de outros sistemas, somente neste caso, a
base 16. Como exemplo, vamos utilizar o nmero 3F
16
e convert-lo em decimal:
16
1
16
0
3 F
3 x 16
1
F x 16
0

Sendo F
16
= 15
10
, substituindo temos:
3 x 16 + 15 x 1 = 63
10
3F
16
= 63
10

2.4.2 Converso do Sistema Decimal para o Sistema Hexadecimal

Da mesma forma que nos casos anteriores, esta converso se faz atravs de
divises sucessivas pela base do sistema a ser convertido. Para exemplificar vamos
transformar o nmero 1000
10
em hexadecimal:

Sendo 14
10
= E
16
, temos: 3E8
16
1000
10
= 3E8
16

2.4.3 Converso do Sistema Hexadecimal para o Sistema Binrio

anloga converso do sistema octal para o sistema binrio, somente,
neste caso, necessita-se de 4 bits para representar cada algarismo hexadecimal.
Como exemplo, vamos converter o nmero C13
16
para o sistema binrio:

15

2.4.4 Converso do Sistema Binrio para o Sistema Hexadecimal

anloga converso do sistema binrio para o octal, somente que neste
caso, agrupamos de 4 em 4 bits da direita para a esquerda. A ttulo de exemplo,
vamos transformar o nmero 10011000
2
em hexadecimal:

1001 1000 10011000
2
= 98
16

9 8

3 ARITMTICA BINRIA

As operaes aritmticas podem ser realizadas com nmeros binrios,
exatamente da mesma forma como com nmeros decimais. Em alguns casos,
porm, certas operaes binrias so feitas de modo diferente das suas
equivalentes decimais por causa de consideraes de hardware.

3.1 ADIO BINRIA

A adio de dois nmeros binrios executada exatamente da mesma
maneira que a adio de nmeros decimais. De fato, a adio binria mais
simples, j que h menos casos para aprender. Existem apenas quatro casos que
podem ocorrer na adio dos dgitos binrios (bits) em qualquer posio.
So eles:
0 + 0 = 0
0 + 1 = 1
1 + 0 = 1
1 + 1 = 0 Vai 1 para a prxima posio (10)
1 + 1 + 1 = 1 Vai 1 para a prxima posio (11)

Este ltimo caso ocorre quando os dois bits em uma dada posio so iguais
a 1 e existe um vai- um da posio anterior. Aqui temos exemplos da adio de dois
nmeros binrios:
0 1 1 (3) 1 0 0 1 ( 9)
+ 1 1 0 (6) + 1 1 1 1 (15)
1 0 0 1 (9) 1 1 0 0 0 (24)

A adio a operao aritmtica mais importante nos sistemas digitais, pois
as operaes de subtrao, multiplicao e diviso, da forma como elas so
17

executadas na maioria dos computadores digitais e calculadoras modernas,
na verdade usam apenas a adio como sua operao bsica.

3.2 SUBTRAO BINRIA

Para subtrao de nmeros binrios utilizamos as seguintes regras:
0 - 0 = 0
0 - 1 = 1 Vai 1 para a prxima posio (11)
1 - 0 = 1
1 - 1 = 0
0 - 1 - 1 = 0 Vai 1 para a prxima posio (11)

Em muitos computadores grandes e na maioria dos minicomputadores, a
operao de subtrao realizada usando-se a operao de adio. Este processo
requer o uso da forma complemento de 2.O complemento de 2 de um nmero
binrio obtido trocando-se cada 0 por 1, e cada 1 por 0, e somando-se 1 ao
resultado. O primeiro passo, a inverso de cada bit, chamado complementao de
1.
Por exemplo, o complemento de 1 de 10110110 01001001.
O complemento de 2 de um nmero binrio formado somando-se 1 ao
complemento de 1 do mesmo nmero. Por exemplo, o complemento de 2 de
10110110 obtido como a seguir:

Nmero 10110110
Complemento de 1 01001001
Soma-se 1 + 1
Complemento de 2 01001010

A operao de subtrao pode ser executada convertendo-se o subtraendo (o
nmero a ser subtrado em seu complemento- de-2 e, ento, somando-se ao
minuendo (o nmero do qual se subtrai). Para ilustrar, considere a subtrao de
1001
2
(9
10
) de 1100
2
(12
10
). Note que, o complemento de 2 de 1001 = 0111.
18

Subtrao Normal

Minuendo 1100
Subtraendo - 1001
Diferena 0011

Assim, o resultado final 0011 (decimal 3).

Subtrao em complemento de 2
Minuendo 1100
Complemento de 2 + 0111
Soma 0011

4 FUNES LGICAS

As funes lgicas derivam dos postulados da lgebra de Boole, sendo as
variveis e expresses envolvidas denominadas de booleanas. Nas funes lgicas,
temos apenas dois estados distintos:

O estado 0 (zero) e
O estado 1 (um).

O estado 0 representar, Por exemplo: porto fechado, aparelho desligado,
ausncia de tenso, chave aberta, no, etc. O estado 1 representar, ento: porto
aberto, aparelho ligado, presena de tenso, chave fechada, sim, etc.
As funes lgicas se dividem em dois grupos:

Funes lgicas bsicas (1grupo):
Funo E ou AND
Funo OU ou OR
Funo NO ou INVERSORA ou NOT ou INVERTER

Funes lgicas derivadas (2grupo):
Funo NO E ou NAND
Funo NO OU ou NOR
Funo OU EXCLUSIVO ou EXCLUSIVE OR ou XOR
Funo NO OU EXCLUSIVO ou EXCLUSIVE NOR ou XNOR

4.1 VARIVEIS LGICAS

As variveis lgicas so todas as variveis envolvidas em um circuito digital,
podem ser de dois tipos: de entrada e de sada.

20

4.1.1 Varivel lgica de entrada

uma varivel que pode assumir apenas dois valores e pode ser proveniente
de uma chave, sensores etc. So injetadas no circuito para serem processadas. So
representadas por letras maisculas.

4.1.2 Varivel lgica de sada

Tambm pode assumir apenas dois valores lgicos. resultado das variveis
de entrada processadas pelo circuito lgico. So representadas por letras
minsculas.
Um circuito lgico deve processar os valores lgicos fornecidos por suas
entradas e acionar a sada, dependendo das combinaes das variveis de entrada.
Estas combinaes so demonstradas em uma tabela chamada tabela verdade.
Cada linha desta tabela corresponde a uma das possveis combinaes das
variveis de entrada. Para determinar o nmero de combinaes possveis, com
determinado nmero de variveis de entrada, utilizamos a seguinte equao:

C = 2
n
Onde:
C = nmero de combinaes
n = nmero de variveis de entradas
Exemplo: em um circuito com trs variveis de entrada, ser possvel 2
3
,
combinaes.
C = 2
3
= 8

A tabela verdade a seguir representar as possibilidades de combinaes:
21

A B C y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

A sada y depende da funo que o bloco lgico executa.

4.2 FUNO E OU AND

A funo E aquela que executa a multiplicao de 2 ou mais variveis
booleanas.
tambm conhecida como funo AND, nome derivado do ingls. Sua
representao algbrica para 2 variaes S = A . B, onde se l S = A e B.
Para melhor compreenso, vamos utilizar e analisar o circuito representativo
da funo E visto na figura.

Convenes: chave aberta = 0 chave fechada = 1
Lmpada apagada = 0 lmpada acesa =1

22
Analisando as situaes, conclumos que s teremos a lmpada acesa
quando as chaves A e B estiverem fechadas.

4.2.1 Tabela da Verdade de uma Funo E ou AND

Chamamos Tabela da Verdade um mapa onde colocamos todas as possveis
situaes com seus respectivos resultados. Na tabela, iremos encontrar o modo
como a funo se comporta. A seguir, iremos apresentar a tabela da verdade de
uma funo E ou AND para 2 variveis de entrada:

4.2.2 Porta E ou AND

A porta E um circuito que executa a funo E, sendo representada na
prtica, atravs do smbolo visto na figura.

Como j dissemos, a porta E executa a tabela da verdade da funo E, ou
seja, teremos a sada no estado 1 se, e somente se, as 2 entradas forem iguais a 1,
e teremos a sada igual a 0 nos demais casos.

23
Notamos que a tabela da verdade mostra as 4 possveis combinaes das
variveis de entrada e seus respectivos resultados na sada.
O nmero de situaes possveis a 2
n
, onde n o nmero de variveis de
entrada.
Exemplo: n = 3 2
3
= 8.

4.3 FUNO OU OU OR

A funo OU aquela que assume valor 1 quando uma ou mais variveis da
entrada forem iguais a 1 e assume valor 0 se, e somente se, todas as variveis de
entrada forem iguais a 0. Sua representao algbrica para 2 variveis de entrada
S = A + B, onde se l S = A ou B.O termo OR, tambm utilizado, derivado do
ingls.
Para entendermos melhor a funo OU, vamos represent-la atravs do
circuito da figura.

Usaremos as mesmas convenes do circuito representativo da funo E,
visto anteriormente.
Notamos pelas situaes que teremos a lmpada ligada quando chA ou chB
ou ambas as chaves estiverem ligadas.

24
4.3.1 Tabela da Verdade da Funo OU ou OR

Nesta tabela da verdade, teremos todas as situaes possveis com os
respectivos valores que a funo OU assume. A tabela apresenta a tabela da
verdade da funo OU ou OR para 2 variveis de entrada.

4.3.2 Porta OU ou OR

a porta que executa a funo OU. Representaremos a porta OU atravs do
smbolo visto na figura.

A porta OU executa a tabela da verdade de funo OU, ou seja, teremos a
sada igual a 1 quando uma ou mais variveis de entrada forem iguais a 1 e 0 se, e
somente se, todas as variveis de entrada forem iguais a 0.

25
4.4 FUNO NO OU NOT

A funo NO aquela que inverte ou complementa o estado da varivel, ou
seja, se a varivel estiver em 0, sada vai para 1, e se estiver em 1, sada vai
para 0. representada algebricamente da seguinte forma: S = , onde se l A barra
ou NO A.
Esta barra ou apstrofo sobre a letra que representa a varivel significa que
esta sofre uma inverso. Tambm, podemos dizer que significa negao de A.
Para entendermos melhor a funo NO vamos represent-la pelo circuito da
figura.
Analisaremos utilizando as mesmas convenes dos casos anteriores.

4.4.1 Tabela da Verdade da Funo NO ou NOT

A tabela apresenta casos possveis da funo NO.

26
4.4.2 Porta Inversora

O inversor o bloco lgico que executa a funo NO.
Suas representaes simblicas so vistas na figura.

4.5 FUNO NO E, NE OU NAND.

Como o prprio nome NO E diz: essa funo uma composio da funo
E com a funo NO, ou seja, teremos a funo E invertida. representada
algebricamente da seguinte forma:
S = ( A . B ), onde o trao indica que temos a inverso do produto A.B.

4.5.1 Tabela da Verdade da Funo NE ou NAND

A tabela apresenta a funo NE para 2 variveis de entrada.

Pela tabela da verdade, podemos notar que esta funo o inverso da funo
E.

27
4.5.2 Porta NE ou NAND

A porta NE o bloco lgico que executa a funo NE.
Sua representao simblica vista na figura.

4.6 FUNO NO OU, NOU OU NOR.

Analogamente funo NE, a funo NOU a composio da funo, NO
com a funo OU, ou seja, a funo NOU ser o inverso da funo OU.
representada da seguinte forma:
S = ( A + B ), onde o trao indica a inverso da soma booleana A + B.

4.6.1 Tabela da Verdade da Funo NOU ou NOR

A tabela apresenta a funo NOU para 2 variveis de entrada.

Podemos notar pela tabela da verdade que a funo NOU representa a
funo ou invertida.

28
4.6.2 Porta NOU ou NOR

A porta NOU o bloco lgico que executa a funo NOU. Sua representao
simblica vista na figura.

4.7 FUNO OU EXCLUSIVO

A funo que ele executa, como o prprio nome diz, consiste em fornecer 1
sada quando as variveis de entrada forem diferentes entre si.

Da tabela obtemos sua expresso caracterstica:
S = . B + A .

A notao algbrica que representa a funo OU Exclusivo S = AB, onde
se l A OU Exclusivo B, sendo S = AB = . B + A . . O circuito OU Exclusivo
pode ser representado tambm pelo smbolo visto na figura.

29

Uma importante observao que, ao contrrio de outros blocos lgicos
bsicos, o circuito OU Exclusivo s pode ter 2 variveis de entrada, fato este devido
sua definio bsica. O circuito OU Exclusivo tambm conhecido como Exclusive
OR (XOR), termo derivado do ingls.

4.8 FUNO COINCIDNCIA

A funo que ele executa, como seu prprio nome diz, a de fornecer 1
sada quando houver uma coincidncia nos valores das variveis de entrada.
Vamos, agora, montar sua tabela da verdade:

A tabela gera a expresso S = . + A . B.
A notao algbrica que representa a funo Coincidncia S = A B, onde
se l A Coincidncia B, sendo S = . + A . B. O smbolo do circuito Coincidncia
visto na figura abaixo:

30

Se compararmos as tabelas da verdade dos blocos OU Exclusivo e
Coincidncia, iremos concluir que estes so complementares, ou seja, teremos a
sada de um invertido em relao sada do outro. Assim sendo, podemos escrever:
A AA A B BB B = A AA A B BB B

O bloco Coincidncia tambm denominado de NOU Exclusivo e do ingls
Exclusive NOR.
Da mesma forma que o OU Exclusivo, o bloco Coincidncia definido apenas
para 2 variveis de entrada.

4.9 QUADRO RESUMO

31

5 LGEBRA DE BOOLE

Consiste na aplicao de um conjunto de postulados e teoremas com os
quais desenvolvemos a simplificao de uma expresso lgica.

5.1 POSTULADOS

5.1.1 Postulado da complementao: o complemento de A.
A = A, o inverso da negao a prpria expresso.

5.1.2 Postulado da adio:

5.1.3 Postulado da multiplicao:

A + 0 = A
A + A = A
A + 1 = 1
A + = 1
A . 0 = 0
A . A = A
A . 1 = A
A . = 0
33

5.2 TEOREMA DA ABSORO (IDENTIDADES AUXILIARES)

1 A + (A . B) = A
1A + A . B = A . (1 + B) = A . 1 = A

2 A . (A + B) = A
A . A + A .B = A + A . B = A

3 A . ( + B) = A . B
A . + A . B = 0 + A . B = A . B

4 A + ( . B) = A + B
(A + ) . (A + B) = 1 . (A + B) = A + B

A B S
0 0 0
0 1 0
1 0 1
1 1 1
A B S
0 0 0
0 1 0
1 0 1
1 1 1
A B S
0 0 0
0 1 0
1 0 0
1 1 1
A B S
0 0 0
0 1 1
1 0 1
1 1 1
34

5 (A + B) . (A + C) = A + B . C
A.A + A.C + A.B + B.C = A + A.C + A.B + B.C = A (1 + B + C) + B.C =
A.1 + B.C = A + B.C

5.3 TEOREMAS DE DE MORGAN

1 (A . B) = +

2 (A + B) = .

Exemplo: A expresso abaixo ser simplificada atravs da lgebra de Boole.
A B C S
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
A B S

A B S
0 0 1 0 0 0 1
0 1 1 0 0 1 1
1 0 1 0 1 0 1
1 1 0 1 1 1 0
A B S A B S
0 0 1 0 0 0 1
0 1 0 1 0 1 0
1 0 0 1 1 0 0
1 1 0 1 1 1 0
35

S= ABC + A + A
Evidenciando o termo A:
S= A(BC + + )
Aplicando a propriedade associativa:
S= A [BC + ( + )]
Aplicando o teorema de De Morgan, temos:
S = A [BC + (BC)]
Chamando BC de Y, logo (BC) = Y, temos ento:
S = A (Y + Y)
Como Y + Y = 1, logo: S = A . 1 = A

36

5.4 TABELA RESUMO
POSTULADOS
COMPLEMENTAO ADIO MULTIPLICAO
A = 0 = 1
A = 1 = 0
0 + 0 = 0
0 + 1 = 1
1 + 0 = 1
1 + 1 = 1
0 . 0 = 0
0 . 1 = 0
1 . 0 = 0
1 . 1 = 1

IDENTIDADES
COMPLEMENTAO ADIO MULTIPLICAO

A =
A + 0 = A
A + 1 = 1
A + A = A
A + = 1
A . 0 = 0
A . 1 = A
A . A = A
A . = 0

PROPRIEDADES
COMUTATIVA:
ADIO: A + B = B + A
MULTIPLICAO: A . B = B . A
ASSOCIATIVA:
ADIO: A + (B + C) = (A + B) + C = A + B + C
MULTIPLICAO: A . (B . C) = (A .B) . C = A . B .C
DISTRIBUTIVA: A . (B + C) = A . B + A . C

TEOREMA de DE MORGAN
1TEOREMA

(A . B) = ( + )
2TEOREMA

(A + B) = .

IDENTIDADES AUXILIARES
A + A . B = A
A + . B = A + B
(A + B) . (A + C) = A + B . C

6 MAPAS DE VEITCH KARNAUGH

So dispositivos prticos para simplificao de expresses lgicas com at
cinco variveis.
Constitui se numa forma diferente de escrever uma tabela verdade.
constitudo por 2
n
clulas, onde n o nmero de variveis. Cada clula
corresponde a uma das alternativas das combinaes possveis das variveis, e em
seu interior indicamos o nvel alto ou baixo.
A seguir as configuraes dos mapas para at quatro variveis:

1 uma varivel 2 duas variveis

A
AA

A
B
A
B

3 trs variveis 4 quatro variveis

A
B
A
B
C C C

A
B
A
B
D
C C
B
D D

38
6.1 TCNICAS DE SIMPLIFICAO POR MAPAS

6.1.1 Por Minitermos

Uma vez mapeados os dados, comea-se a laar o maior nmero de clulas
com 1 formando laos que contenham um nmero de clulas potncia de 2 e que
sejam vizinhas. Esgotados os laos maiores, parte-se para os laos de ordem
imediatamente inferior at que todos os 1 tenham sido laados. Considera-se
clula vizinha aquela em que apenas uma varivel mudou. A expresso simplificada
ser dada por uma funo ou de funes E das variveis que no mudaram.
1
1 1
1
A
B
A
B
0
Y
= A
+
Y
2= B

A + B

1
1
1
A
B
A
B
0
= A .B
+
Y
2= A .B

A . B + A . B = A + B
0
Y

6.1.2 Por Maxitermo

O processo semelhante ao anterior, ou seja, os laos so de 0 e no de
1. Neste caso considera-se verdadeira os 0 e falsos os 1. Porm desta forma
obtemos o complemento da funo, ou seja, a sada .

39
1 A
B
A
B
0 S = B
S = A

S = A + B
0
0
+

Se formos considerar a simplificao por minitermos, obteremos a expresso:
S = A . B
Exemplo:

1
1
A
B
A
B
0 0
C C C
1
1
1 1

POR MINITERMOS: S = A+C
POR MAXITERMOS: = .
- Utilizando o teorema de De Morgan temos: = A+C S = A+C S = A + C

A B C S
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

40
6.2 DIAGRAMA DE VEITCH-KARNAUGH PARA 2 VARIVEIS

As possibilidades assumidas pelas variveis A e B.

A
AA
B B

A
AA
B B

A
AA
B B

A
AA
B B

a) b) c) d)

(a) regio onde A=1.
(b) regio onde A=0 (=1).
(c) regio onde B=1.
(d) regio onde B=0 (=1).

6.2.1 Transferncia da tabela para o mapa

Veremos a forma correta de transferncia da tabela verdade para o mapa,
devemos observar caso a caso, onde cada linha corresponde a uma combinao
possvel.

CASO A B
0 0 0
1 0 1
2 1 0
3 1 1

B

Caso 0
0 0
Caso 1
0 1
A
Caso2
1 0
Caso3
1 1

41
6.2.2 Formas de agrupamento

a) Quadra
1
1 1
1
A
B
A
B
Quadra: S=1

b) Pares
1 A
B
A
B
0 0
1
Par A (est exclusivamente na regio A)

1
A
B
A
0
0
1
Par B (est exclusivamente na regio B)
B

c) Termos isolados

1
1
A
B
A
B
0
0
Termo AB
Termo AB

42

As possibilidades assumidas pelas variveis A, B e C.

A
B
A
B
C C C

A
B
A
B
C C C

a) b)

A
B
A
B
C C C

A
B
A
B
C C C

c) d)

A
B
A
B
C C C

A
B
A
B
C C C

e) f)

(a) regio na qual A = 1.
(b) regio na qual = 1 (A = 0).
(c) regio na qual B = 1.
(d) regio na qual = 1 (B = 0).
(e) regio na qual C = 1.
(f) regio na qual = 1 (C = 0).

43


a) Oitava
1
1
A
B
A
B
C C C
1
1 1 1
1 1
Oitava: S = 1

CASO A B C
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
B

Caso 0
0 0 0
Caso 1
0 0 1
Caso 3
0 1 1
Caso 2
0 1 0
A
Caso 4
1 0 0
Caso 5
1 0 1
Caso 7
1 1 1
Caso 6
1 1 0
C

44
b) Quadras
1
A
B
A
B
0 0
C C C
1 1 1
Quadra A.
0 0

1
A
B
A
B
0 0
C C C
1 1
1
Quadra B.
0 0

1 A
B
A
B
0 0
C C C
1
1
1
Quadra C.
0 0

c) Pares
A
B
A
B
0 0
C C C
1
1
1
1 0
0
Par AC (est localizado na interseco das regies A e C)
Par AC (est localizado na interseco das regies A e C)

d) Termos isolados
A
A
B
0 0
C C C
1
1
1 0 0
B
0
Termo A B C
Termo A B C
Termo A B C

45

As possibilidades assumidas pelas variveis A, B, C e D.

A
B
A
B
D
C C
B
D D

A
B
A
B
D
C C
B
D D

a) b)

A
B
A
B
D
C C
B
D D

A
B
A
B
D
C C
B
D D

c) d)

46
A
B
A
B
D
C C
B
D D

A
B
A
B
D
C C
B
D D

e) f)

A
B
A
B
D
C C
B
D D

A
B
A
B
D
C C
B
D D

g) h)

a) regio onde A = 1.
b) regio onde = 1 (A = 0).
c) regio onde B = 1.
d) regio onde = 1 (B = 0).
e) regio onde C = 1.
f) regio onde = 1 (C = 0).
g) regio onde D = 1.
h) regio onde = 1 (D = 0).

47

CASO A B C D
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1

C

Caso 0
0 0 0 0
Caso 1
0 0 0 1
Caso 3
0 0 1 1
Caso 2
0 0 1 0

Caso 4
0 1 0 0
Caso 5
0 1 0 1
Caso 7
0 1 1 1
Caso 6
0 1 1 0
B
A
Caso 12
1 1 0 0
Caso 13
1 1 0 1
Caso 15
1 1 1 1
Caso 14
1 1 1 0
Caso 8
1 0 0 0
Caso 9
1 0 0 1
Caso 11
1 0 1 1
Caso 10
1 0 1 0

D

48

a) Pares
A
B
A
B
D
C C
B
D D
1
1 1
1
Par A B D
Par B C D

b) Quadras

A
B
A
B
C C
B
D D
1
1 1
1
1
1
1
1
D
Quadra B D
Quadra B D

A
B
A
B
D
C C
B
D D
1
1
1
1
Quadra B D

49

c) Oitavas

A
B
A
B
D
C C
B
D D
1
1
1
1
Oitava D
1
1
1
1

A
B
A
B
D
C C
B
D D
1
1
1
1
Oitava B
1 1
1 1

Exemplo:

A
B
A
B
C C C
1
1 1
1 0
0
Quadra C
Quadra A B
1 0

A expresso minimizada ser: S = C + B.

A B C S
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1

7 PARMETROS DOS CIRCUITOS LGICOS

7.1 ATRASO DE PROPAGAO

A tenso de sada de uma porta nunca responde instantaneamente s
variaes de Entrada. H sempre um, certo atraso associado porta lgica.

TpHL TpLH
VIN
VOUT

TpHL Tempo de Propagao de Alto Baixo: o tempo de transio do
estado lgico 1 para o estado lgico 0, considerando sinais de entrada e sada. O
TpHL tipicamente 7,5ns.

TpLH Tempo de Propagao de Baixo Alto: o tempo de transio do
estado lgico 0 para estado lgico 1, considerando sinais de entrada e sada. O
TpLH tipicamente igual a 11ns.
O atraso de propagao especificado como a mdia aritmtica entre TpHL e
TpLH, um fator que limita a aplicao de um CI, pois se a entrada varia de modo
excessivamente rpido, a sada no consegue acompanhar a entrada.

51
7.2 ATRASO DE TRANSIO

aquele causado pela troca do estado lgico 0 para o estado lgico 1 e vice-
versa.
Ttlh Tthl

Ttlh- o atraso de subida e Tthl - o atraso de descida.
A soma dos dois tempos caracteriza um dado importante para determinao
de freqncia mxima de operao.

Fan in: um parmetro utilizado para definir o nmero de sadas que
podem ser ligadas a uma determinada entrada. Neste caso as sadas precisam ser
obrigatoriamente OPEN COLLECTOR (COLETOR ABERTO).

Fan out: indica o nmero mximo de entradas de outras portas que podem
ser ligadas na sada de uma porta lgica.

Frequncia mxima de operao: definida como a mxima freqncia que
um circuito suporta em sua entrada sem distorcer o sinal de sada.
Seu clculo feito baseado nos atrasos por transio:

52
7.3 MARGEM DE RUDO

um termo designado para indicar o mximo rudo (em mV) que uma porta
lgica suporta em sua entrada sem degenerar o sinal.

8 FAMLIAS LGICAS DE 1GRUPO

So diferentes tipos de estruturas internas utilizadas na formao de um bloco
lgico. Analisando a estrutura interna de um CI, iremos nos deparar com arranjos
fsicos equivalentes aos componentes discretos.
Dependendo de como feito este arranjo fsico, o circuito ir pertencer a uma
ou outra famlia lgica apresentada:

RTL LGICA COM RESISTORES E TRANSISTORES
DL LGICA COM DIODOS
DTL LGICA COM DIODOS E TRANSISTORES
HTL LGICA COM ALTA IMUNIDADE A RUDOS
RCTL LGICA COM RESISTORES, CAPACITORES e TRANSISTORES

Este grupo de famlias lgicas caiu em desuso por ter sido superada pelo
segundo grupo.
Cada famlia lgica possui caractersticas peculiares, por isto sua
classificao importante.
A tecnologia de concepo e produo dos CIs est em constante evoluo,
o que faz com que uma famlia seja substituda por outra aps alguns anos em
evidncia.

9 FAMLIAS LGICAS DE 2GRUPO

TTL LGICA TRANSISTOR TRANSISTOR
MOS METAL XIDE SEMICONDUCTOR
CMOS MOS COMPLEMENTAR
ECL LGICA COM ACOPLAMENTO PELO EMISSOR
IIL LGICA COM INJEO INTEGRADA
HCT MOS CMOS DE ALTA VELOCIDADE

Dos anos 70 em diante as famlias mais utilizadas so a TTL, CMOS e HCT
MOS.

9.1 FAMLIA TTL

Os circuitos TTL so produzidos em duas sries comerciais: a srie 74XX e a
54 XXX, sendo esta ltima denominada srie militar ou profissional, devido maior
margem de variao nas especificaes de alimentao e temperatura, assegurando
a confiabilidade no desempenho em condies mximas.

Alimentao: temos para todos os blocos uma alimentao de 5V. Para a
srie 54 temos Vcc mnimo = 4,5V e Vcc mximo = 5,5V que so valores dentro da
especificao militar de 10% de tolerncia. Para a srie 74, temos Vcc mnimo de
4,75V e Vcc mximo =5,25v que so valores dentro da especificao comum de 5%
de tolerncia.

Fan-out: Na verso padro, o Fan-out igual a 10, ou seja, pode-se ligar
sada destes blocos, no mximo outros 10 blocos.

Tempo de atraso de propagao: Em mdia de 10ns.

Imunidade ao rudo: De maneira geral igual a 0,4V, e considerada baixa

55
em relao CMOS.

Potncia Dissipada: da ordem de 10mW por porta.

Tipos: Podemos destacar os blocos open-collector, tri-state e schimitt-trigger.

9.1.1 Sada TOTEM POLEM

Caractersticas: alta velocidade de comutao, no permite ligar sadas
simultaneamente ao mesmo ponto.

Vantagens: alta velocidade, custo reduzido, no necessita de resistor externo.

Desvantagens: no permite conexo simultnea de sadas.

9.1.2 Sada OPEN COLLECTOR

Caractersticas: permite ligao de mais de uma sada ao mesmo ponto,
necessita de um resistor externo, menor velocidade de comutao, WIRE AND,
reduz o nmero de portas lgicas, estado lgico de sada igual ao estado na
conexo.

Vantagens: permite a conexo de vrias sadas ao mesmo ponto, reduz o
nmero de portas lgicas e custo;

Desvantagens: menor velocidade de comutao em relao a TOTEM
POLEM, necessita de resistor externo, necessrio dimensionar o resistor externo

56
9.1.3 Sada THREE STATE

Caractersticas: apresenta trs estados lgicos, possui um transistor para
habilitao (ENABLE), velocidade elevada, aplicado para barramento de dados,
sadas podem ser conectadas juntas, custo elevado e menor nmero de portas no
CI, s utilizada quando apresenta ntida vantagem.

Vantagens: oferece estado de alta impedncia, velocidade de comutao
elevada, sadas podem ser conectadas juntas.

Desvantagens: menor nmero de portas de sada, custo elevado,
sincronismo: as sadas podem ser conectadas juntas desde que s uma delas esteja
habilitada a cada instante.

9.2 FAMLIA CMOS

Os circuitos CMOS so construdos por transistores MOS-FET
complementares do tipo canal N e canal P. Suas configuraes bsicas permitem
obter-se uma srie de vantagens, tais como: alto Fan-Out, alta margem de
imunidade ao rudo e baixssimo consumo, sendo esta uma das principais
caractersticas.
Alimentao: temos para as sries 4000 e 74C, a faixa de 3V a 15V, para a
verso HC, a faixa de 2V a 6V e para a HCT de 4,5V a 5,5V. Para as sries de baixa
tenso, a faixa de 1V a 3,6V para a LV, e 1,2V a 3,6V para a LVC.
Fan-out: Na verso padro, o Fan-out igual a 50, porm varia conforme as
verses empregadas.
Tempo de atraso de propagao: Em mdia de 90ns.
Imunidade ao rudo: De maneira geral igual 45% de Vdd (tenso de
alimentao).

Potncia Dissipada: da ordem de 1nW por porta da srie 4000 e 2,5nW na

57
srie 74HC, a uma tenso de alimentao de 5V.
Manuseio: Esta famlia necessita, ao contrrio da TTL, um cuidado extra no
manuseio dos circuitos integrados, que devido eletricidade esttica, provoca a
degradao das junes internas dos chips, comprometendo sua vida til.

10 CDIGOS NUMRICOS

Os DISPOSITIVOS DIGITAIS podem processar somente nveis 0 e 1,
difcil ao homem interpretar estas longas sries. Por esta razo os conversores de
cdigo foram criados para converter em uma linguagem acessvel s pessoas para a
linguagem de Mquina e vice-versa.
Dentre os vrios cdigos existentes podemos citar os principais: CDIGO
BCD 8421,CDIGO OCTAL, CDIGO HEXADECIMAL, CDIGO ASCII, CDIGO
EXCESSO 3, CDIGO GRAY.

10.1 CDIGO BCD 8421 (BINARY CODE DECIMAL)

o mais utilizado entre os cdigos existentes, tem como base a utilizao de
4 bits (NIBBLE) para representar cada dgito decimal. Existem 16 combinaes
possveis, sendo utilizadas as primeiras 10 combinaes.

BCD DECIMAL BCD DECIMAL
0000 0 0101 5
0001 1 0110 6
0010 2 0111 7
0011 3 1000 8
0100 4 1001 9

A converso d-se pela troca do nmero decimal por quatro bits.
EX: 187= 0001 1000 0111

59
10.2 CDIGO OCTAL

Faz-se por agrupamento de 3 bits estes agrupamentos so feitos sempre
direita para a esquerda. Aps feito agrupamentos no sentido correto executa-se a
leitura de cada grupo transformando-o em um dgito decimal.
No caso inverso, cada digito decimal corresponde a um grupo de 3 bits.

10.3 CDIGO HEXADECIMAL

Aplica-se o cdigo HEXADECIMAL com agrupamento de 4 bits utilizando-se
as letras: A, B, C, D, E e F, para representar os nmeros binrios de 1010 at 1111.

10.4 CDIGO ASC II AMERICAN STANDARD CODE
FOR INFORMATION INTERCHANGE

Cdigo padro Americano para intercmbio de informaes.
Permite a troca de informaes entre computadores e seus sistemas perifricos.
constitudo por um conjunto de caracteres, que podem ser nmeros, smbolos
especiais, letras, ou smbolos de controle, codificados em sete bits.
Cada caracter codificado em dois grupos de bits: Um grupo de trs bits e
outro de quatro bits.
Desta maneira o formato do caracter do ASC II fica assim estabelecido:

3 bits 4 bits
MSB b7 b6 b5 b4 b3 b2 b1 LSB

Observe que os sete bits permitem a representao de at 128 caracteres.
2 x 2 x 2 x 2 x 2 x 2 x 2 = 128

60

10.4.1 Tabela ASCII

A Tabela ASCII (American Standard Code for Information Interchange)
usada pela maior parte da indstria de computadores para a troca de informaes.
Cada caracter representado por um cdigo de 8 bits (um byte). Abaixo mostramos
a tabela ASCII de 7 bits. Existe uma tabela estendida para 8 bits que inclui os
caracteres acentuados.

CDIGO
ASC II
b7 0 0 0 0 1 1 1 1
b6 0 0 1 1 0 0 1 1
b5 0 1 0 1 0 1 0 1
b4 b3 b2 b1
0 0 0 0 NUL DLE SP 0 @ P ` p
0 0 0 1 SOH DC1 ! 1 A Q a q
0 0 1 0 STX DC2 2 B R b r
0 0 1 1 ETX DC3 # 3 C S c s
0 1 0 0 EOT DC4 $ 4 D T d t
0 1 0 1 ENQ NAR % 5 E U e u
0 1 1 0 ACK SYN & 6 F V f v
0 1 1 1 BEL ETB 7 G W g w
1 0 0 0 BS CAN ( 8 H X h x
1 0 0 1 HT EM ) 9 I Y i y
1 0 1 0 LF SUB * : J Z j z
1 0 1 1 VT ESC + ; K [ k {
1 1 0 0 FF FS , < L \ l |
1 1 0 1 CR GS - = M ] m }
1 1 1 0 SO RS . > N ^ n ~
1 1 1 1 SI US / ? O _ o DEL

61

10.5 CDIGOS EXCESSO 3 (EX 3, XS3)

Parte do cdigo binrio acrescido na primeira linha da tabela com o valor trs.
convertido, normalmente, para o decimal.

A B C D DECIMAL
0 0 1 1 0
0 1 0 0 1
0 1 0 1 2
0 1 1 0 3
0 1 1 1 4
1 0 0 0 5
1 0 0 1 6
1 0 1 0 7
1 0 1 1 8
1 1 0 0 9

10.6 CDIGO GRAY

Este cdigo no representa um valor direto. Sua caracterstica principal a
mudana de apenas um caracter de uma linha para a outra.
obtido a partir do binrio, executando a adio binria, conforme o exemplo:

0 1 1 1 0 1 0 0

O cdigo no considera o transporte.

62
Este cdigo utilizado na converso analgica para digital e sua
caracterstica de variao de um bit minimiza o erro durante o processo de
converso.

DECIMAL
CDIGO GRAY
DECIMAL
CDIGO GRAY
A B C D A B C D
0 0 0 0 0 8 1 1 0 0
1 0 0 0 1 9 1 1 0 1
2 0 0 1 1 10 1 1 1 1
3 0 0 1 0 11 1 1 1 0
4 0 1 1 0 12 1 0 1 0
5 0 1 1 1 13 1 0 1 1
6 0 1 0 1 14 1 0 0 1
7 0 1 0 0 15 1 0 0 0

11 CODIFICADORES E DECODIFICADORES

Vamos, agora, tratar de circuitos que efetuam a passagem de um
determinado cdigo para outro. Primeiramente, vamos fazer uma anlise do
significado das palavras codificador e decodificador.
Chamamos de codificador o circuito combinacional que torna possvel a
passagem de um cdigo conhecido para um desconhecido. Como exemplo,
podemos citar o circuito inicial de uma calculadora que transforma uma entrada
decimal, atravs do sistema de chaves de um teclado, em sada binria para que o
circuito interno processe e faa a operao.
Chamamos de decodificador o circuito que faz o inverso do codificador, ou
seja, passa um cdigo desconhecido para um conhecido. No exemplo citado o
circuito que recebe o resultado da operao em binrio e o transforma em sada
decimal, na forma compatvel para um mostrador digital apresentar os algarismos.

A figura ilustra o exemplo utilizado.

Os termos codificador e decodificador, porm, diferenciam-se em funo do
referencial. Se para o usurio da calculadora o sistema de entrada um codificador,
para o processador ser um decodificador, pois passa de um cdigo desconhecido
para ele (decimal), para um conhecido (binrio). Na prtica, comum se utilizar a
denominao de decodificador para o sistema que passa de um cdigo para outro,
quaisquer que sejam.

64
11.1 CODIFICADOR DECIMAL/BINRIO

Vamos, neste item, elaborar um codificador para transformar um cdigo
decimal em binrio (BCD8421). A entrada do cdigo decimal vai ser feita atravs de
um conjunto de chaves numeradas de 0 a 9 e a sada por 4 fios, para fornecer um
cdigo binrio de 4 bits, correspondente chave acionada. A figura a seguir mostra
a estrutura geral deste sistema, sendo convencionado que a chave fechada equivale
a nvel 0, para evitar o problema prtico, principalmente da famlia TTL, que um
terminal de entrada em vazio equivalente a nvel lgico 1.

A seguir, vamos construir a tabela da verdade do codificador que relaciona
cada chave de entrada decimal com a respectiva sada em binrio:

Atravs da tabela, conclumos que a sada A valer 1 quando Ch8 ou Ch9 for
acionada. A sada B quando Ch4, Ch5, Ch6 ou Ch7 for acionada. A sada C quando

65
Ch2, Ch3, Ch6 ou Ch7 for acionada. A sada D quando Ch1, Ch3, Ch5, Ch7 ou Ch9
for acionada.
Usaremos para a construo do circuito, uma porta NE em cada sada, pois
esta fornece nvel 1 quando qualquer uma de suas entradas assumir nvel 0,
situao compatvel com a conveno adotada para o conjunto de chaves. A ligao
das entradas de cada porta ser feita, conforme a anlise efetuada, s chaves
responsveis pelos nveis 1 de cada sada.
Pela figura, notamos que a chave Ch0 no est ligada a nenhuma das
entradas das portas, sendo irrelevante o seu acionamento, pois a sada tambm
ser igual a 0 (A = B = C = D = 0) quando nenhuma das chaves for acionada.

66
11.2 DECODIFICADOR BINRIO/DECIMAL

A estrutura geral deste decodificador vista na figura abaixo:

Vamos montar a tabela da verdade do circuito no qual as entradas so bits do
cdigo BCD 8421 e as sadas so os respectivos bits do cdigo decimal
9876543210.

O cdigo BCD 8421 no possui nmeros maiores que 9, logo, tanto faz o
valor assumido nas possibilidades excedentes, visto que, quando passarmos do
cdigo BCD 8421 para o cdigo decimal estas no iro ocorrer.

67
11.3 DECODIFICADOR PARA DISPLAY DE 7 SEGMENTOS

O display de 7 segmentos possibilita escrevermos nmeros decimais de 0 a 9
e alguns outros smbolos que podem ser letras ou sinais. A figura a seguir
representa uma unidade do display genrica, com a nomenclatura de identificao
dos segmentos usual em manuais prticos.

Entre as tecnologias de fabricao das unidades de display usaremos o mais
comum que o display a led, que possui cada segmento composto por um led,
existindo um tipo denominado catodo comum e outro anodo comum.
O display tipo catodo comum aquele que possui todos os catodos dos leds
interligados, sendo necessrio aplicar nvel 1 no anodo respectivo para acender
cada segmento. J o de anodo comum possui todos os anodos interligados, sendo
preciso aplicar nvel 0 ao catodo respectivo.

68

69
Vamos a ttulo de exemplo, elaborar um decodificador para a partir de um
cdigo binrio (BCD 8421) escrever a seqncia de 0 a 9 em um display de 7
segmentos catodo comum. O esquema geral deste decodificador visto na figura
abaixo:

Para efetuar o projeto deste decodificador, devemos verificar em cada
caracter, os segmentos que devem ser acesos e atribuir o nvel 1 (no caso do catodo
comum), em funo da respectiva entrada no cdigo binrio. A tabela a seguir
apresenta a seqncia de caracteres, o respectivo cdigo de entrada, e os nveis
aplicados em cada segmento para que tal ocorra.

Para fins de simplificao, vamos considerar os casos fora da seqncia
como irrelevantes. Transpondo as sadas para os diagramas de Karnaugh, temos
aps simplificao:

70

a) A + C + B D
b) + C D
c) B + + D
d) A + + C + C + B D
e) + C
f) A + + B + B
g) A + B C + C

O circuito do decodificador BCD 8421 para display de 7 segmentos obtido,
visto na figura abaixo:
Convm observar que o circuito poderia ser otimizado, pois as expresses
dos segmentos possuem vrios termos em comum, resultando no emprego de um
menor nmero de portas. Porm, para melhor clareza didtica, este foi deixado na
sua forma original de acordo com as expresses extradas dos diagramas.

71

Outro ponto a ser realado que numa montagem prtica, a ligao do
display se faz, conforme a famlia lgica, atravs de resistores para observar os
limites mximos de corrente nos leds. Os displays de 7 segmentos podem ainda
escrever outros caracteres, que so freqentemente utilizados em sistemas digitais
para representar outras funes, bem como formar palavras-chave em software de
programao.
Para efetuar o projeto, basta verificar caso a caso quais segmentos, devem
acender e montar assim a tabela da verdade.

12 CIRCUITOS ARITMTICOS

Dentro do conjunto de circuitos combinacionais aplicados para finalidades
especfica nos sistemas digitais, destacam-se os circuitos aritmticos. So utilizados,
principalmente, para construir a ULA (Unidade Lgica Aritmtica) dos
microprocessadores e, ainda, encontrados disponveis em circuitos integrados
comerciais. Neste tpico, abordamos os principais circuitos aritmticos e seus
subsistemas derivados.

12.1 MEIO SOMADOR

Antes de iniciarmos o assunto, vamos relembrar alguns tpicos importantes
da soma de 2 nmeros binrios:

Aps essa breve introduo, vamos montar uma tabela da verdade da soma
de 2 nmeros binrios de 1 algarismo:

73
Representando cada nmero por 1 bit, podemos, ento, montar um circuito
que possui como entradas A e B, e como sada, a soma dos algarismos (S) e o
respectivo transporte de sada (Ts). As expresses caractersticas do circuito,
extradas da tabela, so: S = A B Ts = AB
O circuito a partir destas expresses visto na figura.

A representao em bloco deste circuito vista na figura.

12.2 SOMADOR COMPLETO

O Meio Somador possibilita efetuar a soma de nmeros binrios com 1
algarismo.
Para se fazer a soma de nmeros binrios de mais algarismos, esse circuito
torna-se insuficiente, pois no possibilita a introduo do transporte de entrada
proveniente da coluna anterior. Para melhor compreenso, vamos analisar o caso da
soma:
1110
2
+ 110
2
. Assim sendo, temos:

74

A coluna 1 tem como resultado um transporte de sada igual a 0. A coluna 2
tem como resultado 0 e um transporte de sada igual a 1. A coluna 3 tem um
transporte de entrada igual a 1 (T
s
da coluna anterior), possui resultado 1 e
transporte de sada igual a 1. A coluna 4 tem transporte de entrada igual a 1,
resultado 0 e transporte de sada 1. A coluna 5 possui apenas um transporte de
entrada (T
s
da coluna 4) e, obviamente, seu resultado ser igual a 1.
Para fazermos a soma de 2 nmeros binrios de mais algarismos, basta
somarmos coluna a coluna, levando em conta o transporte de entrada que nada
mais do que o T
s
da coluna anterior.
O somador Completo um circuito para efetuar a soma completa de uma
coluna, considerando o transporte de entrada. Vamos, agora, montar a tabela da
verdade deste circuito:

75

Vamos, ento, escrever as expresses caractersticas, sem simplificao, de
um Somador Completo:

Transpondo para diagramas de Veitch-Karnaugh, temos:

Vamos, atravs das expresses, esquematizar o circuito Somador Completo:

Da mesma forma, o circuito apresentado em bloco, visto na figura.

76

Vamos, para exemplo de aplicao, montar um sistema em blocos que efetua
soma de 2 nmeros de 4 bits, conforme o esquema a seguir:

Para efetuar a soma dos bits A
0
e B
0
dos nmeros (1 coluna), vamos utilizar
um Meio Somador, pois no existe transporte de entrada, mas para as outras
colunas utilizaremos Somadores Completos, pois necessitaremos considerar os
transportes provenientes das colunas anteriores. O sistema montado visto na
figura.

77
12.3 MEIO SUBTRATOR

Antes de iniciarmos o assunto, vamos relembrar alguns tpicos importantes
da subtrao de nmeros binrios:

Vamos montar a tabela da verdade de uma subtrao de 2 nmeros binrios
de 1 algarismo:

Representando cada nmero por 1 bit, podemos montar um circuito com as
entradas A e B, e como sada, a subtrao (S) e o transporte de sada (T
s
).
As expresses caractersticas do circuito, extradas da tabela, so:

O circuito a partir destas, visto na figura.

78

Em bloco, o circuito recebe a representao da figura.

12.4 SUBTRATOR COMPLETO

O Meio Subtrator possibilita-nos efetuar a subtrao de nmeros binrios de 1
algarismo. Para se fazer uma subtrao com nmeros de mais algarismos, este
circuito torna-se insuficiente, pois no possibilita a entrada do transporte (T
E
),
proveniente da coluna anterior.
Para compreendermos melhor, vamos analisar a subtrao:
1100
2
11
2
. Assim sendo, temos:

A coluna 1 tem como resultado de sada 1 e apresenta um transporte de
sada igual a 1. A coluna 2 tem um transporte de entrada igual a 1 (T
s
da coluna

79
anterior), um resultado igual a 0 e T
s
= 0. A coluna 4 tem: T
E
= 0, resultado igual a 1
e T
s
= 0.
Para fazermos a subtrao de nmeros binrios de mais algarismos, basta
subtrairmos coluna a coluna, levando em conta o transporte de entrada, que
nada mais do que o T
s
da coluna anterior.
O Subtrator Completo um circuito que efetua a subtrao completa de uma
coluna, ou seja, considera o transporte de entrada proveniente da coluna anterior.
Vamos, agora, montar a tabela da verdade deste circuito:

As expresses caractersticas extradas da tabela so:

Vamos simplificar estas expresses:

O circuito derivado das expresses visto na figura.

80

Em bloco, recebe a representao da figura.

12.5 SOMADOR / SUBTRATOR COMPLETO

Podemos esquematizar um circuito que efetue as duas operaes. Para isso,
vamos introduzir outra entrada que permanecendo em nvel 0, faz o circuito efetuar
uma soma completa, e permanecendo em nvel 1, faz efetuar uma subtrao
completa.
Vamos, agora, montar a tabela da verdade do circuito, sendo M a varivel de
controle (M = 0 soma e M = 1 subtrao):

81

Vamos, ento, esquematizar o circuito:

A figura mostra a representao deste circuito Somador/Subtrator Completo,
em bloco:

13 FLIP-FLOP, REGISTRADORES E CONTADORES

O campo da Eletrnica Digital basicamente dividido em duas reas: lgica
combinacional e lgica seqencial.
Os circuitos combinacionais, como vimos at aqui, apresentam as sadas,
nica e exclusivamente, dependentes das variveis de entrada.
Os circuitos seqenciais tm as sadas dependentes das variveis de entrada
e/ou de seus estados anteriores que permanecem armazenados, sendo, geralmente,
sistemas pulsados, ou seja, operam sob o comando de uma seqncia de pulsos
denominada clock.
Neste captulo, trataremos do estudo dos flip-flops e de circuitos nos quais
fazem o papel de elemento principal.

13.1 FLIP-FLOPS

De forma geral, podemos representar o flip-flop como um bloco onde temos 2
sadas: Q e Q, entradas para as variveis e uma entrada de controle (clock). A sada
Q ser a principal do bloco. A figura ilustra um flip-flop genrico.

Este dispositivo possui basicamente dois estados de sada. Para o flip-flop
assumir um destes estados necessrio que haja uma combinao das variveis e
do pulso de controle (clock). Aps este pulso, o flip-flop permanecer neste estado
at a chegada de um novo pulso de clock e, ento, de acordo com as variveis de
entrada, mudar ou no de estado.

83
Os dois estados possveis so:

Vamos, a seguir, analisar alguns circuitos de flip-flops e suas respectivas
operaes.

13.1.1 Flip-Flop RS Bsico

Primeiramente, vamos analisar o flip-flop RS bsico, construdo a partir de
portas NE e inversores, cujo circuito visto na figura.

Notamos que estes elos de realimentao fazem com que as sadas sejam
injetadas juntamente com as variveis de entrada, ficando claro, ento, que os
estados que as sadas iro assumir dependero de ambas.
Para analisarmos o comportamento do circuito, vamos construir a tabela da
verdade, levando em considerao as 2 variveis de entrada (S e R) e a sada Q
anterior (Qa) aplicao das entradas:

84

Podemos, ento, resumir a tabela da verdade de um flip-flop RS bsico:

A entrada S denominada Set, pois quando acionada (nvel 1), passa a sada
para 1 (estabelece ou fixa 1), e a entrada R denominada Reset, pois quando
acionada (nvel 1), passa a sada para 0 (recompe ou zera o flip-flop). Estes termos
so muito usuais na rea de eletrnica digital, sendo provenientes do idioma ingls.
Este circuito ir mudar de estado apenas no instante em que mudam as
variveis de entrada. Veremos em seguida, como o circuito de um flip-flop RS que
tem sua mudana de estado controlada pela entrada de clock.

13.1.2 Flip-Flop RS com Entrada Clock

Para que o flip-flop RS bsico seja controlado por uma seqncia de pulsos
de clock, basta trocarmos os 2 inversores por portas NE, e as outras entradas
destas portas, injetarmos o clock. O circuito, com estas modificaes visto na
figura.

85

Neste circuito, quando a entrada do clock for igual a 0, o flip-flop ir
permanecer no seu estado, mesmo que variem as entradas S e R. Isso pode ser
confirmado pela anlise do circuito, onde conclumos que para clock = 0, as sadas
das portas NE de entrada sero sempre iguais a 1, independentemente dos valores
assumidos por S e R.
Quando a entrada clock assumir valor 1, o circuito ir comportar-se como um
flip-flop RS bsico, pois as portas NE de entrada funcionaro como os inversores do
circuito anteriormente visto. A tabela resume a operao deste flip-flop em funo da
entrada clock.

De maneira geral, podemos concluir que o circuito ir funcionar quando a
entrada clock assumir valor 1 e manter travada esta sada quando a entrada clock
passar para 0. O flip-flop pode ser representado pelo bloco visto na figura.

86

13.1.3 Flip-Flop JK

O flip-flop JK nada mais que um flip-flop RS realimentado da maneira
mostrada na figura.

A tabela simplificada resultante ser:

87
13.1.3.1 Flip-Flop JK com Entradas Preset e Clear

O flip-flop JK poder assumir valores Q = 1 ou Q = 0 mediante a utilizao
das entradas Preset (PR) e Clear (CLR).
A tabela resume a atuao das entradas Preset e Clear.

Podemos, para facilitar, utilizar um bloco representativo como o mostrado na
figura.

Os circuitos na simbologia do bloco indicam que as entradas Preset e Clear
so ativas em 0, ou seja, funcionam respectivamente com nvel 0 aplicado.

88
13.1.3.2 Flip-Flop JK Mestre-Escravo

O flip-flop JK apresenta uma caracterstica indesejvel. Quando o clock for
igual a 1, teremos o circuito funcionando como sendo um circuito combinacional,
pois haver a passagem das entradas J, K e tambm da realimentao. Nessa
situao, se houver uma mudana nas entradas J e K, o circuito apresentar uma
nova sada, podendo alterar seu estado tantas vezes quantas alterarem os estados
das entradas J e K.
Para resolver esse problema, foi criado o flip-flop JK Mestre-Escravo (JK
Master- Slave).

A tabela resume a operao do flip-flop JK Mestre-Escravo:

Notamos que esta tabela idntica de um flip-flop JK bsico, porm a sada
Q ir assumir valores, conforme a situao das entradas JK, somente aps a
passagem do clock para 0. Assim sendo, o circuito denominado JK Mestre-
Escravo sensvel descida de clock. Para obter um circuito sensvel subida de
clock basta colocarmos um inversor interno entrada clock.

89
A figura mostra o bloco JK Mestre-Escravo e a simbologia para identificar o
circuito sensvel descida de clock (a) e subida de clock (b).

a) b)
O crculo na entrada de clock, indica que o clock ativo quando passa de 1 para 0.

13.1.3.3 Flip-Flop JK Mestre-Escravo com Entrada Preset e Clear

O controle de Preset, quando assumir valor 0, far com que a sada do
circuito (Q) assuma valor 1. O mesmo ocorre com o controle de Clear, fazendo com
que a sada assuma valor 0.
A figura mostra o bloco representativo do flip-flop JK Mestre-Escravo com as
entradas Preset e Clear ativas em 0.

90
13.1.4 Flip-Flop Tipo T

Este flip-flop obtido de um JK Mestre-escravo com as entradas J e K curto-
circuitadas (uma ligada outra), logo quando J assumir valor 1, K tambm assumir
valor 1, e quando J assumir valor 0, K tambm assumir valor 0. Obviamente, no
caso desta ligao, no iro ocorrer nunca entradas como: J = 0 e K = 1; J = 1 e K
=0. A figura mostra a ligao e o bloco representativo do flip-flop tipo T obtido.

Eliminando os casos no existentes, obtemos a tabela da verdade do flip-flop
do tipo T:

Devido ao fato de o flip-flop tipo T, com a entrada T igual a 1, complementar a
sada (Qa) a cada descida de clock, este ser utilizado como clula principal dos
contadores assncronos que sero estudados adiante. A sigla T vem de Toggle
(comutado).

91
13.1.5 Flip-Flop Tipo D

obtido a partir de um flip-flop JK Mestre-Escravo com a entrada K invertida
(por inversor) em relao a J. Logo, neste flip-flop, teremos as seguintes entradas
possveis: J = 0 e K = 1; J = 1 e K = 0. Obviamente, no iro ocorrer os casos: J = 0
e K = 0; J = 1 e K = 1. A figura mostra como este obtido e seu bloco representativo.

Eliminando os casos no existentes, obtemos a tabela do flip-flop tipo D.

Pela capacidade de passar para a sada (Qf) e armazenar o dado aplicado na
entrada D, este flip-flop ser empregado como clula de registradores de
deslocamento e em outros sistemas de memria, a serem estudados adiante. A
sigla D vem de Data (dado), termo original em ingls.

92
13.2 REGISTRADORES DE DESLOCAMENTO

Como vimos, o flip-flop pode armazenar durante o perodo em que sua
entrada clock for igual a 0, um bit apenas (sada Q). Porm, se necessitarmos
guardar uma informao de mais de um bit, o flip-flop ir tornar-se insuficiente. Para
isso utilizamo-nos de um sistema denominado Registrador de Deslocamento (Shift
Register). Trata-se de um, certo nmero de flip-flops tipo JK Mestre-Escravo ligado
de tal forma que as sadas de cada bloco sejam aplicadas nas entradas J e K
respectivas do flip-flop tipo D. A figura representa um registrador de Deslocamento.

O funcionamento deste sistema, juntamente com suas aplicaes, ser visto
nos itens subseqente.

13.2.1 Conversor Srie-Paralelo

O Registrador de Deslocamento pode ser usado para converter uma
informao srie em paralela, ou seja, funcionar como Conversor Srie-Paralelo. A
configurao bsica nessa situao, para uma informao de 4 bits, vista na
figura.

93

Como exemplo, vamos aplicar a informao srie I = 1010 (I
3
I
2
I
1
I
0
) entrada
srie do registrador e analisar as sadas Q
0
, Q
1
, Q
2
e Q
3
, aps os pulsos de clock.
Deve-se ressaltar que estes flip-flops atuam como mestre-escravo e tm sua
comutao no instante da descida do pulso de clock. Assim sendo, temos:

Para resumir, vamos representar toda a seqncia sob a forma da tabela
verdade:

pelo motivo de deslocar a informao a cada pulso de clock que esse
dispositivo denominado Registrador de Deslocamento.

94
13.2.2. Conversor Paralelo-Srie

Para entrarmos com uma informao paralela, necessitamos de um
registrador que apresente entradas Preset e Clear, pois atravs destas que
fazemos com que o Registrador armazene a informao paralela. O registrador com
estas entradas visto na figura.

Primeiramente, vamos estudar o funcionamento da entrada ENABLE.
Quando a entrada enable estiver em 0, as entradas preset (PR) dos flip-flops
assumiro, respectivamente, nveis 1, fazendo com que o registrador atue
normalmente.
Quando a entrada enable for igual a 1, as entradas preset dos flip-flops
assumiro os valores complementares das entradas PR
3
, PR
2
, PR
1
e PR
0
, logo, os
flip-flops iro assumir os valores que estiverem, respectivamente, em PR
3
, PR
2
, PR
1

e PR
0
.
Para entendermos melhor, vamos analisar uma clula do registrador. Para
zerar (clear) o flip-flop (Q3 = 0), vamos inicialmente, aplicar nvel 0 entrada clear.
Com enable = 0, a entrada PR do flip-flop ir assumir nvel 1 e este ir ter um
funcionamento normal como clula do registrador de deslocamento em questo,
mantendo a sada no estado em que se encontra.
Com enable = 1 e PR3 = 0, a entrada PR do flip-flop assumir nvel 1, logo, a
sada Q3 manter o seu estado (Q3 = 0). Com enable = 1 e PR3 = 1, a entrada PR
do flip-flop assumir nvel 0, forando a sada a assumir nvel 1 (Q3 = 1).
Aps essa analise, conclumos que, se zerarmos o registrador (aplicando 0
entrada clear), e logo aps introduzirmos a informao paralela (I3, I2, I1 e I0) pelas

95
entradas PR3, PR2, PR1 e PR0, as sadas Q3, Q2, Q1 e Q0 assumiro
respectivamente os valores da informao.
Essa maneira de entrarmos com a informao no registrador chamada
entrada paralela de informao, sendo a entrada responsvel pela habilitao da
mesma.
Para que o registrador de deslocamento funcione como Conversor Paralelo-
Srie, necessitamos zer-lo e em seguida, introduzir a informao como j descrito,
recolhendo na sada Q0 a mesma informao de modo srie.
fcil de notar que a sada Q0 assume primeiramente o valor I
0
e a cada
descida do pulso de clock, ir assumir seqencialmente os valores I
1
, I
2
e I
3
.

13.3 CONTADORES

Contadores so circuitos digitais que variam os seus estados, sob o comando
de um clock, de acordo com uma seqncia predeterminada. So utilizadas
principalmente para contagens diversas, divises de freqncia, medio de
freqncia e tempo, gerao de formas de onda e converso de analgico para
digital.
Basicamente, estes sistemas, so divididos em duas categorias: Contadores
Assncronos e Sncronos.

13.3.1 Contadores Assncronos

So caracterizados por seus flip-flops funcionarem de maneira assncrona
(sem sincronismo), no tendo entradas clock em comum. Neste tipo de circuito, a
entrada clock se faz apenas no primeiro flip-flop, sendo as outras derivadas das
sadas dos blocos anteriores.
Vamos, a seguir, analisar os principais contadores assncronos:

96
13.3.1.1 Contador de Pulsos

A principal caracterstica de um contador de pulsos apresentar nas sadas, o
sistema binrio em seqncia.
Seu circuito bsico apresenta um grupo de 4 flip-flops do tipo T ou JK Mestre-
Escravo, os quais possuem a entrada T ou, no caso, J e K iguais a 1, originando na
sada Qf = Qa, a cada descida de clock.
A entrada dos pulsos se faz atravs da entrada clock do 1 flip-flop, sendo as
entradas clock dos flip-flops seguintes, conectadas s sadas Q dos respectivos
antecessores conforme circuito visto na figura.

Considerando Q0 como bit menos significativo (LSB) e Q3 Como mais
significativo (MSB), temos nas sadas o sistema binrio em seqncia (0000 a
1111). Notamos ainda, que aps a 16 descida de clock, o contador ir reiniciar a
contagem. A figura apresenta toda a seqncia obtida graficamente, a partir da
variao aplicada entrada clock do sistema.

97
13.3.1.2 Contador de Dcada

O contador de dcada o circuito que efetua a contagem em nmeros
binrios de 0 a 9
10
(10 algarismos). Isso significa acompanhar a seqncia do cdigo
BCD 8421 de 0000 at 1001.
Para que o contador conte somente de 0 a 9, deve-se jogar um nvel 0 na
entrada clear assim que surgir o caso 10 (1010), ou seja, no 10 pulso. O circuito de
um contador de dcada assncrono visto na figura.

Temos, neste caso, a seguinte tabela da verdade:

98
Este contador poder ser utilizado como divisor de freqncia por 10 para
uma onda quadrada aplicada entrada clock, pois possui 10 estados de sada.

13.3.1.3 Contador Assncrono Crescente/Decrescente

Podemos construir um contador que execute a contagem crescente ou
decrescente.
Para isso, utilizamos uma varivel de controle que quando assume 1, faz o
circuito executar contagem crescente e quando assume 0, faz a contagem
decrescente.
Este circuito mostrado na figura.

Notamos que, no circuito, quando o controle X estiver em 1, s sadas Q0, Q1
e Q2 estaro bloqueadas, fazendo com que entrem as sadas Q0, Q1 e Q2 nas
entradas clock dos flip-flops respectivamente. Isto far com que o contador conte
crescentemente.
Quando o controle X estiver em 0, a situao investir-se- e, por conseguinte,
o contador contar decrescentemente.
Notamos, ainda, que Q0 ser a sada do bit menos significativo (LSB).
O contador crescente/decrescente tambm denominado Up/Down Counter,
que o termo designativo em ingls.

99
13.3.2 Contadores Sncronos

Estes contadores possuem entradas clock curto-circuitadas, ou seja, o clock
entra em todos os flip-flops simultaneamente, fazendo todos atuarem de forma
sincronizada.
Para que haja mudanas de estado, devemos ento estudar o
comportamento das entradas J e K dos vrios flip-flops, para que tenhamos nas
sadas, as seqncias desejadas.
Para estudarmos os contadores sncronos devemos sempre escrever a tabela
da verdade, estudando quais devem ser as entradas J e K dos vrios flip-flops, para
que estes assumam o estado seguinte. Para isso, vamos utilizar a tabela da verdade
do flip-flop JK.

A partir desta tabela, construmos outra relacionando os estados de sada e
as entradas J e K:

Vamos, a seguir analisar cada caso:

1) Se o flip-flop estiver em 0 (Qa = 0) e quisermos que o estado a ser
assumido seja 0 (Qf = 0), podemos tanto manter o estado do flip-flop (J = 0, K = 0

100
Qf = Qa), como fixar 0 (J = 0, K = 1 Qf = 0), logo, se J = 0 e K = X, teremos a
passagem de Qa = 0 para Qf = 0.

2) Se o flip-flop estiver em 0 (Qa = 0) e quisermos que o estado a ser
assumido seja 1 (Qf = 1), podemos tanto inverter o estado (J = 1, K =1 Qf = Qa),
como fixarmos 1 (J = 1, K = 0 Qf = 1), logo, se J = 1 e K = X, teremos a passagem
de Qa = 0 para Qf = 1.

3) Quando o flip-flop estiver em 1 (Qa = 1) e quisermos que ele v para 0 (Qf
= 0), podemos inverter o estado (J = 1, K = 1 Qf = Qa) ou fixar 0 (J = 0, K = 1 Qf
= 0), logo, se J = X e K = 1, teremos a passagem de Qa = 1 para Qf = 0.

4) Quando o flip-flop estiver em 1 (Qa = 1) e quisermos que ele permanea
em 1 (Qf = 1), podemos manter o estado (J = 0, K = o Qf = Qa) ou fixarmos 1 (J =
1, K = 0 Qf = 1), logo, se J = X e K = 0, teremos a passagem de Qa = 1 para Qf =
1.
De posse dos resultados das entradas J e K dos flip-flops para a seqncia
desejada, obtidos da tabela, efetuamos as simplificaes e montamos um circuito
combinacional que em funo das sadas dos flip-flops ir atuar nestas entradas
para processar as mudanas de estado.
Genericamente, um contador sncrono possui o esquema visto na figura.

101
13.3.2.1 Contador Gerador de uma Seqncia Qualquer

Podemos construir um contador que gere uma seqncia qualquer. Para isso,
basta estabelecermos a seqncia e seguirmos o mtodo j conhecido, ou seja, o
da determinao das entradas J e K. os estados que no fizerem parte da seqncia
devero ser considerados como condies irrelevantes, ou ser encadeados
objetivando atingir o estado inicial.
Para exemplificarmos, vamos construir um contador que gere a seguinte
seqncia: 0 1 2 3 10 13 0.
O loop que o contador deve efetuar para acompanhar a seqncia visto no
diagrama de estados visto na figura.

Notamos que os estados que no pertencem seqncia so: 4, 5, 6, 7, 8, 9,
11, 12, 14 e 15. Vamos fazer, ento, com que o contador, estando no estado 4, aps
o pulso de clock, v para o estado 5, deste para o 6 e assim sucessivamente, at
que o estado 15 v para 0 que inicia a seqncia. Esquematicamente, temos:

102

14 CIRCUITOS MULTIPLEX E DEMULTIPLEX

Os circuitos multiplex so utilizados nos casos em que necessitamos enviar
em certo nmero de informaes, contidas em vrios canais, a um s canal.
Os circuitos demultiplex efetuam a funo inversa dos multiplex, ou seja,
enviam as informaes, vindas de um nico canal, a vrios canais.
Ambos os circuitos so largamente empregados dentro de sistemas digitais,
bem como na rea de Transmisso de dados.

14.1 MULTIPLEX

Como dissemos no incio deste captulo, o circuito multiplex utilizado para
enviarmos as informaes contidas em vrios canais (fios), a um s canal (fio).
Esquematizando o bloco multiplex, temos:

104
14.1.1 Projeto do Circuito de um Multiplex

Para projetarmos um multiplex, devemos relacionar, principalmente, a
possibilidade de que as entradas de seleo iro assumir com a informao de
entrada que deve ser conectada sada. Para isso, montamos uma tabela da
verdade onde sero colocadas todas as possibilidades de seleo e as respectivas
informaes que devem aparecer na sada.
Para mostrarmos passo a passo a elaborao de multiplex, vamos iniciar,
efetuando o projeto de um multiplex de 4 canais ou entradas de informaes.
Para que possamos conectar aleatoriamente 4 entradas sada,
necessitamos de 2 variveis de seleo. Com isso, podemos montar a tabela da
verdade:

Montando a tabela, relacionamos os valores assumidos pela sada para cada
possibilidade das variveis de seleo, obtendo, a partir disso, o respectivo produto
cannico.

Variveis de Seleo: Situao na Sada:

105

Representando o multiplex obtido em bloco, temos:

106
14.1.2 Ampliao da capacidade de um Sistema Multiplex

Podemos, a partir de circuitos multiplex de baixa capacidade, formar outros
para um maior nmero de informaes de entrada. Para entendermos o processo,
vamos montar um multiplex de 4 canais de informao, a partir de outros de apenas
2 canais de informao. A figura mostra, em blocos, o multiplex obtido.

107

108
14.2 DEMULTIPLEX

Entende-se por demultiplex como sendo o bloco que efetua a funo inversa
ao multiplex, ou seja, a de enviar informaes contidas em um canal a vrios canais
de sada. A figura mostra um bloco demultiplex genrico.

As entradas de seleo tm como finalidade escolher qual o canal de
informao de sada que deve ser conectado entrada, ou seja, devem enderear o
canal de sada, ao qual a informao deve se dirigir.

14.2.1 Projeto do Circuito de um Demultiplex

Para projetarmos um demultiplex devemos relacionar, primeiramente, a
possibilidade que as variveis de seleo iro assumir (endereo), com o canal de
sada de informao que deve ser conectado entrada. Para isso, montamos uma
tabela da verdade onde so considerados todas as possibilidades de seleo e os
respectivos canais de informao.
Como exemplo, vamos elaborar um demultiplex de 4 canais. Para que
possamos conectar aleatoriamente uma entrada a 4 canais de sada, necessitamos,

109
como j visto, de 2 variveis de seleo. Com isso, podemos montar a tabela
verdade:

Atravs de uma tabela, notamos que, quando as variveis de seleo
assumirem:

O circuito para executar esta funo visto na figura.

110

Em bloco, o circuito fica representado:

14.2.2 Ampliao da Capacidade de um Circuito Demultiplex

Como nos circuitos multiplex, podemos montar a partir de demultiplexadores
de menor capacidade, outros de maior capacidade, ou seja, maior nmero de canais
de sada.

111
Para entendermos o processo, vamos iniciar com um caso simples, onde
vamos montar um demultiplex de 4 canais a partir de outros de apenas 2 canais de
sada. A figura apresenta esta montagem.

14.3 MULTIPLEX E DEMULTIPLEX UTILIZADOS NA TRANSMISSO DE DADOS

Os circuitos Multiplex e Demultiplex so muito utilizados em transmisso de
dados.
Para isso, basta que tenhamos um bloco no transmissor e um outro no
receptor executando a funo inversa.
Para que haja uma perfeita recepo, necessrio tambm que as variveis
de seleo estejam sincronizadas, ou seja, tanto na transmisso como na recepo,
as variveis de controle devem enviar o mesmo endereo. Basicamente, temos dois
processos de transmisso:

1 Transmisso paralela: atravs de mltiplos fios.
2 Transmisso srie: atravs de 1 fio.

112
Vamos, para analisar os processos, exemplificar a transmisso de dados de 2
bits nos dois modos:

14.3.1 Transmisso Paralela

A configurao do circuito neste tipo de transmisso vista na figura.

LINHA DE TRANSMISSO

14.3.2 Transmisso Srie

A configurao do circuito vista na figura.

LINHA DE TRANSMISSO

113
Neste caso, a entrada da informao feita por 2 fios (2 bits de informao) e
transmitida atravs de um nico fio. Na recepo, teremos a converso para sada
em 2 fios, como na entrada.
O processo apresenta a vantagem de transmitir a informao de modo srie.
Este fato muito importante quando temos uma grande distncia entre o
transmissor e o receptor, pois a linha de transmisso poder ser simplesmente um
par de fios, linha telefnica ou, ainda, um sistema mais complexo utilizando fibras
pticas.
Vejamos a seguir, um sistema de transmisso de dados, utilizando multiplex e
demultiplex de 8 canais de informao, ambos com endereamento seqencial:

114
REFERNCIAS

CAPUANO, Francisco Gabriel; IDOETA, Ivan Valeije. Elementos de Eletrnica
Digital. 33. Ed. So Paulo, rica, 2002, 526p.

MALVINO, Albert Paul, LEACH, Donald P. Eletrnica Digital Princpios e
Aplicaes; lgica seqencial. So Paulo, McGraw-Hill, 1987, 2 v.

PHILIPS SEMICONDUCTORES. Fast TTL Logic Series. Data Handbook, 1992.

CAPUANO,F.G. Exerccios de Eletrnica Digital. So Paulo: rica, 1996.

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