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FACULDADE DE ENGENHARIA
CIRCUITOS SEQUENCIAIS
EXPERIÊNCIA n02
LATCH
Data: 26/02/2011
2. OBJETIVOS:
Montar circuito Latch’s nas configurações acima utilizando CI’s 74LS02 e 74LS08.
3. LISTA DE MATERIAL:
Foi utilizado o placa de estudo Datapol conforme foto 1, o CI’s 74LS02, 74LS08 e
fios jumpes.
Pinagem do CI utilizado:
74LS02 74LS08
4. Montagem no MultiSim:
2
Utilizado o MultiSim 9 da Electronics Workbench para verificar o comportamento
desse circuito através de simulação por computador.
Latch RS
VCC
5V
B
Q
Reset U1A
R1
Key = B
412Ω
74LS02D
A Q_Barrado
Set U1B
R2
Key = A
412Ω
74LS02D
GND
Latch RS Controlado
VCC
5V Reset B
U2A Q
U1A
Key = B
R1
Clock 74LS08D 412Ω
74LS02D
Key = C U2B Q_Barrado
A U1B
R2
Key = A 74LS08D 412Ω
74LS02D
Set
GND
3
No caso da imagem acima temos o reset acionado e o clock em nível alto com isso a
saída Q está com o LED apagado.
Neste caso podemos evitar a passagem do estado proibido (SET e Reset em nível
alto) colocando o Clock em nível baixo.
Latch D
VCC
5V
Reset J1
Set U2A Q
U1A
Key = A
R1
Clock 74LS08D 412Ω
74LS02D
Key = C U3A Q_Barrado
74LS04D U2B
U1B
R2
74LS08D 412Ω
74LS02D
GND
5. CONCLUSÃO:
Através de experiência prática e simulações por computador observamos o
funcionamento do Latch RS, RS Controlado e D. Observando as restrições (Caso
proibido). A parte teórica, prática e simulações foram todas dentro do esperado não
havendo qualquer imprevisto.