UNIVERSIDADE FEDERAL DE SERGIPE (UFS) CENTRO DE CINCIAS EXATAS E TECNOLGICAS (CCET) DEPARTAMENTO DE COMPUTAO (DCOMP)

DISCIPLINA: LAB. DE CIRCUITOS DIGITAIS II PROFESSOR: EDWARD DAVID MORENO ORDOEZ

RELATRIO DE AULA PRTICA N (Prtica 11- LCDII) Semforos Por NOME DA ALUNA Quelita Arajo

DATA (21/06/2011) Prtica

DATA (28/06/2011) Entrega

Laboratrio 08 1 - Introduo Uma mquina de estados finitos uma modelagem de um comportamento, composto por estados, transies e aes. Um estado armazena informaes sobre o passado, isto , ele reflete as mudanas desde a entrada num estado, no incio do sistema, at o momento presente. Uma transio indica uma mudana de estado e descrita por uma condio que precisa ser realizada para que a transio ocorra. Uma ao a descrio de uma atividade que deve ser realizada num determinado momento. Existem diversos tipos de ao: Ao de entrada (no estado): executa a ao quando entra no estado. Ao de sada: executa a ao quando sai do estado. Ao da entrada (da input): executa a ao dependendo do estado presente ou das condies da entrada. Ao de transio: executa a ao quando ocorre uma determinada transio. 2 Objetivo Esta aula de laboratrio objetivou o seguinte experimento: Descrever um programa em VHDL que simule dois semforos. 3 - Cdigo em VHDL:

As cores dos sinais foram codificadas da seguinte maneira: 00 = Vermelho 01 = Amarelo 10 = Verde Explicando o cdigo, temos que a mquina de estados possui as entradas clk (clock) e reset, as sadas s01 e s02. A entrada clk fica mudando de 0 para 1. No instante em que o reset ativado (reset = 1 ) a mquina entra no estado idle. Na prxima borda de subida do clock, se a entrada clk for igual a 1 , a mquina passa do estado idle para o est01, onde o s01 passa a ser 00 (vermelho) e o s02 10 (verde). Na prxima borda de subida do clock, a mquina muda da est01 para est02, onde o s01 continua sendo 00 (vermelho) e o s02 passa a ser 01 (amarelo). Na prxima borda de subida do clock, a mquina muda da est02 para est03, onde o s01 passar a ser 10 (verde) e o s02 passa a ser 00 (vermelho). Na prxima borda de subida do clock, a mquina muda da est03 para est04, onde o s01 passa a ser 01 (amarelo) e o s02 continua sendo 00 (vermelho). Na borda de subida do clock seguinte, como a entrada igual a 0 , a mquina passa para o estado idle, caso fosse igual a 1 , a mquina voltava para a est01. No estado idle, preciso que ocorra uma borda de subida do clock e o evento seja igual a 1 simultaneamente para que a mquina passe para a est01, dando incio a um novo ciclo.
4 - Procedimentos Experimentais

A compilao e simulao foi realizada em uma FPGA Cyclone II, de tipo EP2C35F672C6, da Altera utilizando a plataforma Quartus II 9.0.
5 Resultados Elementos Lgicos Nmero de Pinos 9/ 33.216 6 / 475 Tempo de Atraso (tco) 7.800 ns

6 - Simulao Funcional Simulao feita em hexadecimal: y X : representa idle; y 0 : representa sinal vermelho; y 1 : representa sinal amarelo; y 2 : representa sinal verde.

No incio da simulao, as sadas dos dois semforos so X, por estarem no idle. Aps a segunda ativao do rst, as sadas no voltam para X devido a realimentao. 7- State Machine Viewer Este recurso do Quartus gera o diagrama de estados. A imagem a seguir representa o do semforo:

8 - Consideraes Finais O objetivo deste experimento foi aprimorar os conhecimentos de circuitos sequenciais e mquinas de estados. Desta vez, o experimento exigiu mais esforo, para analisar o problema, deduzir a mquina de estados dele e, enfim, program-la no VHDL.