Eletrônica Digital-Parte I

Compndio de Eletrnica Digital
ELETRNICA DIGITAL- PARTE I
Universidade Federal
do Par
Miguel Wanzeller
PARA O LEITOR- Este trabalho um
estudo bastante abrangente dos princpios e
tcnicas de sistemas digitais modernos. Ele
aborda os princpios fundamentais dos
sistemas digitais e trata de forma
generalizada e abrangente os mtodos de
aplicao de projetos digitais. Muito embora
alguma noo de eletrnica bsica possa ser
til, a maior parte desse material no exige
esse tipo de conhecimento.
Prof. Miguel Wanzeller
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SUMRIO
C. Captulo 1
Sistema de Numerao e Circuitos Aritmticos
1. Introduo
1.1. Converso de Binrio para Decimal
1.2. Converso de Decimal para Binrio
1.3. Sistema de Numerao Hexadecimal
1.4. Cdigo BCD
1.5. Cdigos Alfanumricos
1.6. Deteco de Erros pelo Mtodo da Paridade
1.7. Circuito Gerador e Verificador de Paridade
A. Captulo 2
Circuitos Lgicos Combinacionais e Funes Booleanas
2. 1. Introduo
2.2. Operao OR e Tabela-verdade
2.3. Descrio Algbrica de Circuitos Lgicos
2.4. Implementando Circuitos Lgicos a Partir de Funes Booleanas
2.5. Teoremas Booleanos
2.6. Circuitos Lgicos Combinacionais
2.7. Forma de Soma-de-produtos
2.8. Simplificao de Circuitos Lgicos
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2.9. Projetando Circuitos Lgicos Combinacionais
2.10. Mtodo do Mapa de Karnaugh
2.11. Circuitos OU EXCLUSIVO (EX- OR ou X-OR) e NOR-EXCLUSIVO (EX-NOR ou XNOR)
E. Captulo 3
Flip-Flops e Dispositivos Correlatos
3.1. Introduo
3.2. Latch com Portas NAND
3.3. Sinais com Clock e FF-FFs com Clock
3.4. Consideraes sobre Temporizao em FF-FFs
3.5. FFs S-R com Clock
3.6. FFs J-K com Clock (a)Borda Positiva (b) Borda Negativa
3.7. FFs Tipo D com Clock
3.8. Transferncia Paralela de Dados
3.9. Entradas Assncronas
3.10. Armazenamento e Transferncia de Dados
3.11. Transferncia Serial de Dados: Registradores de Deslocamento
3.12. Transferncia Serial de Dados entre Registradores: Registradores de Deslocamento
3.13. Transferncia Paralela versus Serial
3.14. Diviso de Frequncia e Contagem
3.15. Aplicaes ao microcomputador
3.16. Multivibradores Monoestveis
3.17. Circuitos Geradores de Clock
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D. Captulo 4
Representaes Numricas e Circuitos Aritmticos
4.1. Introduo
4.2. Adio Binria
4.3. Representao de Nmeros com Sinal
4.4. Representao de Nmero com Sinal Usando Complemento de 2
4.5. Caso Especial na Representao do Complemento de 2
4.6. Adio no Sistema de Complemento de 2
4.7. Multiplicao de Nmeros Binrios
4.8. Multiplicao no Sistema de Complemento de 2
4.9. Diviso Binria
4.10. Adio BCD
4.11. Aritmtica Hexadecimal
4.12. Subtrao Hexadecimal
4.13. Representao Hexadecimal de Nmero com Sinal
4.14. Circuito Aritmtico
4.15. Unidade Lgica e Aritmtica
4.16. Somador Binrio Paralelo
4.17. Projeto de um Somador Completo
4.18. Meio Somador
4.19. Somador Paralelo Completo com Registradores
4.20. Notao para Registradores
4.21. Propagao do Carry
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4.22. Somador Paralelo em CI
4.23. Conexo em Cascata de Somadores em Paralelo
4.24. Sistema de complemento de 2
F. Captulo 5
Contadores e Registradores
5.1. Introduo
5.2. Contadores Assncronos
5.3. Atraso de Propagao em Contadores Assncronos
5.4. Contadores Sncronos
5.5. Contadores de Mdulo 2 N
5.6. Circuitos Integrados de Contadores Assncronos
5.7. Contador Assncrono Decrescente
5.8. Contadores Sncronos Decrescentes e Crescentes/Decrescentes
5.9. Contadores com Carga Paralela
5.10. O CI 74LS193/HC193
5.11. Decodificador em Contador
5.12. Spike de Decodificador
5.13. Ligao em Cascata de Contadores BCD
5.14. Aplicao de Contadores
5.15. Projetos de Contadores Sncronos
5.16. Motor de Passo
B.Captulo 6
Circuitos Lgicos MSI
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6.1. Introduo
6.2. Decodificadores
6.3. Decodificadores BCD para Decimais
6.4. Decodificadores/Drivers BCD para Decimais
6.5. Decodificadores/Drivers para 7 Segmentos
6.6. Display de LEDs Anodo Comum Versus Catodo Comum
6.7. Display de Cristal Lquido
6.8. Codificadores
6.9. Codificadores de Prioridade
6.10. Codificadores de Prioridade Decimal para BCD
6.11. Multiplexadores (Seletores de Dados)
6.12. MUX Bsico de 2 Entradas
6.13. MUX de 4 Entradas
6.15. MUX Qudruplo de 2 Entradas
6.16. DEMUX (Distribuidor de Dados)
6.17. Comparador de Magnitude
6.18. Tristate (Trs Estados) para TTL.
6.19. Barramento de Dados
Captulo 1
Sistema de Numerao e Circuitos Aritmticos
Contedo
1. Introduo
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1.4. Cdigo BCD
Neste captulo voc VAI APRENDER
1.1. Converter um nmero de um sistema de numerao (decimal, binrio ou hexadecimal) no
seu equivalente em qualquer outro sistema de numerao.
1.2. Citar as vantagens do sistema de numerao hexadecimal.
1.3. Contar em hexadecimal.
1.4. Representar nmeros decimais usando o cdigo BCD; citar os prs e os contras no uso do
cdigo BCD.
1.5. Compreender a diferena entre BCD e binrio puro.
1.6. Compreender o propsito dos cdigos alfanumricos, como o cdigo ASCII.
1.7. Explicar o mtodo de paridade para deteco de erro.
1.8. Determinar o bit de paridade a ser acrescentado a uma sequncia de dados.
1.1. Introduo
O sistema de operao binria o mais importante sistema de numerao em sistemas
decimais. Entretanto, existem outros igualmente importantes. O sistema decimal, por exemplo,
importante na medida em que os valores decimais tm que ser convertidos para binrios
antes de entrar em um sistema digital. O sistema de numerao base hexadecimal tem a grande
vantagem de poder ser facilmente convertido para o sistema binrio e vice-versa.
Existe um outro mtodo de representar quantidades decimais com dgitos de codificao
binria que no , na realidade, um sistema de numerao, mas facilita a converso entre o
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cdigo binrio e o sistema de numerao decimal. Este cdigo chamado: decimal codificado
em binrio (BCD).

Qualquer nmero binrio pode ser convertido para o seu equivalente decimal em
decimal simplesmente somando-se os pesos ou valores posicionais das vrias posies que
contiverem 1 no nmero binrio. Para ilustrar
Exemplo 1.1
Exemplo 1.2
O bit mais significativo (Most Significant Bit- MSB) o da esquerda (o de maior peso) e o
menos significativo (Least Significant Bit-LSB) o da direita (o de menor peso). No primeiro
exemplo, o MSB tem peso 24 e o LSB tem peso 20. No segundo exemplo, o MSB tem peso 27
e o LSB tem peso 20.
Exemplo 1.3
O MSB tem peso 23 e o LSB tem peso 2-3.

Existem dois mtodos para converter um nmero decimal inteiro no seu equivalente no
sistema binrio. No primeiro, o processo inverso j descrito nos trs exemplos anteriores,
seo 1.1. O nmero decimal expresso como uma soma de potncias de 2 na qual os 1s e os
0s so colocados nas posies corretas dos bits. Para ilustrar:
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Exemplo 1.4
Exemplo 1.5
Divises Sucessivas
Um outro mtodo para converter um nmero decimal inteiro usa-se divises sucessivas
por 2. A converso ilustrada a seguir requer divises sucessivas pelo nmero decimal 2 e a
escrita , de modo inverso, dos restos de cada diviso at que um quociente zero seja obtido.
Esse processo tambm pode ser usado para converter de decimal para qualquer outro sistema
de numerao.
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O sistema de numerao decimal usa a base 16, tendo, portanto 16 smbolos possveis
para os dgitos. Ele utiliza os dgitos de 0 a 9 mais as letras A, B, C, D, E, F como os 16
smbolos.
Converso de Hexa para Decimal
Exemplo 1.6
Exemplo 1.7
Converso de Decimal para Hexa

Exemplo 1.8
Exemplo 1.9
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Converso de Hexa para Binrio

Exemplo 1.10
Converso de Binrio para Hexa

Exemplo 1.11
Contagem em Hexadecimal
Quando contamos em Hexa, cada posio de dgito pode ser incrementada (aumentada de 1)
de 0 at F. Uma vez que uma posio de dgito alcance o valor F, ela volta a 0, e a prxima
posio de dgito incrementada O fato que voc no precisa fazer nenhum clculo. Isto est
ilustrado nas seguintes sequncias de contagem Hexa:
(a)1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 1A, 1B, ...
1F, 20, 21, 22,....29, 2A, 2B,...2F, 30, 31, 32,...38, 39, 3A
(b) 38, 39, 3A, 3B, 3C, 3D, 3E, 3F, 40, 41, 42,...
(c) 6F8, 6F9, 6FA, 6FB, 6FC, 6FD, 6FE, 6FF, 700
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1.4. Cdigo BCD

Quando nmeros, letras ou palavras so representados por um grupo especial de
smbolos, dizemos que eles esto codificados, sendo o grupo de smbolos denominado cdigo.
Vimos que algumas converses entre decimal e binrio podem se tornar longas e
complicadas para nmeros grandes. Por isso, uma maneira de codificar nmeros decimais que
combine algumas caractersticas dos dois sistemas, binrio e decimal, usada em
determinadas situaes.
Se cada dgito de um nmero decimal for representado pelo seu equivalente em binrio,
o resultado ser um cdigo denominado decimal codificado em binrio (BCD). Como um
dgito pode ter no mximo o valor 9, so necessrios 4 bits para codificar cada dgito.
Exemplo 1.12
Exemplo 1.13
O cdigo BCD representa cada dgito de um numero binrio de 4 bits. So usados apenas
nmeros de 4 bits entre 0000 e 1001. O cdigo BCD no usa os nmeros 1010, 1011, 1100,
1101, 1110, 1111. Em outras palavras, so usados apenas 10 dos 16 possveis grupos de 4 bits.
Se qualquer um desses nmeros de 4 bits proibidos aparecer alguma vez em uma mquina que
use o cdigo BCD, , geralmente,uma indicao de que ocorreu algum erro.
Exemplo 1.14
Converter
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Em seu equivalente decimal.
Exemplo 1.15
Converter o nmero BCD
em seu equivalente binrio.

Alm de dados numricos, um computador precisa ser capaz de manipular informaes
no numricas. Isto , deve reconhecer cdigos que representam letras do alfabeto (maisculas
e minsculas),sinais de pontuao, nmeros (de 0 a 9) e outros caracteres tais como +, #, %, *
e assim por diante. Podemos afirmar que um cdigo alfanumrico representa todos os
caracteres e funes encontrados em um teclado de computador.
Cdigo ASCII
O cdigo alfanumrico mais amplamente usado no planeta o American Standard Code
for Information Interchange (ASCII-pronuncia-se askii). um cdigo de 7 bits tendo,
portanto, 27= 128 representaes codificadas o que mais do que suficiente para representar
todos os caracteres de um teclado padro. A tabela1 mostra uma listagem parcial do cdigo
ASCII. A tabela fornece os equivalentes hexa e decimal. Alm do cdigo binrio de 7 bits para
cada caractere a tabela apresenta o equivalente hexa.
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Exemplo 1.16
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A mensagem a seguir uma mensagem codificada em ASCII. Qual a mensagem?
Soluo
Converta cada cdigo de 7 bits no seu equivalente hexa
Os resultados so
Agora localize esses valores hexa na tabela 1 e determine o caractere representado por cada
um. Os resultados so
HELP
Exemplo 1.17
A seguinte mensagem, codificada em ASCII j preenchida com um zero esquerda,
armazenada em posies sucessivas na memria de um computador.
Soluo
Agora s localizar esses valores na tabela1correspondente aos caracteres. Os resultados so
STOP
O cdigo ASCII usado para transferncia de informaes entre um computador e dispositivo
de entrada e sada como terminais de vdeo e impressora. Um computador o utiliza tambm
internamente para armazenar informaes que um operador digita no teclado.

A movimentao de dados e cdigos binrios de um local para outro a operao mais frequente
usada em sistemas digitais. Vejamos alguns exemplos:
Transmisso de voz digitalizada por um enlace(link) de micro-ondas;
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O armazenamento e a recuperao de dados armazenados em dispositivo de
memorizao externa, como discos magnticos e fitas;
A transmisso de dados digitais de um computador para outro que esteja distante
por meio da linha telefnica (usando um modem). Essa a principal maneira de
enviar e receber dados pela internet.
Quando uma informao transmitida de um dispositivo para outro, h a possibilidade de
ocorrncia de erros quando o receptor no recebe uma mensagem idntica a que foi enviada
pelo transmissor. A principal causa de erro de transmisso o rudo eltrico que consiste em
variaes aleatrias na tenso ou corrente que esto presentes em todos os sistemas
eletrnicos.
A maioria dos equipamentos digitais atuais projetada para ser relativamente livre de rudo.
Entretanto, como os sistemas digitais transmitem centenas e at milhes de bits por segundo,
de modo que mesmo uma pequena taxa de ocorrncia de erros pode ser desastrosa. Quando
uma informao transmitida de um dispositivo (transmissor) para outro (receptor) h a
possibilidade de ocorrncia de erros quando o receptor no recebe uma informao idntica
quela que foi enviada pelo transmissor. Da muitos sistemas digitais utilizarem algum mtodo
de deteco (algumas vezes de correo) de erros. Um mtodo muito usado para deteco de
erros o mtodo da paridade.
Bit de Paridade
Um bit de paridade consiste em um bit extra, anexado ao conjunto de bits do cdigo a ser
transferido de um local para outro. O bit de paridade pode ser 0 ou 1, dependendo do nmero
de 1s contido no conjunto de bits do cdigo. Dois mtodos so usados.
1. Mtodo da paridade par
2. Mtodo da paridade mpar
No mtodo da paridade par, o valor de bit de paridade determinado para que o nmero total
de 1s no conjunto de bits do cdigo (incluindo o bit de paridade) seja um numero par. Por
exemplo, suponha que o conjunto de bits seja 1000011. Esse o bit ASCII do caractere C.
Esse conjunto de bits tem 3 1s; portanto, anexamos um bit de paridade par igual a 1 para
tornar par o numero total de 1s. O novo conjunto de bits, incluindo o bit de paridade, passa a
ser:
11000011
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Onde o bit 1 da esquerda o bit de paridade anexado.
Se o grupo de bits do cdigo contiver um nmero par de 1s, o bit de paridade ter o valor 0.
Por exemplo, se o numero de bits do cdigo fosse 1000001(cdigo ASCII para A), o bit de
paridade designado seria 0, de modo que o novo cdigo, incluindo o bit de paridade, seria
01000001
O mtodo de paridade impar usado exatamente da mesma maneira, exceto que o bit de
paridade determinado para que o nmero total de 1s, incluindo o bit de paridade, seja impar.
Por exemplo, para o grupo de bits 1000001, deve ser 1, e para o grupo de bits 1000011, deve
ser 0. importante observar que a paridade utilizada seja par ou impar, o bit de polaridade
passa a ser parte do cdigo atual da informao. O bit de paridade gerado para detectar erros
de um s bit que ocorram durante a transmisso de um cdigo de um local para outro. Por
exemplo, suponhamos que o caractere A seja transmitido e que seja usada a paridade impar. O
cdigo transmitido seria 11000001. Quando o circuito receptor recebe esse cdigo, ele verifica
se o cdigo contm um nmero impar de 1s (incluindo o bit de paridade). Em caso afirmativo,
o receptor considera que o cdigo foi recebido corretamente. Agora suponha que, devido
algum rudo ou mau funcionamento do receptor seja recebido o seguinte cdigo: 11000000. O
receptor identificar que o cdigo tem um nmero par de 1s. Isso significa, para o receptor,
que h um erro no cdigo. Entretanto, no h uma maneira de o receptor identificar qual bit
est errado porque ele no sabe o cdigo correto.
verdade que o mtodo da paridade no funcionar se ocorrer erros em 2 bits, porque 2 bits
errados no geram alterao na paridade do cdigo. Na prtica o mtodo da paridade usado
apenas nas situaes em que a possibilidade de erro de um nico bit baixa e, em 2 bits
essencialmente zero.
Quando se usa o cdigo de paridade, tem que haver uma concordncia entre o transmissor e o
receptor em relao ao tipo de paridade (par ou impar) a ser usada. Embora no exista
nenhuma vantagem de um mtodo sobre o outro, a paridade par mais usada. O transmissor
anexa um bit a cada unidade de informao transmitida. Por exemplo, se o transmissor est
enviando um dado codificado em ASCII, ele anexar um bit de paridade a cada conjunto
ASCII de 7 bits. Quando o receptor analisar o dado recebido ele analisar se a quantidade de
1s de cada conjunto de bits (incluindo o bit de paridade ) est de acordo com o mtodo de
paridade escolhido previamente. Essa operao frequentemente denominada verificao de
paridade dos dados. Quando um erro for detectado, o receptor poder enviar uma mensagem
de volta ao transmissor, solicitando a retransmisso do ltimo conjunto de dados.
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Exemplo 1.18
A comunicao entre computadores remotos acontece, muitas vezes, por rede telefnica. Por
exemplo, a comunicao pela internet ocorre via rede telefnica. Quando um computador est
transmitindo uma mensagem para outro, a informao , normalmente, codificada em ASCII.
Quais seriam as cadeias de caracteres de bits transmitidas por um computador para enviar a
mensagem HELLO usando ASCII com paridade par.
Soluo
Primeiro determine o cdigo ASCII de cada caractere da mensagem. Em seguida, conte o
nmero de 1s de cada cdigo. Se o nmero de 1s for par, anexe um 0 como o MSB. Caso o
nmero de zero seja impar, anexe o 1 como MSB. Desta maneira, os cdigos de 8bits (byte)
resultantes tero, todos, uma quantidade par de 1s (incluindo o bit de paridade).
H=01001000
E=11000101
L=11001100
L=11001100
0=11001111

Na seo anterior vimos que um transmissor pode anexar um bit de paridade em um
conjunto de bits de dados antes de transmiti-lo ao receptor. Vimos tambm que esse bit de
paridade permite ao receptor detectar qualquer erro em um nico bit que tenha ocorrido na
transmisso. A Fig.2.28 mostra um exemplo de um tipo de circuito lgico que usado para
gerao de paridade e verificao de paridade. Esse exemplo particular usa um grupo de
quatro bits como os dados a serem transmitidos, fazendo uso da paridade par. Esse circuito
pode ser facilmente adaptado para usar paridade impar e um nmero qualquer de bits.
Na Fig.1.1(a), o conjunto dos dados a serem transmitidos, so aplicados ao circuito

gerador de paridade, que produz um bit de paridade par, p, em sua sada. Esse bit de paridade
transmitido para o receptor juntamente com os bits do dado original, totalizando cinco bits. Na
Fig.1.1(b) esses cinco bits (dado + paridade) entram no circuito verificador de paridade do
receptor o qual gera uma sada de erro, E, que indica se ocorreu, ou no, um erro em um nico
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bit. No deve ser surpreendente que esses circuitos empregam portas XOR quando
consideramos que uma nica porta XOR opera de tal forma que gera uma sada em nvel 1 se
o nmero de 1s nas entradas for impar, e uma sada em nvel 0, se o nmero de 1s nas entradas
for par.
Fig.1.1 (a) Gerador de paridade (b) Verificador de paridade.
Exemplo 1.19
Determine a sada do gerador de paridade para cada um dos seguintes conjuntos de
dados de entrada, D3, D2, D1, D0: a) 0111; (b)1001; (c) 0000; (d) 0100. Ver Fig.2.31(a).
Soluo
Para cada caso, aplique os nveis s entradas do gerador de paridade e percorra o
circuito passando por cada porta lgica at chegar sada p. Os resultados so (a) 1; (b) 0; (c)
0; (d) 1.Observe que p gera um nvel 1 apenas quando o dado original contm um nmero
impar de 1s. Assim, o nmero total de 1s enviado ao receptor (dado + paridade) ser par.
Exemplo 1.20
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Determine a sada do verificador de paridade Fig.2.31(b) para cada um dos conjuntos

de dados enviados pelo transmissor:
Soluo
Para cada caso, aplique os nveis s entradas do verificador de paridade e percorra o
circuito passando por cada porta lgica at chegar sada E. Os resultados so: (a) 0; (b) 0; (c)
1; (d) 1. Observe que a sada E gera um nvel 1 apenas quando um nmero impar de 1s
aparece nas entradas do verificador de paridade. Isso indica que um erro ocorreu, porque est
sendo usada a paridade par.
A Captulo 2
Circuitos Lgicos Combinacionais
Contedo.
2. 1. Introduo
2.2. Operao OR e a Porta OR
2.3. Descrevendo Circuitos Lgicos Algebricamente
2.4. Implementando Circuitos Lgicos a Partir de Funes Booleanas
2.7. Forma de Soma de Produtos
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2.11. Circuitos OU EXCLUSIVO (EX- OR ou X-OR) e NOR-EXCLUSIVO (EX-NOR ou XNOR).
1. Converter uma expresso Lgica em uma Expresso de Soma de Produtos.
2. Executar os Passos Necessrios para Obter a Forma mais Simplificada de uma Expresso de
Soma de Produto.
3. Usar a lgebra Booleana e o Mapa de Karnaugh como Ferramentas para Simplificao e
Projeto de Circuitos Lgicas.
4. Explicar o Funcionamento dos Circuitos EXCLUSIVE-OR e EXCLUSIVE-NOR.
5.Projetar Circuitos Lgicos Simples sem Auxilio da Tabela- Verdade.
6. Implementar Circuitos de Habilitao.
1.1. Introduo
Os circuitos digitais so projetados para produzir tenses de sada que se encontrem
dentro das faixas de tenses determinadas para os nveis 0 e 1(binrio 0, entre 0V e 0,8V;
binrio1, entre 2V e 5V) e para responder a tenses de entrada previsveis que estejam dentro
de faixas definidas para os nveis 0 e 1. Isso significa dizer que um circuito digital responder
da mesma maneira para tenses de entrada que se encontrem dentro da faixa permitida para o
nvel zero e que no far distino entre tenses de entrada que estejam dentro da faixa
permitida para o nvel 1.
O modo como um circuito digital responde a uma entrada determinado pela lgica do
circuito. Cada tipo de circuito digital obedece a um determinado conjunto de regras lgicas.
Por essa razo, os circuitos digitais so tambm chamados circuitos lgicos,
Em lgica existem apenas duas condies possveis para qualquer entrada ou sada:
verdadeira ou falsa. O sistema binrio de numerao utiliza apenas dois dgitos, 1 e 0, por
isso perfeito para representar relaes lgicas.
2.2. Operao OR e a Porta OR

A operao OR a primeira das trs operaes booleanas bsicas a ser estudada. A
operao booleana para operao OR
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X=A+B
Nessa expresso o sinal + no representa a adio convencional; representa a operao OR.
Ela semelhante a operao convencional da adio, exceto para o caso em que A e B forem
1; a operao lgica OR produz 1+1=1, no 1+1=2. Na lgebra booleana, 1 significa nvel
alto. De forma que nunca podemos ter um resultado maior que 1. O mesmo vlido para uma
combinao de trs entradas que usa operao OR. Assim teremos X= A+B+C. Se
considerarmos todas as trs entradas em nvel 1 teremos
X=1+1+1=1
A expresso x=A+B lida como x igual a A OR B.
Porta OR
Em circuitos digitais, uma porta OR um circuito que tem duas ou mai entradas e cuja
sada a combinao das entradas resultante da operao OR. A Fig.1.1(b) mostra o smbolo
lgico para uma porta OR de duas entradas. As entradas A e B so nveis lgicos de tenso e a
sada x um nvel lgico de tenso cujo valor o resultado da operao OR entre A e B; ou
seja, X= A + B. Como pode ser observado desta expresso, a sada s ter nvel lgico 0 se
ambas as entradas apresentarem nvel lgico 0. A Fig.1.1(a) a tabela verdade da porta OR.
(Uma tabela verdade uma tcnica para descrever como a sada de um circuito lgico depende
dos nveis lgicos presentes nas entradas do circuito. Essa tabela relaciona todas as
combinaes possveis para os nveis lgicos presentes nas entradas A e B com o
correspondente nvel lgico na sada x). Esta idia pode ser estendida para quando houver
mais de duas entradas.
(a)
(b)
Fig.2.1. (a) Tabela verdade; (b) Smbolo lgico de uma porta OR de duas entradas.
Exemplo 2.1
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Determine a sada da porta OR mostra da na Fig.2.2. As entradas da porta OR so A e B que
variam de acordo com o diagrama de tempo apresentado.
Fig. 2.2 do exemplo 2.1.
Exemplo 2.2
Determine a forma de onda de sada da Fig.2.3.
Fig. 2.3 do outro exemplo 2.2.

Operao AND (E) e a Porta AND
A operao AND a segunda operao bsica. A tabela verdade da Fig.2.4(a) mostra o
que acontece quando duas entradas A e B so combinadas usando uma operao AND para
gerar a sada x. A tabela mostra que x ser 1 apenas se A=B=1. Para qualquer outro caso a
sada ser 0. Essa idia pode ser estendida para portas AND com mais de duas entradas.
A expresso booleana para a operao AND
X=A.B ou X=AB
Essa expresso lida como X igual a A AND B
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(a)
(b)
Fig.2.4. (a) Tabela verdade; (b) Smbolo lgico de uma porta AND de duas entradas
Exemplo 2.3
Determine a sada x da porta AND na Fig.2.5 para as formas de onda de entrada dadas.
Fig.2.5 do exemplo 2.2.
Exemplo 2.4
Determine a forma de onda de sada x para a porta AND mostrada na Fig.2.6

A operao NOT tambm chamada de inversor diferente das operaes OR e
AND pelo fato de poder ser realizada sobre uma nica varivel de entrada. Se uma varivel A
for submetida a uma operao de inverso, o resultado x pode ser expresso como,
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x A
Onde a barra sobre o nome da varivel representa a operao inverso. Ela lida
como x igual a A negado ou x igual ao inverso de A.
O Circuito Inversor
A Fig.2.7.(b) mostra o smbolo para o circuito NOT
(a)
(b)
(c)
Fig.2.7. (a)Tabela verdade; (b) smbolo do circuito lgico inversor; (c) exemplos de formas de
onda.
2.3. Descrevendo Circuitos Lgicos Algebricamente

Qualquer circuito lgico, no importando sua complexidade, pode ser descrito usando as
trs operaes booleanas bsicas, porque as portas OR, AND e INVERSOR so os blocos
fundamentais dos sistemas digitais.
Considere, por exemplo, o circuito da Fig.2.8(a) o qual tem trs entradas (A, B e C) e
uma nica sada x. Usando as expresses booleanas de cada porta, podemos determinar
facilmente a expresso lgica de sada.
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(a)
Fig.2.8. (a) Circuito lgico com sua expresso booleana.
(b)
Fig.2.8. (b) Circuitos lgicos com inversores e suas expresses booleanas.
2.4. Implementando Circuitos Lgicos a Partir de Funes

Booleanas.
Quando a operao de um circuito definida por uma expresso booleana, podemos
desenhar o diagrama do circuito lgico a partir da expresso. Por exemplo, se precisarmos de
Pgina 25

um circuito definido por x= A.B. C sabemos imediatamente que precisamos de uma porta
AND de trs entradas. Se precisarmos de um circuito definido por x=A+ B , podemos usar
uma porta OR de duas entradas e um inversor em uma das entradas. O mesmo raciocnio
aplicado a esses casos simples pode ser estendido para casos mais complexos.
Exemplo 2.5
Seja a expresso AB + B C, desenhe o diagrama do circuito.
Soluo

Os teoremas booleanos nos ajudam a simplificar expresses lgicas e circuitos lgicos. O
primeiro grupo de teoremas apresentado na Fig.2.10. Em cada teorema x uma varivel
lgica que pode ser 1 ou 0. Cada teorema est acompanhado por um circuito lgico que
demonstra sua validade:
Pgina 26
Fig.2.10. Teoremas para uma nica varivel.

O segundo grupo de teoremas formado com mais de uma varivel:
Teorema de DeMorgan
Pgina 27

J estudamos o funcionamento de todas as portas lgicas bsicas e tambm
estudamos lgebra booleana para descrever e analisar circuitos feitos a partir de combinao
de portas lgicas. Esses circuitos so classificados como circuitos lgicos combinacionais,
porque, em qualquer instante de tempo, o nvel lgico da sada do circuito depende da
combinao dos nveis lgicos de entrada. Um circuito combinacional no possui a
caracterstica de memria, portanto, sua sada depende apenas dos valores atuais das entradas.
2.7. Formas de Soma-de-Produtos

Os mtodos de simplificao e projetos de circuitos lgicos que estudaremos
exigem que a expresso esteja na forma de soma-de-produtos. Eis alguns exemplos de
expresses desse tipo:
Cada uma dessas expresses na forma de soma-de-produtos consiste de dois ou mais

termos AND (produtos) conectados por uma operao OR. Cada termo AND consiste de uma
ou mais variveis que aparecem individualmente na sua forma complementada ou no
complementada. Observe que o sinal de inverso no pode cobrir mais de uma varivel em
um termo.
Produto-de-Somas
Uma outra forma geral para expresses lgicas usada, s vezes, no projeto de circuitos
lgicos. Ela chamada produto-de-somas e consiste de dois ou mais termos OR (soma)
conectados por operaes AND. Cada termo OR contm uma ou mais variveis na sua forma
complementada ou no complementada:
Pgina 28

Uma vez obtida a expresso de um circuito lgico, podemos ser capazes de reduzi-la a
uma forma mais simples, que contenha um menor nmero de termos ou variveis em um ou
mais termos da expresso. Essa expresso pode ser usada para implementar um circuito que
equivalente ao circuito original, mas que contm um menor nmero de portas e conexes.
Exemplo 2.6
Simplifique a expresso do circuito da Fig.2.11(a).
O primeiro passo determinar a expresso para a sada. O resultado
Teorema De Morgan.
Com a expresso em forma de soma-de-produtos, devemos procurar por variveis comuns

dentre os vrios termos com a inteno de fatorar. O primeiro e terceiro termos tm AC em
comum, que pode ser fatorado:
B B 1
Z AC AB A(C B )
Este resultado no poder ser mais simplificado. A implementao do circuito mostrada na

Fig.2.11(b):
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Exemplo 2.7
Simplifique a expresso do circuito da Fig.2.12.
Soluo
Fig.2.12. (a) circuito proposto; (b) circuito soluo.
Exemplo 2.8
Pgina 30

Simplifique a expresso:
Soluo
Vamos ver dois modos diferentes para chegar ao mesmo resultado.
Mtodo 1
Os primeiros dois termos na expresso tm o produto AB em comum. Assim,
Podemos fatorar a varivel A de ambos os termos:
Aplicando o teorema (15)
Mtodo 2
A expresso original :
Os primeiros dois termos tm AB em comum. O primeiro e o ltimo tm AC em comum.

Como saber se podemos fatorar AB dos dois primeiros termos ou AC dos dois termos
extremos? Na verdade, podemos fazer ambos usando o termo ABC duas vezes, onde
adicionamos um termo extra ABC (teorema (7)):
Agora podemos fatorar AB dos dois primeiro termos e AC dos dois ltimos termos,
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Essa tcnica foi baseada em teoremas da lgebra booleana e depende de inspirao e prtica
do usurio.
Exemplo 2.9
Simplifique:
Soluo
Inicialmente use o teorema de De Morgan no primeiro termo:
Multiplicando-se obtemos,
Visto que
o primeiro termo eliminado.
Esta a forma de soma-de-produtos desejada. O primeiro e o ltimo termos

comum B C , e o segundo e o terceiro termos tm o fator comum A D . Assim,
Agora, sabemos que
(teorema 15)
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tm o fator

Este mesmo resultado seria alcanado com outras escolhas para fatorao. Depende muito da
criatividade de cada um.
Exemplo 2.10
Simplifique a expresso:
A expresso pode ser colocada sob a forma de soma-de-produtos multiplicando todos os

termos,
O primeiro, terceiro e o ltimo termos podem ser eliminados e o quinto pode ser simplificado.
Isto resulta em,
Podemos fatorar
BD
de cada termo e obter,
Exemplo 2.11
Simplifique o circuito da Fig.2.13(a)
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Fig. 2.13. Figuras do Exemplo 2.11
Soluo
A expresso para a sada z :
Multiplicando para conseguir a forma de soma-de-produtos, obtemos,
Eliminando o primeiro e o quarto termos,
Esta expresso est implementada na Fig.2.13(b). Se for comparado com o circuito original,
vemos que ambos os circuitos contm o mesmo nmero de portas e conexes. Neste caso, o
processo de simplificao produziu um circuito equivalente e no um circuito mais simples.
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Exemplo 2.12
Simplifique:
Voc pode mexer daqui, mexer dali e mexer e no conseguir simplificar esta
expresso.
Quando o nvel de sada desejado de um circuito lgico dado para todas as condies de
entrada possveis, os resultados podem ser convenientemente apresentados em uma tabelaverdade. A expresso booleana para o circuito requerido pode ento ser obtida a partir da
tabela-verdade.
Por exemplo, considere o circuito da Fig.2.14, abaixo, em que uma tabela-verdade mostrada
para um circuito que tem duas entradas A e B e uma sada x. A tabela mostra que a sada ser x
ser nvel 1 apenas para o caso em que A=0 e B=1. Agora resta determinar que circuito lgico
produz a operao desejada. Da tabela-verdade podemos escrever: x= A B.
Fig.2.14. Circuito que produz uma sada em nvel 1 apenas para a condio A=0 e B=1.
Exemplo 2.13
Outro exemplo com duas entradas
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Fig. 2.15 do exemplo 2.13.
Exemplo 2.14
Exemplo com trs entradas
Tabela
(a)
(b)
Fig.2.16. Figuras do exemplo 2.14 com trs entradas (a) tabela verdade; (b) circuito lgico
simplificado.
Procedimento Completo de Projeto

Uma vez que a expresso de sada tenha sido determinada da tabela-verdade sob a forma
de soma-de-produtos, ela pode ser facilmente implementada usando as portas AND, OR e
INVERSORES. Usualmente a expresso pode ser simplificada resultando num circuito mais
eficiente. Veja o exemplo seguinte.
Exemplo 2.15
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Projete um circuito lgico que tem trs entradas A, B e C e cuja sada vai para ALTO somente
quando a maioria das entradas est em ALTO.
Soluo
Passo 1
Com base no enunciado do problema, a sada deve ser 1 sempre que duas ou mais entradas
forem iguais a 1. Para todos os outros casos, a sada deve ser igual a 0.
Tabela 2-2
Passo 2
Escreva o termo AND para cada caso onde a sada igual a 1. Existem 4 desses casos. Eles
esto mostrados prximos da tabela-2-2. Note que cada termo AND contm cada varivel de
entrada, invertida ou no.
Passo 3
Escreva a expresso da soma-de-produtos para a sada.
Passo 4
Simplifique a expresso de sada.
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Esta expresso pode ser simplificada de vrias maneiras. Talvez o modo mais rpido seja
observar que ABC tem duas variveis em comum com cada um dos outros termos. Assim,
podemos usar o termo ABC para fatorar com cada um dos outros. A expresso reescrita com
o termo ABC aparecendo trs vezes):
Fatorando os pares de termos apropriados, temos,
Visto que cada termo entre parnteses igual a 1, temos,

Passo 5
Implemente o circuito para a expresso final.
Esta expresso est implementada na Figura do exemplo 2.15. Como a expresso est na
forma de soma-de-produtos, o circuito consiste em um grupo de portas AND ligadas em uma
nica porta OR.
Fig.17. Figura do exemplo 2.15.
Exemplo 2.16
Veja a Figura do exemplo 2.16 onde um conversor analgico digital est monitorando a
tenso de uma bateria de 12V de uma espaonave em rbita. A sada do conversor um
nmero binrio de 4 bits ABCD que corresponde a tenso da bateria em graus de 1V, sendo A
o MSB. As sadas binrias do conversor so ligadas em um circuito digital que deve produzir
uma sada em ALTO sempre que o valor binrio for mais alto do que 01102=6, ou seja, quando
a tenso da bateria for maior que 6. Projete esse circuito lgico.
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Soluo
A tabela-verdade mostrada na Fig.2.18(b). Para cada linha da tabela-verdade indicamos o
equivalente decimal do nmero representado pela combinao ABCD.
A sada z igual 1 para todos os casos onde o nmero binrio maior do que 0110. Para todos
outros casos, z igual a 0. Esta tabela verdade fornece a seguinte expresso de soma-deprodutos:
Fatorando,
Aplicando o teorema (15),
Esta expresso est implementada na Figura do exemplo 2.18(c). Como este exemplo
demonstra, o mtodo da simplificao algbrica pode ser maante e enfadonho quando a
expresso original contm um grande nmero de termos. Esta uma limitao que no
partilhada pelo mtodo do mapa K, como veremos posteriormente.
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Fig.2.18. Figura do exemplo 2.16.
Implementando o Projeto Final

Nos exemplos de projetos apresentados, o circuito final foi implementado usando-se porta
AND e OR. Na realidade, a forma de soma-de-produtos produz um circuito que contm uma
ou mais portas AND acionando uma porta OR. Uma das razes para utilizao da forma somade-produtos que ela pode ser implementada usando apenas portas NAND com pouco ou
nenhum aumento de complexidade em relao implementao AND/OR. Tendo em vista que
as portas NAND so as portas lgicas mais disponveis na famlia lgica TTL, esta uma
caracterstica importante.
Podemos resumir o processo de converso de um circuito sob a forma de somade-produtos com portas AND/OR para portas NAND como se segue:
1. Substitua cada porta AND, porta OR e INVERSOR por uma nica porta NAND.
2. Utilize uma porta NAND para inverter qualquer varivel simples que aciona a
porta OR final.
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Fig.2.19. Converses de circuitos com portas AND e OR para portas NAND.
Exemplo 2.17
Seja a Fig.20(a). Numa mquina copiadora simples, um sinal de parada, S, deve ser gerado
para interromper a operao da mquina e energizar uma luz indicadora sempre que uma das
seguintes condies existir: (1) a bandeja de alimentao de papel estiver vazia; ou (2) as duas
chaves na trajetria do papel estiverem ativadas, indicando um congestionamento no caminho
do papel. A presena de papel na bandeja de alimentao indicada por um sinal lgico P em
ALTO. Cada chave produz um sinal lgico (Q e R) que vai para ALTO sempre que o papel
passa sobre a chave para ativ-la. Projete um circuito lgico para produzir um nvel ALTO no
sinal de sada S para as condies estabelecidas e implemente-o usando o chip 74LS00.
Soluo
Usaremos o processo de cinco passos usado no exemplo 2.15. A tabela-verdade est na tabela
2-3. A sada S assume o valor lgico 1 sempre que P=0, j que isto indica que no h papel na
bandeja de alimentao. S tambm 1 para os dois casos em que Q e R so ambos 1,
indicando um congestionamento de papel. Conforme a tabela mostra, existem cinco diferentes
condies de entrada que produzem uma sada em ALTO (passo 1). Os termos AND para cada
um dos casos esto indicados. (passo 2).
A expresso a soma-de-produtos se torna:
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Podemos comear a simplificao fatorando
termos 3 e 4:
Agora podemos eliminar os termos
Fatorando
R R j
PQ
dos termos 1 e 2 e fatorando
que so iguais a 1:
dos termos 1 e 2 permite a eliminao de Q destes termos:
Aplicando o teorema 15 obtemos,
Tabela 2-3
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PQ
dos
Fig.2.20. Procedimento completo do projeto implementado usando um chip NAND 74LS00.

A implementao AND/OR para este circuito est ilustrado na Fig.2.20(b). (Passo 5)
Tendo em vista que o circuito deve ser implementado com chip 74LS00 que tem
4 portas NAND, de duas entradas, o circuito da Fig.2.20(b) deve ser convertido para utilizar
apenas portas NAND. Substitui-se cada porta AND e OR por uma porta NAND e troca-se o
INVERSOR pela porta NAND INVERSORA identificada com o nmero 1 na Fig.2.20(c).
Alm disso, como a entrada superior da porta OR uma varivel simples P, uma porta NAND
INVERSORA (identificada com o nmero 2) deve ser colocada nesta entrada. Obviamente, os
dois inversores podem ser eliminados para obter o circuito com NANDs da Fig.2.20(d).
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A Fig.2.20. (e) a verso final do circuito mostrando a pinagem do CI, incluindo os pinos de
alimentao e terra e o transistor de acionamento de sada com o LED indicador para o sinal S.
Algumas aplicaes do Teorema de DeMorgan:
(a). Circuitos equivalentes relativos ao teorema 16; (b) smbolo alternativo para a funo
NOR.
(a) Circuitos equivalentes relativos ao teorema 17;(b) smbolo alternativo para a funo
NAND.
Representaes Alternativas das Portas Lgicas
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Smbolos padronizados e alternativos para vrias portas lgicas.

O mapa de Karnaugh um mtodo grfico usado para simplificar uma equao lgica ou para
converter uma tabela-verdade no seu circuito lgico correspondente. Embora um mapa K
possa ser usado em problemas que envolvem qualquer nmero de variveis de entrada, sua
utilidade prtica est limitada a cinco ou seis variveis de entrada. Mesmo os problemas com
cinco ou seis entradas so demasiadamente complicados sendo mais bem resolvidos por um
programa de computador
Formato do mapa K
A Fig.2.21 mostra trs exemplos de mapa K para duas, trs e quatro variveis em
conjunto com as tabelas-verdade correspondentes. Esses exemplos ilustram os seguintes
pontos importantes:
1.A tabela-verdade fornece o valor da sada x para cada combinao de valores de entrada. O
mapa K fornece a mesma informao num formato diferente. Cada linha na tabela-verdade
corresponde a um quadrado no mapa K. Por exemplo, na Fig.2.21 a condio A=0, B=0, na
tabela-verdade, corresponde ao quadrado A B , no mapa K. Como a tabela- verdade mostra
X=1 para esse caso, 1 colocado no quadrado A B no mapa K. Do mesmo modo, a condio
A=1, B=1na tabela-verdade correspondente ao quadrado AB no mapa K. Como X=1 para esse
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caso, 1 colocado no quadrado AB. Todos os outros quadrados so preenchidos com 0s. Esta
mesma ideia usada nos mapas de trs e quatro variveis mostrados na figura.
2.Os quadrados do mapa K so identificados de modo que os quadrados adjacentes
horizontalmente difiram apenas em uma varivel. Por exemplo, o quadrado do canto superior
esquerdo no mapa de quatro variveis A B C D ,enquanto o quadrado imediatamente sua
direita A B C D (apenas a varivel D diferente). Do mesmo modo, quadrados adjacentes
verticalmente diferem em apenas uma varivel. Por exemplo, o quadrado do canto superior
esquerdo no mapa de quatro variveis A B C D , enquanto o quadrado diretamente abaixo
dele A BC D (apenas a varivel B diferente)
Note que cada quadrado na linha superior considerado adjacente ao quadrado
correspondente na linha inferior. Por exemplo, o quadrado A B CD na linha superior
adjacente AB CD , na linha inferior, pois diferem apenas na varivel A. Analogamente, os
quadrados da coluna mais esquerda so adjacentes aos quadrados correspondentes da coluna
mais direita.
3.Para que os quadrados adjacentes, tanto na horizontal quanto na vertical, difiram de apenas
uma varivel, a identificao de cima para baixo dever ser feita na ordem mostrada:
A B , A B , AB, AB . O mesmo se aplica identificao da esquerda para a direita.
4.Uma vez que um mapa K foi preenchido com 0s e 1s, a expresso da soma-de-produtos da
sada X pode ser obtida fazendo-se a operao OR dos quadrados que contm 1. No mapa das
trs variveis da Fig.2.21(b), os quadrados A B C , A B C , A BC e ABC contm 1. Portanto
X= A B C + A B C + A BC + ABC
Agrupamento de termos no mapa

A expresso para a sada X pode ser simplificada combinando-se adequadamente os quadrados
no mapa k que contm 1. O processo de combinar esses 1s chamado de agrupamento.
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Fig.2.21. Mapa K e tabelas-verdade de duas, trs e quatro entradas.
Agrupamento de dois termos (pares)

A expresso para a sada X pode ser simplificada combinando adequadamente os
quadrados do mapa K que contm 1. O processo de combinaes desses 1s chamado
agrupamento.
A Fig.2.22(a) o mapa K para uma determinada tabela-verdade de trs variveis.
Esse mapa contm um par de 1s adjacentes verticalmente. Observe que nesses dois termos de
X a varivel A aparece na forma normal e complementada enquanto B e C permanecem
inalteradas. Esses dois termos podem ser agrupados resultando na eliminao de A. Portanto,
X=B C (A+ A )
X=B C
Esse mesmo princpio vlido para qualquer par de 1s adjacentes na vertical ou na
horizontal. A Fig.2.22 (b) mostra o exemplo de dois 1s adjacentes horizontalmente. Esses dois
1s podem ser agrupados eliminando a varivel C visto que ela aparece nas formas
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complementada e no complementada resultando em X AB . Um outro exemplo mostrado

na Fig.2.22(c). Nesse mapa K as linhas superior e inferior de quadros (termos) so
consideradas adjacentes. Assim, os dois 1s nesse mapa podem ser agrupados gerando como
resultado A B C AB C B C .
A Fig.2.22(d) mostra um mapa que tem dois pares de 1s que podem ser agrupados. Os dois 1s
na linha superior so horizontalmente adjacentes. Os dois 1s da linha inferior so tambm
adjacentes porque num mapa k a coluna mais esquerda e a coluna mais direita so
consideradas adjacentes. Quando o par de 1s superior agrupado, a varivel D eliminada
(pois ela aparece tanto como D como D ) para gerar o termo A B C . Agrupar o par inferior
elimina a varivel C para gerar o termo AB D . Estes dois termos so unidos por um OR,
obtendo o resultado final para X.
Resumindo:
Agrupar um par de 1s adjacentes num mapa K elimina a varivel que aparece nas formas
complementada e no complementada.
Fig.2.22. Agrupamento de pares de 1s adjacentes.
Agrupamentos de quatro termos (quartetos)

Um mapa k pode conter um grupo de quatro 1s adjacentes entre si. Este grupo denominado
quarteto. A Fig.2.23 mostra vrios exemplos de quartetos. Na parte (a) os quatro 1s so
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verticalmente adjacentes e na parte (b) os quatro 1s so horizontalmente adjacentes. Na parte
(c) contm quatro 1s formando um quadrado e so considerados adjacentes entre si. Na parte
(d), os quatro 1s so tambm adjacentes, assim como na parte (e), porque conforme
explicitado anteriormente, as linhas superior e inferior so consideradas adjacentes entre si do
mesmo modo que as colunas mais esquerda e mais direita.
Quando um quarteto agrupado, os termos resultantes contm apenas as variveis
que no mudam de forma para todos os quadrados do quarteto. Por exemplo,
Na Fig.2.23(a), os quatro quadrados que contm 1so A B C , A BC , ABC , AB C . Um exame
desses termos revela que apenas a varivel C permanece inalterada (tanto A como B aparecem
nas formas complementada e no complementada). Assim, a expresso resultante para X
simplesmente X= C.
Resumindo:
Agrupar um quarteto de 1s elimina as duas variveis que aparecem na forma
complementada e no complementada.
Fig.2.23. Agrupamento de quatro 1s adjacentes (quartetos).

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Agrupamentos de oito termos (octetos)

Um grupo de oito 1s que so adjacentes entre si denominado octeto. Muitos exemplos de
octetos so mostrados na Fig.2.24. Quando um octeto agrupado num papa de quatro
variveis, trs das quatro variveis so eliminadas porque apenas uma varivel aparece
inalterada. Por exemplo, um exame dos oito quadrados da Fig.2.24(a) mostra que somente a
varivel B est na mesma forma para todos os oito quadrados, as outras variveis aparecem
nas formas complementada e no complementada. Portanto, para este mapa, X=B. Voc pode
verificar os resultados para os outros exemplos da Fig.2.24.
Resumindo:
Agrupar um octeto de 1s elimina as trs variveis que aparecem nas formas complementada
e no complementada.
Fig.2.24. Agrupamento de oito 1s (octetos).

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Conclumos que quando uma varivel aparece nas formas complementada e no
complementada em um agrupamento, tal varivel eliminada da expresso. As variveis que
no se alteram para todos os quadros de agrupamento, tm que aparecer na expresso final.
Deve ficar claro tambm que um grupo de dois 1s elimina uma varivel, um grupo de quatro 1s
elimina duas variveis, um grupo de oito 1s elimina trs variveis. Esse princpio ser usado
para qualquer combinao de 1s e 0s.
Processo Completo de Simplificao

Vimos que o grupamento de pares quartetos e octetos num mapa K pode ser usado para
obtermos uma expresso simplificada. Podemos resumir a regra para grupos de qualquer
tamanho:
Quando uma varivel aparece na forma complementada e no complementada em um
agrupamento, esta varivel eliminada da expresso. As variveis que no se alteram para
todos os quadrados do agrupamento devem permanecer na expresso final.
Deve ficar bem claro que um grupo maior de 1s elimina mais variveis. Por exemplo, um
grupo de dois 1s, elimina uma varivel. Um grupo de quatro 1s, elimina duas variveis e um
grupo de oito 1s elimina trs variveis. Este princpio ser usado para obter uma expresso
lgica simplificada a partir de um mapa k que contenha qualquer combinao de 1s e 0s.
Este procedimento ser usado agora para se obter a a expresso lgica simplificada a partir do
mapa K que contm qualquer combinao de 0s e 1s. O procedimento ser primeiramente
resumido e, depois, aplicado a vrios exemplos. Esses passos so seguidos no uso do mtodo
do mapa K para a simplificao de uma expresso booleana.
Passo 1
Construa o mapa K e coloque os 1s nos quadrados que correspondem aos 1s na tabelaverdade. Coloque os 0s nos outros quadrados.
Passo 2
Examine o mapa para detectar os 1s adjacentes e agrupe aqueles 1s que no sejam
adjacentes a quaisquer outros 1s. Estes so denominados 1s isolados.
Passo 3
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Em seguida, procure por aqueles 1s que so adjacentes a somente um outro 1. Agrupe todo par
que contm tal 1.
Passo 4
Agrupe qualquer octeto, mesmo que ele contenha alguns 1s que j tenham sido combinados.
Passo 5
Agrupe qualquer quarteto que contenha um ou mais 1s que ainda no tenham
agrupados, certificando-se de usar o nmero mnimo de agrupamentos.
sido
Passo 6
Agrupe quaisquer pares necessrios para incluir quaisquer 1s que ainda no tenham sido
agrupados, certificando-se de usar o nmero mnimo de agrupamentos.
Passo 7
Forme a soma OR de todos os termos gerados por cada agrupamento.
Esses passos so seguidos exatamente como mostrado e mencionado nos exemplos a seguir.
Em cada caso, a expresso lgica resultante estar na sua forma mais simples da soma-deproduto.
Exemplo 2.18
A Fig.2.25(a) mostra o mapa K para um problema de quatro variveis. Vamos supor que o
mapa foi obtido a partir da tabela-verdade do problema (passo 1). Os quadrados esto
numerados por convenincia para identificao de cada grupo.
Passo 2
O quadrado quatro o nico quadrado que contm um 1 que no adjacente a qualquer outo
1. Ele separado e mencionado como grupo 4.
Passo 3
O quadrado 15 adjacente apenas ao quadrado 11. Este par agrupado e mencionado
como grupo 11,15.
Passo 4
No existem octetos.
Pgina 52

Passo 5
Os quadrados 6, 7, 10 e 11 formam um quarteto. Este quarteto agrupado (grupo 6, 7,10 e 11)
Fig.2.25. Exemplos 2-10 e 2-11. Repare que o quadrado 11 usado novamente, embora j seja
parte do grupo 11,15.
Passo 6
Todos os 1s j esto agrupados.
Passo 7
Cada grupo gera um termo na expresso para X. O grupo 4 simplesmente A B CD . O grupo
11, 15 ACD (a varivel B foi eliminada). O grupo 6,7,10 e 11 BD (A e C foram
eliminadas).
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Exemplo 2.19
Considere o mapa K na Fig.2.25(b). Mais uma vez presumimos que o passo 1 j foi realizado.
Passo 2.
No existem 1s isolados
Passo 3.
O 1 no quadrado 3 adjacente apenas ao 1 do quadrado 7. Agrupando-se este par (grupo 3,7),
produz-se o termo A CD .
Passo 4.
No existem octetos.
Passo 5.
Existem dois quartetos. Os quadrados 5, 6, 7 e 8 formam um quarteto. Reunindo-se este
quarteto, produz-se o termo A B . O segundo quarteto formado pelos quadrados5, 6, 9 e 10.
Este quarteto agrupado porque contm dois quadrados que no tinham sido combinados
anteriormente. Este grupo produz BC .
Passo 6.
Todos os 1s j esto agrupados.
Passo 7.
Os termos gerados pelos trs grupos so unidos por um OR para obtermos a expresso para X.
Exemplo 2.20
Considere o mapa K na Fig.2.25(c).
Passo 2
No existem 1s isolados.
Passo 3
O 1 no quadrado 2 adjacente apenas ao 1 no quadrado 6. Este par agrupado para produzir
A C D . Analogamente, o quadrado 9 adjacente apenas ao quadrado 10. Combinando-se este
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par produz-se ABC . Do mesmo modo, o grupo 7,8 e o grupo 11,15 produzem os termos
A BC e ACD respectivamente.
Passo 4
No existem octetos.
Passo 5
Existe um quarteto formado pelos quadrados 6, 7, 10 e 11. Este quadrado, no entanto, no
combinado porque todos os 1s no quarteto j foram includos em outros grupos.
Passo 6
Todos os 1s j foram agrupados.
Passo 7
A expresso para X est mostrada na figura parte (c).
Exemplo 2.21
Considere o mapa K na Fig.2.26(a).
Fig2.26.O mapa K com duas solues igualmente boas.

Passo 2
No existem 1s isolados.
Passo 3
No existe nenhum 1 que seja adjacente a apenas um outro 1.
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Passo 4
No existem octetos.
Passo 5
No existem quartetos.
Passos 6 e 7
Existem muitos pares possveis. O processo de agrupar deve usar o mnimo nmero de grupos
para envolver todos 1s. Para este mapa existem duas possibilidades, que requerem 4 pares
envolvidos. A Fig.2.26(a) mostra uma soluo e sua expresso resultante. A Fig.2.26(b) mostra
a outra. Note que ambas as expresses tm a mesma complexidade e, portanto, nenhuma
melhor do que a outra.
Exemplo 2.22
Utilize o mapa K para simplificar a expresso
Y ABC BC AB
Soluo
Neste problema no necessria uma tabela-verdade para o preenchimento do mapa
K. Em vez disso, devemos preencher o mapa K tomando cada um dos termos produto na
expresso e colocando 1s nos quadrados correspondentes.
O primeiro termo A B C indica que um 1 deve ser colocado no quadrado A B C do mapa (Veja
Fig.2.27). O segundo termo B C indica que um 1 deve ser colocado em cada quadrado que
contm B C o seu rtulo. Na Fig.2.27 isto acontece nos quadrados AB C e A B C . Do mesmo
modo, o termo A B indica que 1 deve ser colocado nos quadrados A BC e A BC . Todos os
outros quadrados devem ser preenchidos com 0s.
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Agora o mapa k pode ser usado para simplificao. O resultado
apresentado na figura.
Y A BC
como
Condies de Irrelevncia (dont care)

Alguns circuitos lgicos podem ser projetados de modo que existam certas condies de
entrada para as quais no existem nveis de sada especificados, normalmente porque essas
condies de entrada nunca ocorrero. Ou melhor, existem certas combinaes para os nveis
de entrada em que irrelevante se a sada nvel ALTO ou BAIXO como mostra a Fig.2.28.
Fig.2.28. Condies de Irrelevncia.
Pgina 57
2.11. Circuitos OU Exclusivo (EX-OR ou X-OR) e NOU

Exclusivo (EX-NOR ou X-NOR)
Considere o circuito mostrado na Fig.2.29
Fig.2.29. Circuito X-OR e tabela-verdade; (b) smbolo tradicional para a porta X-OR; (c)
smbolo IEEE/ANSI
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Fig.2.30 (a) Circuito X-NOR; (b) smbolo tradicional para a porta X-NOR; (c) smbolo
IEEE/ANSI.
Diversos CIs que contm portas X-NOR esto disponveis. Veja alguns X-NOR qudruplo:
74LS226 X-NOR qudruplo(famlia TTL)
74C226
X-NOR qudruplo(famlia CMOS)
74HC226 X-NOR qudruplo ( CMOS de alta velocidade)
Exemplo 2.23
Determine a forma de onda de sada para as formas de onda de entrada na Figura abaixo.
Soluo
A forma de onda de sada obtida sabendo-se que a sada X-OR vai para ALTO somente quando as
entradas tm nveis diferentes.
A forma de onda resultante revela vrios pontos importantes:
1.A forma de onda x segue a forma de onda A durante o intervalo de tempo em que B=0. Isto
ocorre no intervalo t0 a t1 e t2 a t3.
2. A forma de onda de x o inverso da forma de onda da entrada A durante os intervalos de tempo
em que B=1. Isto ocorre durante o intervalo t1 a t2.
3. Essas observaes mostram que uma porta X-OR pode ser usada como um INVERSOR
controlado. Isto , uma de suas entradas pode ser usada para controlar se o sinal presente na outra
entrada deve ou no ser invertido.
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(a)
(b)
Fig.2.31. Figura do exemplo 2.23. (a) porta lgica XOR;(b) diagrama de tempo.
Exemolo 2.24
x1x0 representa um nmero binrio de dois bits que pode ter qualquer valor (00, 01, 10, 11); por
exemplo, quando x1=1 e x0=0, o nmero binrio 10, e assim por diante.
Analogamente, y1y0 representa um outro nmero binrio de 2 bits. Projete um circuito lgico
usando as entradas x1, x0, y1, y0, cuja sada vai para ALTO somente quando os 2 nmeros binrios x1
x0 e y1 y0 so iguais.
Soluo
O primeiro passo construir a tabela-verdade para as 16 combinaes de entrada. A
sada z estar em ALTO sempre que a sada x1 x0 e y1 y0 coincidirem.
Usando a soma-de-produtos obtida da tabela-verdade onde cada nvel ALTO de sada

representa um termo AND e simplificando-a usando a lgebra booleana:
z x1 x0 y1 y0 x1 x0 y1 y0 x1 x0 y1 y0 x1 x0 y1 y0 x1 y1 ( x0 y0 x0 y0 ) x1 y1 ( x0 y0 x0 y0 ) x1 y1[ x0 y0
x1 y1[ x0 y0 ] [ x0 y0 ][ x0 y0 ]
z [ x0 y 0 ][ x0 y 0 ]
Pgina 60

Simplificando pelo mtodo do mapa K,
Esse mapa s tem 1s isolados. Portanto, a expresso para z no pode ser simplificada pelo
mtodo do mapa K. Isto demonstra a limitao do mapa K quando comparado com o mtodo
algbrico.
Portanto, o circuito para detectar a igualdade de dois nmeros binrios de 2 bits ser:
Fig.2.32. Figura do exemplo 2.24.
Exemplo 2.25
Quando se simplifica a expresso para a sada de um circuito lgico combinacional, pode-se
encontrar operao XOR ou XNOR durante a fatorao. Isto frequentemente conduz ao uso de
portas XOR ou XNOR na implementao do circuito final. Para ilustrar simplifique o circuito da
Fig.2.33(a)
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Fig.2.23. Figuras do exemplo 2.25.
Soluo
A expresso no simplificada para o circuito :
z ABCD AB C D A D
Podemos fatorar AD dos 2 primeiros termos:

z AD( BC B C ) A D
z AD( B C ) + A D
O circuito correspondente a essa expresso est esquematizadsa na Fig.2.23(b).
2.14. Descrio Booleana Usando Linguagem de Descrio de

Hardware
Existem cinco formas de descrever a operao dos circuitos lgicos: equao booleana, tabelaverdade, diagrama lgico, diagrama de tempo e linguagem.
A tendncia atual, no campo de sistemas digitais empregar linguagens baseadas em
texto para descrever a operao de sistemas digitais. Nenhuma das quatro primeiras formas de
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descritas acima, fcil de transmitir ao computador, em razo de diversos problemas, tais
como, barras superiores, smbolos lgicos ou desenho de linhas.
Nesta seo, iremos iniciar os estudos de algumas das ferramentas mais avanadas
utilizadas por profissionais do campo digital para descrever os circuitos. Essas ferramentas so
chamadas linguagens de descrio de Hardware (hardware description languages)-HDLs.
Mesmo com os potentes computadores de hoje em dia, no possvel descrever um circuito
lgico em linguagem comum e esperarmos que o computador entenda. Os computadores
precisam de uma linguagem bem definida. Neste trabalho iremos nos focalizar em duas
linguagens; (1) Linguagem de Descrio de Hardware Altera-AHDL e (2) Linguagem de
Descrio de Hardware de Circuito Integrado de Velocidade Muito Alta [Very High Speed
Integrated Circuit (VHSIC) Hardware Description Language (VHDL)].
VHDL e AHDL
VHDL no uma linguagem nova. Foi desenvolvida pelo departamento de defesa dos Estados
Unidos no incio da dcada de 1980 como uma forma concisa de documentar os projetos no
programa de circuitos integrados de velocidade muito alta (VHSIC). Anexar HDL a esta sigla
torn-la-ia muito longa, por isso, o nome foi abreviado para VHDL. Foram desenvolvidos
programas de computador para receber os arquivos em linguagem VHDL e simular a operao
dos circuitos. Com o desenvolvimento de complexos dispositivos lgicos programveis em
sistemas digitais, o VHDL se transformou em uma das principais linguagens de descrio de
hardware de alto nvel para projetar e implementar circuitos digitais (sntese).
O AHDL uma linguagem desenvolvida pela Altera Corporation para configurar de modo
conveniente os dispositivos lgicos criados pela empresa. Diferentemente do VHDL, essa
linguagem no pretende ser uma linguagem universal para descrever qualquer circuito lgico.
Foi criada para ser usada na programao de sistemas digitais complexos em PLDs
(programmable Logic Devices) da Altera de modo simples, embora muito semelhante ao
VHDL.
Linguagens de Programao
importante distinguir entre linguagens de descrio de hardware que visam descrever a
configurao de hardware de um circuito e linguagens de programao que apresentam uma
sequncia de instrues a serem executadas por um computador a fim de realizar alguma
tarefa.
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executadas por um computador a fim de realizar alguma tarefa. Em ambos os casos utilizamos
uma linguagem para programar um dispositivo. Entretanto, os computadores so sistemas
digitais complexos que so feitos de circuitos lgicos. Os computadores operam seguindo uma
lista de tarefas (ou seja, instrues, ou o programa), cada uma das quais precisa ser executada
em ordem sequencial. A velocidade da operao determinada pela rapidez com que o
computador consegue executar cada instruo. Isto significa dizer que se um computador
precisar responder a quatro entradas diferentes, ele vai necessitar de quatro instrues
separadas (tarefas sequenciais) para detectar e identificar qual entrada alterou o estado. Ele
responde a uma tarefa de cada vez, porm de forma muito rpida. Um circuito lgico digital,
por outro lado, limitado em sua velocidade apenas pela rapidez com que o circuito pode
variar as sadas em resposta a variaes nas entradas. Ele monitora todas as entradas ao
mesmo tempo e responde a todas as variaes.
Consulte a Fig.2.32. A palavra chave SUBDESIGN nomeia o bloco do circuito, que, nesse
caso, and_gate. Observe que a palavra-chave SUBDESIGN deve ser escrita inteiramente
com letras maisculas. Isso embora no seja uma exigncia do software, o uso de um estilo
consistente torna o cdigo muito mais fcil de ler. O guia de estilo que acompanha o
compilador da Altera para AHDL sugere o uso de maisculas nas palavra-chave. Porm, as
variveis nomeadas pelo projetista devem ser minsculas.
A seo SUBDESIGN define as entradas e sadas do bloco do circuito lgico. Em AHDL,
essa definio de entrada/sada est entre parnteses. A lista de variveis usadas para entradas
neste bloco emprega separao por vrgulas e seguida pela expresso :INPUT;. Em AHDL, o
bit de sada single (nico) declarado com o modo :OUTPUT;. O conjunto de declaraes que
descreve a operao do circuito AHDL est contido na seo lgica entre as palavras-chave
BEGIN e END. Nesse exemplo, a operao do hardware descrita por uma expresso
algbrica booleana muito simples que declara que a sada (y) recebe como atribuio (=) o
nvel lgico produzido por a AND b. Essa equao de lgebra booleana chamada de
declarao de atribuio concorrente.
Veja alguns operadores bsicos:

& AND
! NOT
# OR
$ X OR
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Fig.2.32. Elementos essenciais em AHDL.
Descrio Booleana Usando VHDL

Consulte a Fig.2.33. A palavra-chave ENTITY nomeia o bloco do circuito, que, nesse caso,
and_gate. Observe que ENTITY deve ser escrita em letras maisculas, mas and_gate no.
Fig.2.33. Elementos essenciais em VHDL.

A declarao ENTITY pode ser encarada como uma descrio de bloco.
Em VHDL, a palavra-chave PORT diz ao compilador que estamos definindo entrada e sada
para esse bloco de circuito. Os nomes usados para entradas (separadas por vrgulas) so
listados, terminando com dois pontos (:) e uma descrio do modo e do tipo da entrada (:IN
BIT;). Em VHDL, a descrio BIT diz ao compilador que cada varivel da lista um bit nico
(single). A linha contendo END and_gate; contm a declarao ENTITY.
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A declarao ARCHITECTURE usada para descrever a operao de tudo que est dentro do
bloco. O projetista inventa um nome para essa descrio da arquitetura do funcionamento
interno do bloco ENTITY (ckt nesse exemplo). Todo ENTITY deve ter pelo menos uma
ARCHITECTURE associada a ele. As palavras OF e IS so palavras-chave nessa declarao.
O corpo da declarao da arquitetura est contido entre as palavras-chave BEGIN e END.
END seguido por um nome que foi atribudo a essa arquitetura. Dentro do corpo (entre
BEGIN e END) est a descrio da operao do bloco. Nesse exemplo, a operao do
hardware descrita por uma equao de lgebra booleana muito simples que declara que a
sada (y) recebe como atribuio (< =) o nvel lgico produzido por a AND b. Essa equao de
lgebra booleana chamada declarao de atribuio concorrente. Significa que todas as
declaraes (h apenas uma nesse exemplo) entre BEGIN e END so avaliadas constante e
concorrentemente. A ordem em que elas so listadas no faz diferena.
2.15. Representando dados em HDL

At agora temos usado um nmero subscrito para indicar um sistema de numerao. Por
exemplo, 1012 (binrio), 10116(hexadecimal) e 10110 (decimal). Toda linguagem de
programao e o HDL possuem uma forma nica de identificar os diversos sistemas de
numerao, geralmente com um prefixo. Na maioria das linguagens, um nmero sem prefixo
indica decimal. Quando lemos algumas dessas designaes, devemos encar-la como um
smbolo que representa um padro de bits. Esses valores numricos so chamados de escalares
ou literais.
A tabela 2.1 resume os mtodos de especificao de valores em binrio. Hexa e decimal para
AHDL e VHDL.
Tabela 2.1. Designando sistema de numerao em HDL.
Sistema de
numerao
AHDL
VHDL
Padro de bit Equivalente

decimal
Binrio
Hexa
B101
H101
B101
X101
101
100000001
5
257
Decimal
101
101
1100101
101
Exemplo 2.26
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Expresse os valores numricos do seguinte padro de bits em binrio, hexa e decimal usando
notao em ADL e VHDL:
11001
Soluo
O binrio designado da mesma forma em AHDL e VHDL: B101
Em AHDL: H19
Em VHDL: X19
Convertendo o binrio em decimal, temos 2510.
O decimal designado da mesma forma em AHDL e VHDL: 25.
2.16. Tabelas-verdade Usando HDL

Aprendemos que uma tabela-verdade uma das formas de representar o funcionamento de um
bloco de circuito. Ela relaciona a sada do circuito com qualquer combinao possvel de suas
entradas. Ela o ponto de partida para um projetista definir como o circuito deve operar. Assim,
uma funo booleana obtida da tabela-verdade e simplificada ou por meio do mapa K ou por
meio da lgebra booleana. No seria timo se pudssemos passar da tabela-verdade, diretamente,
para o circuito final sem passar por todas essas etapas mencionadas? Podemos fazer exatamente
isso se usarmos HDL na tabela-verdade.
Tabela-verdade Usando AHDL

O cdigo da Fig.2.15 emprega AHDL para implementar um circuito e usa uma tabela-verdade
para descrever o seu funcionamento. A tabela-verdade para esse projeto j foi apresentada na
Fig.2.15. O ponto chave nesse exemplo o uso da palavra-chave TABLE, em AHDL. Ele permite
que o projetista especifique o funcionamento do circuito do mesmo modo que se preenche uma
tabela-verdade. Na primeira linha depois de TABLE, as varveis de entrada (a,b,c) so listadas
exatamente como se cria um cabealho de colunas em uma tabela-verdade. Incluindo as trs
variveis binrias entre parnteses, dizemos ao compilador que queremos usar esses trs bits como
um grupo e nos referir a eles como um nmero binrio de trs bits ou padro de bits. Os valores
especficos para esse padro de bit esto listados abaixo do grupo e so chamados de literais
binrios. O operador especial = > usado em tabelas-verdade para separar as entradas da sada (y).
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Na Fig.2.34, TABLE mostra a relao entre o cdigo HDL e uma tabela-verdade. Uma forma mais
comum de representar cabealho de dados de entrada usar uma matriz de bits variveis para
representar o valor em a, b, c. Esse mtodo envolve uma declarao de matriz de bits na linha
anterior a BEGIN, como em:
Variable in_bits [2. . 0] :NODE;
Logo antes da palavra-chave TABLE, os bits de entrada podem ser atribudos matriz inbits [ ];
in_bits[ ]= (a, b, c);
O agrupamento de trs bits independentes em ordem, como esse exemplo, chamado de
concatenao e costuma ser feito para conectar bits individuais a uma matriz de bits. O
cabealho da tabela dos conjuntos de bits de entrada pode ser representado por in_bits [ ], nesse
caso. Observe que, ao listarmos as possveis combinaes de entradas, temos varias opes.
Podemos criar um grupo de 1s e 0s entre parnteses, como mostrado na Fig.2.34., ou podemos
representar o mesmo padro de bit, usando o nmero binrio, hexa ou decimal equivalente. Cabe
ao projetista decidir que formato mais adequado, dependendo do que as variveis de entrada
representam.
%
Figura 2.15 em AHDL

Compndio de Eletrnica Digital-Miguel Wanzeller
SUBDESIGN FIG_2.34
(
a, b, c :INPUT;
- -define entradas no bloco
- -define sada no bloco
:OUTPUT;
)
BEGIN
TABLE
(a, b, c )
=>
y;
(0, 0, 0)
=>
0;
(0, 0, 1)
=>
0;
(0, 1, 0)
=>
0;
- - cabealhos das colunas
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(0, 1, 1)
=>
1;
(1, 0, 0)
=>
0;
(1, 0, 1)
=>
1;
(1, 1, 0)
=>
1;
(1, 1, 1)
=>
1;
END TABLE;
END;
Fig.2.34. Arquivo de projeto em AHDL para a Fig.2.15.
Tabelas-verdade Usando VHDL: Atribuio de Sinal Selecionada

O cdigo da Fig.2.35 usa VHDL para implementar um circuito usando uma atribuio de sinal
selecionada para descrever o seu funcionamento. Isto possibilita que o projetista especifique o
funcionamento do circuito, exatamente como quando se preenche uma tabela-verdade. A tabelaverdade para esse projeto foi apresentada no Exemplo 2.15. O ponto mais importante desse
exemplo o uso da declarao WITH signal_name SELECT em VHDL. Um ponto secundrio
apresentado como colocar os dados em um formato que possa ser usado de modo conveniente
com a atribuio de sinal selecionada. Observe que as entradas so definidas na declarao
ENTITY como trs bits independentes a, b, e c. Nada dessa declarao torna quaisquer desses bits
mais significativos do que outro. A ordem em que so listados no importa. Queremos comparar o
valor atual desses bits com cada uma das combinaes possveis que poderiam estar presentes. Se
desenharmos uma tabela-verdade decidiramos qual bit colocar esquerda (MSB). Isso feito com
VHDL pela concatenao (conectando em ordem) das variveis de bits para formar um vetor de
bits. O operador de concatenao & . Um sinal declarado como um BIT_VECTOR para receber
o conjunto ordenado de bits de entrada e usado para comparar o valor de uma entrada com a
sequncia literal entre aspas. A sada (y) atribuda (<=) a um valor de bit (0 ou 1
WHEN(quando) in_bits contm o valor listado entre aspas duplas).
O VHDL bastante rigoroso em relao forma de atribuir e comparar objetos como sinais,
variveis, constantes e literais. Uma sada y um BIT e, assim, a atribuio precisa ser de um valor
de 0 ou 1. O SINAL in_bits um BIT_VECTOR de trs bits, portanto, precisa ser comparado
com o valor de uma sequncia literal de trs bits. O VHDL no permite que in_bits (um
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BIT_VECTOR) seja comparado com um nmero HEXA como X 5 ou um nmero decimal como
3. Essas quantidades escalares s seriam vlidas em atribuies ou comparaes com integers.
Captulo 3
Flip-Flops e Dispositivos Correlatos
Contedo
3.1. Introduo
3.3. Sinais com Clock e FF-FFs com Clock
3.4. Consideraes sobre Temporizao em FF-FFs
3.5. FFs S-R com Clock
3.6. FFs J-K com Clock
3.7. FFs Tipo D com Clock
3.11. Transferncia Serial de Dados: Registradores de Deslocamento
3.12. Transferncia Serial de Dados entre Registradores: Registradores de Deslocamento
3.13. Transferncia Paralela Versus Transferncia Serial
3.15. Aplicaes ao microcomputador
3.16. Multivibradores Monoestvel
Pgina 70

1. Construir FF-FFs latch com portas NAND ou NOR e analisar seu funcionamento.
2. Descrever a diferena entre sistemas sncronos e sistemas assncronos.
3. Entender o FF-FF disparado por borda.
4. Analisar e aplicar diversos parmetros de temporizao de FF-FFs especificados pelos
fabricantes.
5. Compreender as principais diferenas entre as transferncias serial e paralela de dados.
6. Desenhar as formas de onda de sada de vrios tipos de FFs em resposta a um conjunto de
sinais de entrada.
7. Reconhecer os diversos smbolos IEEE/ANSI para FFs
8. Usar diagrama de transio de estado para descrever o funcionamento de contadores.
9. Usar FFs em circuitos de sincronizao.
10. Conectar registradores de deslocamento formando circuitos de transferncia de dados.
11. Empegar FFs como circuitos divisores de frequncias e contadores.
3.1 Introduo
Os circuitos lgicos estudados at agora so considerados combinacionais porque os
nveis lgicos da sada, em qualquer instante de tempo, dependem apenas dos nveis lgicos
presentes nas entradas nos mesmos instantes de tempo. Quaisquer condies de entrada
anteriores no tm efeito sobre as sadas atuais, porque um circuito lgico combinacional no
possui memria.
O elemento de memria mais importante o flip-flop que implementado a partir de
portas lgicas.

O circuito de um FF mais simples pode ser construdo a partir de duas postas NAND ou
duas portas OR. A verso com porta NAND denominada latch com porta NAND ou
simplesmente latch mostrado na Fig.3.1(a). As duas portas NAND so interligadas de modo
cruzado de modo que a sada da NAND 1 conectada a uma das entradas da NAND 2 e viceversa. As sadas das portas designadas por Q e Q , respectivamente, so sadas do latch.
Pgina 71
Fig.3.1. Um latch com portas NAND em dois estados de repouso possveis quando
SET=RESSET=1.
Em condies normais, essas sadas so sempre uma o inverso da outra. Existem
duas entradas no latch: a entrada SET a que seta Q para o estado1; a entrada RESET a que
resseta Q para o estado 0.
As entradas SET e RESSET esto normalmente em repouso no estado alto, e uma delas
pulsada em nvel baixo sempre que se deseja alterar as sadas do latch.
Setando o Latch (FF)

Vamos analisar o que acontece quando a entrada SET momentaneamente pulsada
em nvel baixo, enquanto a entrada RESET mantida em nvel alto. A Fig.3.1(a) mostra o que
acontece quando Q=0 antes da ocorrncia do pulso. Como a entrada SET pulsada em nvel
baixo no instante t0, Q ir para o nvel alto, esse nvel alto forar Q para o nvel baixo, de
modo que na sada NAND1 h duas entradas em nvel baixo. Assim, quando a entrada SET
volta para o estado 1, no instante t1, a sada da NAND1permanece em nvel alto que, por sua
vez, mantm a sada da NAND2 em nvel baixo.
A Fig.3.1(b) mostra o que acontece quando Q=1 e Q =0 antes da aplicao do pulso na
entrada SET.Como Q =0 j mantm a sada da NAND1 em nvel alto, o pulso baixo na
entrada SET no altera a sada. Assim, quando a entrada SET retorna para o nvel alto, as
sadas do latch ainda so Q=1 e Q =0.
Para resumir, devemos dizer que um pulso em nvel baixo na entrada SET sempre
leva o latch para o estado em que Q= 1. Esta a operao de setar o latch ou FF.
Pgina 72
Fig.3.2. Pulsando a entrada SET para o estado 0 quando (a) Q=0 antes do pulso na entrada
SET; (b) Q=1antes do pulso na entrada SET.
Ressetando o latch ou FF
Agora vamos analisar o que acontece quando a entrada RESSET (CLEAR) pulsada em nvel
BAIXO, enquanto a entrada SET mantida em nvel ALTO. A Fig.3.3(a) mostra o que
acontece quando Q=0 e Q =1 antes da ocorrncia do pulso. Visto que Q=0 j mantm a sada
da NAND2 em nvel ALTO, um pulso em nvel baixo na entrada RESET no apresentar
nenhum efeito. Quando o nvel na entrada RESET retorna para o nvel ALTO, as sadas do
latch ainda so Q=0 e Q =1.
Fig.3.3. Pulsando a entrada RESET para o estado baixo quando; (a) Q=0 antes do
pulso na entrada RESET; (b) Q=1 antes do pulso na entrada RESET.
A Fig.3.3(b) mostra a situao quando Q=1 antes da ocorrncia do pulso na entrada
RESSET. Como a entrada RESSET colocada em nvel BAIXO no instante t0, Q vai para o
nvel ALTO, e esse nvel ALTO fora a sada Q para o nvel baixo, de forma que a NAND2
tem agora duas entradas em nvel BAIXO. Assim, quando a entrada RESSET retorna para o
Pgina 73

nvel ALTO em t1, a sada da NAND2 permanece em nvel ALTO, que por sua vez, manter a
sada da NAND1 em nvel BAIXO.
Para resumir, devemos dizer que um pulso em nvel BAIXO na entrada RESSET sempre
levar o latch para o estado em que Q=0. Esta a operao limpar ou resetar o latch ou FF.
Representaes Alternativas
Representaes alternativas do latch. Pelo teorema de DeMorgan, podemos afirmar que o
latch com portas OR e INVERSORES nas entradas, so equivalentes aos latch com portas
NAND. Considerando-se a condio de operao do latch NAND, deve ficar claro que as
entradas SET e CLEAR so ativas em BAIXO. A entrada SET faz Q=1 quando SET vai para
BAIXO, e a entrada CLEAR faz Q=0 quando CLEAR vai para BAIXO. Por causa disto o
latch NAND frequentemente desenhado usando-se a representao alternativa para cada
porta NAND conforme mostra a Fig.3.4(a). As bolhas nas entradas assim como a identificao
dos sinais
indicam o estado de acionamento BAIXO para estas entradas. A
Fig.3.4(b) mostra uma representao simplificada. As entradas S e C representam as entradas
SET e CLEAR, enquanto que as bolhas indicam que essas entradas so ativas em nvel
BAIXO.
Fig.3.4. Circuito equivalente (usando o teorema de DeMorgan) ao latch construdo com portas
NAND.
Pgina 74
Fig.3.5.(a) Latch NAND; (b) Tabela-verdade.
Fig.3.6(a). Latch com portas NOR; (b) tabela-verdade; (c) smbolo simplificado.
Exemplo 3.1
As formas de onda da Fig.3.7 so aplicadas nas entradas do latch da Fig.3.4. Considerando
que inicialmente Q=0, determine a forma de onda da sada Q.
Soluo
Inicialmente, RESET SET =1, de modo que a sada Q permanecer no estado 0. O
pulso com nvel BAIXO que ocorre na entrada RESET no instante T1 no tem efeito porque a
sada Q j est no estado 0.
A nica maneira de levar Q para o estado 1 aplicando um pulso de nvel BAIXO na entrada
SET . Isso ocorre no instante T2, quando a entrada SET vai pata o nvel BAIXO. Quando o
sinal na entrada SET retorna para nvel alto em T3, a sada Q permanece em seu novo estado
ALTO.
Pgina 75

No instante T4, quando a entrada SET vai para o nvel BAIXO novamente, no h efeito sobre
a sada Q porque ela j est setada no nvel 1.
Exemplo 3.2
praticamente impossvel obter uma transio limpa de tenso a partir de uma chave
mecnica devido ao fenmeno de trepidao de contato. Isto est representado na Fig.3.8(a)
em que a ao de mover a chave de contato da posio 1 para o contato da posio 2 gera
vrias transies na tenso de sada enquanto ocorre a trepidao do contato ( estabelece e
interrompe a conexo do contato mvel com o contato 2 por varias vezes) antes do repouso do
contato mvel sobre o contato 2. As mltiplas transies do sinal de sadas geralmente no
duram mais que poucos milissegundos, mas podem ser inaceitveis em muitas aplicaes. Um
latch com portas NAND pode ser usado para evitar que a presena de trepidao do contato
afete o sinal de sada. Descreva o funcionamento do circuito da Fig.3.8(b) que elimina o efeito
da trepidao de contato.
Soluo
Pgina 76
Fig.3.8. (a). Trepidao de um contato mecnico gera mltiplas transies na tenso; (b) Latch
NAND usado para eliminar as mltiplas transies na tenso.
3.3. Sinais de Clock e FFs com Clock

Os sistemas digitais podem operar tanto no modo assncrono como no modo
sncrono. Nos sistemas assncronos, as sadas dos circuitos lgicos podem mudar de estado a
qualquer momento em que uma ou mais entradas mudarem de estado.
Em sistemas sncronos, os momentos exatos em que uma sada qualquer pode mudar de
estado, so determinados por um sinal normalmente chamado de clock. Esse sinal de clock
geralmente um trem de pulsos retangulares ou uma onda quadrada, conforme mostrado na
Fig.3.9. Um sinal de clock distribudo para todas as partes do sistema e, a maioria das sadas
(seno todas) do sistema pode mudar de estado somente quando o clock faz uma transio. As
transies (tambm chamadas bordas) esto indicadas na Fig.3.9. Quando o clock faz uma
transio de 0 para 1, esta chamada transio positiva (subida). Quando o clock faz uma
transio de 1 para 0, esta chamada transio negativa(descida).
A maioria dos sistemas sncrona, porque circuitos sncronos so mais fceis de projetar e
depurar. So mais fceis de depurar porque as sadas dos circuitos podem mudar de estado
apenas em instantes de tempo bem determinados. A sincronizao feita pelos sinais de clock
obtida atravs do uso de Flip-flops com clock que so projetados para mudar de estado em
uma das duas transies do clock.
Pgina 77
Fig.3.9. Sinais de clock.
Flip-Flops com Clock

Vrios tipos de FFs com clock so usados em um grande nmero de aplicaes. Antes de
iniciarmos os estudos dos diferentes tipos de FFs, descreveremos os conceitos fundamentais
que so comuns a todos eles:
1.FFs com clock tm uma entrada de clock que geralmente chamada de CLK, CK ou CP.
Usaremos CLK, como mostrado na Fig.3.9. Na maioria dos FFs com clock a entrada CLK
disparada por transio. Isso diferencia os FFs dos latches que so disparados por nvel.
2.FFs com clock tambm possuem uma ou duas entradas de controle que podem ter vrios
nomes dependendo do seu funcionamento. As entradas de controle no tm efeito algum sobre
o Q at que ocorra uma transio de disparo na entrada CLK. Isto significa que seu efeito
sobre Q sincronizado com o sinal aplicado a CLK. Por esta razo elas so chamadas
entradas de controle sncronas.
1. Por exemplo, as entradas de controle do FF vistas na Fig.3.10(a) no afetam Q at que uma
transio positiva do sinal de clock ocorra. Do mesmo modo, as entradas de controle da
Fig.3.10(b) no afetaro Q enquanto no ocorra uma transio negativa do sinal de clock.
2. Resumindo, podemos dizer que as entradas de controle deixam as sadas do FF prontas
para mudar de estado enquanto a transio ativa na entrada CLK, de fato, dispara esta
mudana. As entradas de controle so responsveis para que estado a sada deve ir,
enquanto a entrada CLK determina quando isto deve ocorrer.
A Fig.3.10 (a) mostra um FF com um pequeno tringulo na entrada CLK (clock)
para indicar que essa entrada ativa apenas quando ocorre uma borda de subida; nenhuma
outra parte do pulso ter efeito na entrada CLK. A Fig.3.10(b) mostra o smbolo de um FF
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com um pequeno crculo e um pequeno tringulo na entrada CLK. Significa que a entrada
CLK ativa apenas quando ocorre uma borda de descida; nenhuma outra parte do pulso de
entrada ter efeito na entrada CLK. As entradas de controle no tero efeito sobre a sada Q
at que uma transio ativa de clock ocorra. Em outras palavras, o efeito dessas entradas est
sincronizado com o sinal aplicado na entrada CLK. Por isso elas so chamadas entradas de
controle sncronas.
Fig.3.10. FFs com Clock. Entrada de clock ativada por (a) borda de subida; (b) entrada de
clock ativada por borda de descida.
3.4. Consideraes sobre Temporizao em FFs

Os fabricantes de CIs de FFs especificam muitos parmetros de temporizao
importantes e caractersticas que tm que ser consideradas antes que um FF seja usado em
algum circuito.
Descreveremos os mais importantes e, em seguida, apresentaremos alguns exemplos de
determinados CIs de FFs comerciais das famlias TTL e CMOS.
Tempos de Setup (preparao) e Hold (manuteno)

Tempo de setup: o intervalo de tempo que precede imediatamente a transio ativa do sinal
de clock durante o qual a entrada de controle tem que ser mantida no nvel adequado. Os
fabricantes de CI especificam o tempo de setup mnimo permitido tsmin.
Tempo de Hold; o intervalo de tempo que se segue imediatamente aps transio ativa do
sinal de clock durante o qual a entrada de controle tem que ser mantida no nvel adequado. Os
fabricantes de CI especificam o tempo de Hold mnimo permitido tHmin.
Assim, para garantir que um FF com clock responda adequadamente quando ocorrer a
transio ativa de clock, as entradas de controle tm que estar estveis (no mudarem de
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estado) por um tempo pelo menos de tSmin antes da transio do clock e por um intervalo de
tempo tHmin aps a transio ativa do clock.
Esses parmetros de temporizao so muito importantes em sistemas sncronos,
porque conforme veremos, existem muitas situaes em que as entradas de controle sncronas
de um FF mudam de estado, aproximadamente, ao mesmo tempo em que a entrada CLK.
Fig.3.11. Entradas de controle tm de ser mantidas estveis por (a) um tempo tS antes da
transio ativa do clock e por (b) um tempo tH aps a transio ativa de clock.
Atrasos de Propagao
Sempre que um sinal muda de estado na sada dos FFs, existe um atraso de tempo a partir
do instante em que o sinal aplicado at o instante em que a sada comuta de estado. A
Fig.3.12 ilustra os atrasos de propagao que ocorrem em resposta a uma borda de subida na
entrada CLK. Observe que esses atrasos so medidos entre os pontos de 50% da amplitude das
formas de onda de entrada e sada. As folhas de dados dos fabricantes normalmente
especificam os atrasos de propagao em resposta a todas as entradas e normalmente
especificam os valores mximos para tpLH e tpHL.
Os CIs modernos de FFs tm atrasos de propagao que variam desde alguns nanossegundos
at valores em torno de 100ns. Os valores de tpLH e tpHL, geralmente no so os mesmos, eles
aumentam de forma diretamente proporcional ao nmero de cargas acionadas pela sada Q.
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Fig.3.12. Atraso de propagao nos FFs.
Frequncia Mxima de Clock, fmax

Esta a maior frequncia que pode ser aplicada na entrada CLK de um FF mantendo ainda um
disparo confivel. O limite de fmax varia de um FF para outro, mesmo que os FFs tenham o
mesmo nmero. Por exemplo, o fabricante do CI 7470, que um FF J-K, realiza testes em
diversos FFs desse tipo e pode constatar que os valores de fmax esto na faixa de 20 a 35Mhz.
Ento, o fabricante especifica a mnima fmax como 20Mhz. O que o fabricante est querendo
dizer que ele no garante que o FF7470 que voc usar, funcionar em uma frequncia
acima de 20Mhz. Entretanto, se voc usar uma frequncia de operao abaixo de 20Mhz, o
fabricante garante que todos esses FFs funcionaro corretamente.
Tempo de Durao do Pulso de Clock nos Nveis ALTO e

BAIXO.
Os fabricantes tambm especificam o tempo mnimo de durao que o sinal CLK tem
que permanecer no nvel BAIXO- antes de ir para o nvel ALTO-algumas vezes denominado
tw(L)- e o tempo mnimo que o sinal CLK tem de ser mantido no nvel ALTO antes de retornar
para o nvel BAIXO- algumas vezes denominado tw(H). Estes tempos esto identificados na
Fig.13(a). Desconsiderar estes parmetros de tempo mnimos pode resultar em disparos no
confiveis. Observe que esses valores de tempo so medidos entre os pontos mdios do sinal
de transio.
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Fig.3.13 (a) Tempo de durao do clock em nvel BAIXO e em nvel

largura do pulso assncrono.
ALTO; (b)
Largura de Pulsos Assncronos Ativos

O fabricante tambm especifica o tempo mnimo de durao que a entrada PRESSET e
CLEAR tem de ser mantida no estado ativo, de forma a setar ou ressetar o FF de modo
confivel. A Fig.13(b) mostra o tempo tw(L) para uma entrada assncrona ativa em nvel
BAIXO.
Tempo de Transio de Clock

Para garantir um disparo confivel, os tempos de transio da forma de onda do clock
(tempo de subida e descida) devem ser mantidos muito pequenos. Se a transio no sinal de
clock demorar muito tempo para ir de um nvel para outro, o FF pode disparar de forma
instvel ou nem disparar. Os fabricantes normalmente no relacionam o parmetro de tempo
mximo de transio para cada CI de FF. Em vez disso, fornecido um parmetro geral para
todos os CIs de uma famlia lgica. Por exemplo, o tempo de transio deve ser geralmente
50ns para dispositivos TTL e 200ns para CMOS. Esses parmetros podem variar de acordo
com os fabricantes e as diversas subfamlias que pertencem s famlias lgicas TTL e CMOS.
CIs Comerciais
Como exemplos prticos desses parmetros de temporizao, vamos conhecer esses
tempos para alguns CIs comerciais de FFs. Em particular, conheceremos os seguintes CIs:
7474 Duplo FF D disparado por borda (TTL, padro)
74LS112
Duplo FF J-K disparado por borda (TTL, Schottky de baixa potncia)
74C74
Duplo FF D disparado por borda (CMOS de porta metlica)
74HC112
Duplo FF J-K disparado por borda (CMOS de alta velocidade)
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A tabela 3.1 apresenta uma lista com diversos valores dos parmetros de temporizao para
cada um desses FFs na forma como eles aparecem nos manuais dos fabricantes. Todos os
dados apresentados so os valores mnimos, exceto os valores para os atrasos de propagao,
que so valores mximos.
Uma anlise da tabela revela dois pontos interessantes:
1.Todos os FFs tm o valor do parmetro tH muito baixo; isso comum na maioria dos FFs
modernos disparados por borda.
2.A srie 74HC de dispositivos CMOS tem valores de temporizao comparveis aos dos
dispositivos da famlia TTL. A srie 74C muito mais lenta que a srie 74HC.
Tabela 3.1 Parmetros de temporizao de FFs (em nanossegundos)
3.5. Flip-Flop S-R com Clock

A Fig.3.13 mostra um smbolo lgico para um FF S-R que disparado na borda positiva
do sinal de clock. O que quer dizer que o FF pode mudar de estado apenas quando o sinal
aplicado na entrada de clock realizar uma transio de 0 para1. As entradas R e S controlam o
estado do FF como j foi descrito anteriormente. Entretanto, o FF no responde a essas
entradas at que ocorra uma transio de borda positiva do sinal de clock. A tabela-verdade
mostra, para vrias combinaes das entradas S e R como a sada do FF responde a uma borda
de subida na entrada de clock.
As formas de onda da Fig.3.14 lustram a operao do FF S-R com clock. Se levarmos em
conta que os parmetros de tempo de setup e hold so considerados em todos os casos,
poderemos analisar essas formas de onda da seguinte maneira:
I. Inicialmente, todas as entradas esto em nvel 0. Vamos admitir que a sada Q esteja em
nvel 0, isto , Q0=0.
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II. Quando ocorre a borda de subida do primeiro pulso de clock (ponto a), as entradas S e R
esto ambas em nvel 0, de forma que a sada do FF no afetada, permanecendo no estado
Q=0 ( ou seja, Q= Qo)
III. Quando ocorre a borda de subida do segundo pulso de clock (ponto c), a entrada S agora
est em nvel alto e a entrada R ainda est em nvel baixo. Assim, o FF setado para o nvel 1
no instante da borda de subida do pulso de clock.
IV.Quando ocorre a borda de subida no terceiro pulso de clock (ponto e) S igual a 0 e R
igual a 1, fazendo com que o FF seja ressetado para o estado 0.
No quarto pulso de clock, o FF setado novamente, levando a sada Q pra o estado 1( ponto
g) porque S=1 e R=0 no instante em que ocorre a borda de subida de clock.
V. No instante da borda de subida do quinto pulso de clock, as entradas so as mesmas (S=1 e
R=0). Entretanto, como a sada Q est em nvel alto, ela permanece neste estado.
VI. A condio S=R=1 no deve ser usada porque isso resulta numa condio ambgua.
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Fig.3.14. Flip-flop S-R com clock disparado apenas nas bordas de subida de sinal de clock; (b)
tabela-verdade; (c) formas de onda tpicas.
Fig.3.15. Flip-flop S-R com clock disparado apenas nas bordas de descida do clock.
Circuito Interno de um FF S-R Disparado por Borda

Conforme mostrado na Fig.3.16, o circuito detector de borda produz um pulso estreito e
positivo (CLK*) que ocorre no instante da transio ativa do pulso de entrada CLK. O circuito
direcionador de pulsos direciona esse pulso estreito para a entrada SET ou para a entrada
RESET do latch de acordo com os nveis lgicos presentes em S e R.
A Fig.3.17 mostra como um sinal CLK* gerado para FF disparado por borda de subida.
O INVERSOR produz um atraso de alguns nanos segundos de forma que a transio CLK
ocorra um pouco depois da transio do CLK.
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Fig.3.16. Verso simplificada do circuito interno de um FF S-R disparado por borda.
Fig.3.17. Implementao de um circuito detector de transio borda.
3.6. Flip-flop J-K com Clock (a) Borda Positiva; (b) Borda
Negativa.
A Fig.3.18 mostra um FF J-K com clock disparado por borda positiva do sinal de clock. As
entradas J e K controlam o estado lgico do FF da mesma forma que fazem as entradas S e R
para um FF S-R com clock, exceto por uma importante diferena: a condio J=K=1 no
implica em uma sada ambgua. Para essa condio, o FF sempre ir mudar para o estado
lgico oposto no instante da borda de subida do sinal de clock. Esse modo determinado
modo de comutao (toggle mode). Nesse modo, se ambas as entradas J e k forem nvel
ALTO, o FF mudar do estado lgico para cada borda de subida do sinal de clock.
A tabela-verdade em (a) resume como FF J-K responde s bordas de subida para cada
combinao dos nveis lgicos nas entradas J e K. A operao desse FF est ilustrada pelas
formas de onda mostradas em (b). Consideramos que, novamente, os parmetros de tempo set
up e tempo de hold tenham sido levados em considerao.
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Fig.3.18. (a) Flip-flop J-K que responde apenas s bordas positivas do clock; (b)
formas de onda.
A Fig.3.19 mostra o smbolo e a tabela-verdade para um FF J-K disparado na borda
de descida de clock. O pequeno crculo e o pequeno tringulo na entrada de clock indicam que
esse FF disparado apenas quando a entrada CLK muda de 1 para 0. Esse FF opera da mesma
maneira que um FF disparado pela borda positiva, exceto pelo fato de a sada mudar de estado
lgico apenas nos instantes que ocorrerem as bordas de descida nos pulsos de clock (b, d, f, h
e j).
Fig.3.19. FF J-K que dispara apenas nas transies negativas.
Circuito Interno de um FF J-k Disparado por Borda

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Uma verso simplificada do circuito interno de um FF J-K disparado por borda mostrada na
Fig.3.20. Esse circuito contm as mesmas trs sees do FF S-R disparado por borda
(Fig.3.16). Na verdade, a nica diferena entre os dois circuitos que as sadas Q e Q so
realimentadas para o circuito direcionador de pulsos formados pelas portas NAND 1 e 2. Essa
conexo de realimentao que confere ao FF J-K a operao de comutao para a condio
em que J=K=1.
Para que a operao de comutao funcione conforme descrito, o pulso CLK* tem
de ser muito estreito. Ele tem de retornar para o nvel 0 antes que as sadas Q e Q comutem
para os seus novos valores; caso contrrio, os novos valores de Q e Q faro com que CLK*
comute a sada do latch novamente.
Fig.3.20. Verso simplificada do circuito interno de um FF J-K disparado por borda.
Problemas Potenciais de Temporizao em Circuitos com FFs

Em muitos circuitos digitais, a sada de um FF conectada diretamente ou por meio de
portas lgicas, entrada de outro FF, e ambos so disparados pelo mesmo sinal de clock. Isto
representa um problema potencial de temporizao. Uma situao tpica ilustrada na
Fig.3.21, na qual a sada de Q1 est conectada entrada J2 de Q2 e os FFs so disparados pelo
mesmo sinal de clock.
O problema potencial de temporizao esse: como Q1 muda de estado na borda de
descida do pulso de clock, a entrada J2 de Q2 estar mudando de estado quando receber a
mesma borda de descida do pulso de clock. Isso pode conduzir a uma resposta imprevisvel de
Q2.
Vamos considerar inicialmente Q1=1 e Q2=0. Assim, o FF Q1 possui J1=K1=1 e Q2 possui
j2=Q1=1 e K2=0 antes da borda de descida do pulso de clock. Quando ocorrer a borda de
descida do pulso de clock, Q1 comuta para o estado BAIXO, mas isso s ocorre depois de
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decorrido o tempo de propagao, tpHL. A mesma borda negativa dispara Q2 de modo confivel
para o estado ALTO desde que tpHL seja maior do que o tempo de hold de Q2, tH. Se essa
condio no for satisfeita, a resposta de Q2 ser imprevisvel.
Felizmente, todos os FFs modernos disparados por borda usam um tempo de hold de 5n
ou menos; a maioria possui um tH=0, o que significa que eles no necessitam de tempo de hold.
Para esses FFs, situaes como a que mostrada na Fig.3.21 no representam um problema.
Fig.3.21. Q2 responder adequadamente ao nvel lgico presente em Q1 antes da borda de

descida de CLK desde que o tempo de hold de Q2, tH seja menor que o atraso de propagao
de Q1.
A menos que seja informado ao contrrio, em todos os circuitos de FF que encontraremos ao
longo deste trabalho consideraremos que o tempo de hold dos FFs apenas o suficiente para
que ele responda de forma confivel de acordo com a seguinte regra:
A sada do FF vai para o estado determinado pelos nveis lgicos imediatamente presentes
nas entradas de controle sncronas antes da transio ativa do clock.
Se aplicarmos essa regra na Fig.3.21, obtemos que a sada Q2 ir para o estado determinado
por J2= 1, K2=0, que a condio presente nas entradas antes da borda de descida do pulso de
clock. O fato de j2 estar mudando de estado em resposta mesma borda de descida no tem
efeito.
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Exemplo 3.3
Determine a sada Q para um FF J-K disparado por borda negativa que tem como entrada as
formas de onda mostradas na Fig.3.22. Suponha tH=0 e que inicialmente Q=0.
Soluo
O FF responder apenas nos instantes T2, T4, T6, T8. Em T2, a sada Q responde condio de
entrada J=K=0, presente antes do instante T2. Em T4, a sada Q responde condio de entrada
J=1, K=0 presente antes do instante T4. Em T6, a sada Q responde condio de entrada J=0,
K=1, presente antes do instante T6. Em T8, a sada Q responde as entradas J=K=1.
F.3.22 do exemplo 3.3.
3.7. Flip-flop D com Clock
A Fig.3.23(a) mostra o smbolo e a tabela-verdade para um flip-flop D

com clock disparado na borda de subida do clock. Ao contrrio do FFs S-R e J-K, o FF D tem
apenas uma entrada de controle sncrona, entrada D, que representa a palavra data (dado). Essa
operao muito simples: a sada Q ir para o mesmo estado lgico presente na entrada D
quando ocorrer uma borda de subida em CLK. Veja as formas de onda mostradas na
Fig.3.23(b) ilustra essa operao.
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Fig.3.23. (a) Flip-flop D disparado apenas nas bordas de subida do clock; (b) formas de onda.
Implementao de um FF D
Um FF D disparado por borda facilmente implementado acrescentando um nico
inversor a um FF S-R ou a um FF J-K disparado por borda conforme a Fig.3.24.
Fig.3.24. Implementao de um FF D disparado por borda a partir de um FF R-S.

.

Na Fig.3.25, o registrador X composto dos FFs X1, X2 e X3 e o registrador Y composto dos
FFs Y1, Y2 e Y3. Quando o pulso de transferncia aplicado, o nvel armazenado em X1
transferido para Y1, o de X2 para Y2 e o de X3 para Y3. A transferncia do contedo do
registrador X para o registrador Y sncrona e chamada de transferncia paralela porque o
contedo de X1, X2 e X3 foi transferido para Y1,Y2 e Y3 simultaneamente.
importante notar que a transferncia paralela no altera o contedo do registrador que
a fonte das informaes a serem transmitidas. Significa dizer que se, por exemplo, os valores
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contidos nos registradores antes da ocorrncia do pulso TRANSFER so X1X2X3=101 e
Y1Y2Y3=011, aps o pulso TRANSFER, o contedo de ambos os registradores ser 101.
Deve ficar bem claro que a transferncia de dados pode ser implementada entre FFs usando
FFs S-R, J-K e D. Isto , podemos implementar registradores com esses tipos de FFs. A
Fig.3.25 ilustra um exemplo com FFs tipo D.
Fig.3.25. Transferncia de dados em paralelo usando FFs D.

Para o FF com clock que estamos estudando, as entradas S, R, J, K e D so chamadas
entradas de controle sncronas porque seu efeito na sada do FF sincronizado com a entrada
clock.
A maioria dos FFs com clock tambm possui uma ou mais entradas assncronas que operam
independentemente das entradas sncronas e da entrada de clock. Essas entradas assncronas
so usadas para colocar o FF no estado 0 ou no estado 1 ,em qualquer instante,
independentemente das condies das outras entradas.
A Fig.3.26 mostra um FF J-K com duas entradas assncronas identificadas como PRESET e
CLEAR . Essas entradas so ativas em BAIXO, conforme indicam as bolhas no smbolo do FF.
A tabela-verdade resume como essas entradas afetam a sada do FF.
Vamos analisar os vrios casos:
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PRESET = CLEAR =1. As entradas assncronas esto inativas e o FF est livre para responder
s entradas J, K e CLK.
PRESET =0; CLEAR =1 Como a entrada PRESET est ativa, Q imediatamente colocado
igual a 1 qualquer que sejam os nveis presentes nas entradas.
PRESET =1; CLEAR =0. Como a entrada CLEAR est ativa Q imediatamente limpo (Q=0)
quaisquer que sejam os nveis presentes nas entradas.
PRESET =
ambgua.
PRESET
CLEAR =0.
CLEAR
Esta condio no deve ser usada, pois pode resultar em uma resposta
podem ser abreviadas para
PRE
CLR
respectivamente.
importante perceber que essas entradas assncronas respondem a nveis de tenso contnua
(cc). Isso significa que, se um nvel 0 for mantido na entrada
, o FF permanecer no
estado Q=1, independentemente do que estiver ocorrendo nas outras entradas. De forma
similar, um nvel BAIXO constante na entrada
, mantm o FF no estado Q=0. Portanto,
as entradas assncronas podem ser usadas para manter o FF em um estado particular por
qualquer intervalo de tempo desejado. Na maioria das vezes, entretanto, as entradas
assncronas so usadas para Setar ou Ressetar o FF no estado desejado, determinado pela
aplicao, por meio de um pulso instantneo.
Muitos FF com clock que esto disponveis em CI possuem essas duas entradas assncronas;
alguns tm apenas a entrada
. Alguns FFs tm entradas assncronas que so ativas em
nvel ALTO, em vez de ativa em nvel BAIXO. O smbolo para esses FF no apresenta o
pequeno crculo nas entradas assncronas.
Exemplo 3.4
A Fig.3.26 mostra um FF J-K que disparado por borda negativa que possui entradas
assncronas em BAIXO. Determine a sada Q em funo das formas de onda na Fig.3.26(a).
Supor que a sada Q est inicialmente em ALTO.
Soluo
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Fig.3.26. Formas de onda do exemplo mostrando como o FF com clock responde s entradas
assncronas.
Fig.3.27. Flip-flop J-K com clock e entradas assncronas.

Podemos afirmar que o uso mais comum de FFs no armazenamento de dados ou
informaes. Os dados podem representar valores numricos (nmeros binrios, nmeros
BCD ou qualquer outro dentro de uma grande variedade de tipos de dados que podem ser
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codificados em binrio). Esses dados so geralmente armazenados em grupos de FFs
denominados de registradores.
A operao mais comum realizada sobre dados armazenados em FFs ou registradores a
operao de transferncia de dados. Essa operao envolve a transferncia de dados de um
FF para outro ou de um registrador para outro.
A Fig.3.28 ilustra como a transferncia de dados pode ser implementada usando FFs S-R, J-K,
e D. Em cada caso, o valor lgico atual armazenado em um FF A transferido para um FF B
na borda de descida do pulso TRANSFER. Assim, aps essa borda de descida, a sada B ter o
mesmo valor que a sada A. As operaes de transferncia mostradas na Fig.3.28 so
exemplos de transferncia sncrona, visto que as entradas de controle sncronas e a entrada
CLK foram usadas para realizar a transferncia.
Fig.3.28. Operao de transferncia sncrona de dados realizada por vrios tipos de FFs com
clock.
A operao de transferncia tambm pode ser obtida usando as entradas assncronas de
um FF. A Fig.3.29 mostra como uma transferncia assncrona pode ser incrementada usando
as entradas PRESET e CLEAR de qualquer tipo de FF. Neste caso, as entradas assncronas so
ativas em nvel BAIXO. Quando a linha TRANSFER ENABLE mantida em nvel BAIXO,
as sadas das duas NAND so mantidas em nvel ALTO, no tendo nenhum efeito sobre as
sadas do FF. Quando a linha TRANSFER ENABLE colocada em nvel ALTO, uma das
sadas das portas NAND vai para nvel BAIXO, dependendo do estado das sadas A e A .
Esse nvel BAIXO vai setar ou resetar B para o mesmo estado do FFA. Essa transferncia
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assncrona realizada independentemente das entradas sncronas e do clock do FF. A
transferncia assncrona tambm denominada de transferncia por interferncia, porque o
dado que est sendo transferido, interfere no FF B mesmo que as entradas sncronas sejam
ativadas.
Fig.3.29. Operao de transferncia assncrona de dados.
3.11. Transferncia Serial de Dados: Registrador de

Deslocamento.
A Fig.3.30(a) mostra uma forma de organizar FFs J-K para que operem como um registrador
de deslocamento de 4 bits. Note que os FFs so conectados de modo que o valor da sada X3
transferido para X2, o valor de X2 para X1 e o de X1 para X0. Isso significa que, quando ocorre
uma borda de descida no pulso de deslocamento, cada FF recebe o valor armazenado
previamente no FF esquerda. O FF X3 recebe o valor determinado pelos nveis das entradas J
e K quando ocorre uma borda de descida do clock. Por enquanto, admitiremos que as entradas
J e K de X3 sejam acionadas pela ENTRADA DE DADOS cuja forma de onda mostrada na
Fig.3.30(b). Admitiremos tambm que todos os FFs estejam no estado 0 antes que os pulsos de
deslocamento sejam aplicados. O circuito da Fig.3.30(c) outro exemplo de registrador de
deslocamento usando FF tipo D com seu diagrama de tempo.
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(c)
Fig.3.30. Registrador de deslocamento.
Exigncia Quanto ao Tempo de Hold

Neste arranjo de registrador de deslocamento, necessrio que o tempo de hold seja muito
pequeno, porque existiro momentos em que as entradas J e K estaro mudando de dados
quase ao mesmo tempo em que ocorre a transio na entrada de clock.
Como voc pode observar na Fig.3.30, a sada X3, muda de 1 par 0, em resposta transio
negativa de T2, fazendo com que as entradas J e K de X2, mudem enquanto o nvel na entrada
clock est mudando. Na realidade, devido ao atraso de propagao de X3, as entradas J e K de
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X2 no mudaro por um curto intervalo de tempo aps a transio negativa de clock. Por esta
razo um registrador de deslocamento deve ser implementado usando FFs disparados por
borda que tenham um valor de TH menor que um atraso de propagao do CLK para a sada.
Esse ltimo requisito facilmente atendido pela maioria dos modernos FFs disparados por
borda.
3.12. Transferncia Serial de Dados entre Registradores:

Registradores de Deslocamento
Antes de descrevermos a operao de transferncia serial de dados, temos que analisar a
configurao bsica de um registrador de deslocamento. Um registrador de deslocamento
um grupo de FFs organizados de modo que os nmeros binrios armazenados nos FFs sejam
deslocados de um FF para o seguinte a cada pulso de clock. Voc j deve ter percebido, em
uma calculadora eletrnica, registradores de deslocamento em operao em que os dgitos
mostrados no display so deslocados cada vez que voc tecla um novo dgito. Essa operao
similar que ocorre em um registrador de deslocamento.
A Fig. 3.31(a) mostra dois registradores de deslocamento de 3 bits conectados de modo que o
contedo do registrador X seja transferido de forma serial para o registrador Y(estamos
usando FFs D para cada registrador de deslocamento). Por enquanto, a entrada D ser mantida
em nvel BAIXO de forma que X2 ir para o nvel baixo no primeiro pulso e permanecer
nesse nvel.
Para ilustrar essa situao, vamos considerar que, antes que seja aplicado qualquer pulso de
deslocamento, o contedo do registrador X seja 101(ou seja, X2=1, X1=0 e X0=1) e o
registrador Y seja 000. Veja a tabela da Fig.3.30(b) que mostra como os estados de cada FF
mudam conforme os pulsos de deslocamento so aplicados:
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Fig.3.31. Transferncia serial de dados de um registrador X para um registrador Y.

1.Na borda de descida de cada pulso, cada FF recebe o valor que estava armazenado no
FF sua esquerda antes da ocorrncia do pulso.
2,Aps trs pulsos, o nvel 1 que estava inicialmente em X2, est em Y2; o nvel 0 que estava
inicialmente em X1, est em Y1; e o nvel 1 que estava inicialmente em X0, est em Y0. Em
outras palavras, a informao 101armazenada no registrador X agora foi deslocada para o
registrador Y. O registrador X agora 000, ele perdeu seu dado original.
3. A transferncia completa dos 3 bits de dados requer trs pulsos de deslocamento.
Exerccio proposto 3.1

Considerando ainda esse exemplo,
(a). Determine o valor de sada de cada FF aps a ocorrncia de quatro pulsos de
deslocamento.
(b) E aps seis pulsos de deslocamento.
Exemplo proposto 3.2

Considere ainda o mesmo registrador com o contedo inicial dos registradores X2=0, X1=1,
X0=0, Y2=1, Y1=1,Y0=0. Considere tambm que a entrada D seja mantida em ALTO.
(a) Determine o valor da sada de cada FF aps a ocorrncia de quatro pulsos de
deslocamento;
(b) E aps seis pulsos de deslocamento.
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Possuindo o dado 1102, escreva a tabela-verdade da transferncia de dados para o registrador,
considerando que ele inicialmente foi limpo. Tambm desenhe o diagrama de tempo para esse
registrador de trs bits.
Fig.2.32 do exemplo proposto 3.3

Seja o dado DIN=1101, escreva a tabela-verdade da transferncia de dados para o registrador a
seguir, admitindo-se que, inicialmente ele foi limpo. Tambm desenhe o diagrama de tempo
para esse registrador.
Fig.3.33 do exemplo proposto 3.4.
3.13. Transferncia Paralela Versus Transferncia Serial

Na transferncia paralela, todas as informaes so transferidas simultaneamente na
ocorrncia de um nico pulso de transferncia (Fig.3.34), no importando quantos bits so
transferidos. Na transferncia paralela de dados temos maior velocidade de processamento.
Em contra partida, maior custo por requerer maior nmero de conexes entre o transmissor e o
receptor de informaes porque a sada de cada FF no registrador X conectada na entrada
correspondente do registrador Y.
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Na transferncia serial, a transferncia completa de N bits de informao requer N pulsos
de clock. Portanto, a transferncia serial muito mais lenta que a transferncia paralela usando
registradores de deslocamento. Porm, ela necessita de apenas uma conexo entre o
transmissor e o receptor, requerendo menor custo, portanto.
Essa diferena se torna muito problemtica quando um grande nmero de bits
de informao est sendo transferido a partir de uma grande distncia. Isto determina quantas
linhas (fios) so necessrias para a transmisso da informao. A escolha entre um ou outro
tipo de transferncia depende da aplicao e das especificaes fornecidas em particular.
Pode-se inclusive, usar a combinao dos dois tipos de transferncia para aproveitar as
vantagens de cada um. Veja as figuras 3.34 e 3.35:
Fig.3.34. Registrador ESSP (entrada serial sada paralela).

Observe que nesse exemplo foi usado um registrador de deslocamento ESSS
(Entrada Serial Sada Serial). Basta retirar a informao armazenada no registrador de modo
simultneo. Neste caso necessrio que o registrador tenha expostos os pinos de sada de cada
FF.
Para entrarmos com uma informao paralela e obt-la de modo serial,
necessitamos de FF que contenham as pinagens externas das entradas PRESSET e CLEAR,
pois atravs destas que fazemos com que o registrador armazene a informao paralela.
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Fig.3.35. Registrador EPSS (entrada paralela sada serial).

Inicialmente, vamos estudar o funcionamento da entrada Enable: quando a entrada
Enable estiver em 0 ,as entradas PRESSET dos FFs assumiro, respectivamente, nveis 1,
fazendo com que o registrador opere normalmente.
Quando a entrada Enable assumir o valor 1, as entradas PRESSET dos FFs
assumiro os valores complementares das entradas paralelas conectadas elas.Assim, os FFs
assumiro os valores que estiverem, respectivamente, nessas entradas.
Para melhor entendimento, vamos analisar uma clula do registrador
apresentada na Fig.3.36. Para que esse registrador funcione necessrio, inicialmente, aplicar
um pulso de nvel 0 nas entradas CLEAR dos FFs.Com Enable=0, a entrada PRESSET
assumir o nvel 1 e o FF ir funcionar como um registrador de deslocamento comum (ESSS).
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Fig.3.36. Clula de um registrador EPSS.

Aps essa anlise, conclumos que se zerarmos o registrador e logo aps
introduzirmos a informao paralela, com Enable=1, as sadas Q dos FFs assumiro os valores
inseridos, respectivamente, nessas entradas. Depois de inseridas paralelamente essas
informaes, basta colocarmos Enable=0 novamente e prosseguir como um registrador
deslocamento comum. Com esse conjunto obtivemos um registrador (EPSS).

Veja a Fig.3.36(a), cada FF tem duas entradas J e K em nvel 1, para que ele comute sempre
que o sinal em sua entrada de clock for do nvel ALTO para o nvel BAIXO. Os pulsos de
clock so aplicados apenas na entrada CLK do FF Q0, e a sada Q0 est conectada na entrada
CLK do FF Q1. A sada Q0 est conectada na entrada CLK do FF Q1 e a sada Q1, est
conectada na entrada CLK do FF Q2. As formas de onda mostradas na Fig.3.36(b) indicam
como os FF mudam de estado, conforme os pulsos so aplicados. Vamos destacar alguns
pontos importantes:
1. O FF Q0 comuta na descida de cada pulso de clock. Portanto, a forma de onda da sada
Q0 tem uma frequncia exatamente igual a metade da frequncia do sinal de clock.
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2. O FF Q1 conta cada vez que a frequncia Q0 vai de ALTO para BAIXO. A forma de
onda de Q1 tem frequncia igual metade da frequncia de Q0 e, portanto, um quarto da
frequncia do sinal de clock.
3. O FF Q2 comuta cada vez que a sada Q1 vai de ALTO para BAIXO, logo, a forma de
onda de Q2 tem frequncia igual metade da frequncia de Q1 e, portanto, um oitavo da
frequncia do sinal de clock.
4. Cada forma de onda uma onda quadrada (50% de taxa de ciclo).
Conforme esta descrio, cada FF divide a frequncia de entrada por 2, Portanto, se
adicionssemos um quarto FF a esta cadeia, ele teria frequncia igual a um a um dezesseis
avos da frequncia do sinal de clock e, assim por diante. Usando um nmero apropriado de
FFs, este circuito poderia dividir uma frequncia por qualquer potncia de
2. Especialmente, usando N FFs, produziramos uma frequncia de sada no ltimo FF que
seria igual 1/2N da frequncia do sinal de entrada.
Esta aplicao de FFs chamada de diviso de frequncia.
Muitas aplicaes necessitam de um divisor de frequncia. Como exemplo, temos
relgio de pulso.
Fig.3.37. FFs J-K conectados para formar um contador de 3 bits ( mdulo 8).
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Contagem:
Q2Q1Q0
000 001 010 011 100 101 110 111 000 001 010 100
Operao de Contagem
Alm de funcionar como divisor de frequncia, o circuito da Fig.3.23 tambm funciona
como um contador binrio. Isto pode ser demonstrado observando-se a sequncia de estados
dos FFs aps a ocorrncia de cada pulso de clock. A Fig.3.37 apresenta os resultados de uma
tabela de estados.
Fig.3.38. Tabela de estados dos FFs mostrando a sequncia de contagem binria.

Q2Q1Q0 representam um nmero binrio onde Q2 est na posio 22, Q1 est na
posio 21 e Q0 est na posio 20. Os primeiros oito estados de Q2Q1Q0 mostrados na tabela
devem ser reconhecidos como a sequncia de contagem binria de 000 a 111.
3.15. Aplicao ao Microcomputador

A Fig.3.39 mostra uma unidade microprocessadora (MPU) onde suas sadas so usadas
para transferir dados binrios para o registrador X que constitudo de 4 bits do tipo D, X3, X2,
X1 e X0. Um conjunto de sadas da MPU fornece o endereo e formado pelas sadas A15, A14,
A13, A12, A11, A10, A9 e A8. A maioria das MPUs possui 16 linhas de endereos disponveis, mas
nem todas elas so usadas. Um segundo conjunto de sada da MPU so formados de 4 linhas
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de dados D3, D2, D1, D0. A maioria das MPUs tem pelo menos 8 linhas de dados disponveis. O
outro sinal disponvel o sinal de clock, CP. MPU a unidade central de processamento de
um computador e sua funo principal executar um conjunto de instrues (programa)
armazenado na memria do computador. Uma das instrues que ele pode executar aquela
que diz MPU para transferir um
Fig. 3.39. Exemplo de um MPU transferindo dados binrios para um registrador

interno.
nmero binrio de um registrador de armazenamento interno da MPU para um outro
registrador externo X. A operao desta instruo se d das seguintes etapas:
1. O endereo apropriado colocado nas linhas de endereo (A15 a A8) para
selecionar o registrador X como destino dos dados a serem transferidos.
2. O nmero binrio colocado nas linhas de dados (D3 a D0).
3. Uma vez que as linhas de endereos e dados esto estveis, a MPU gera o pulso
de clock CP para o registrador completando a transferncia paralela de dados para
o registrador X.
Exemplo 3.5
(a) Qual cdigo de endereo tem de ser gerado pelo MPU para que o dado seja
transferido para o registrador X(Fig.3.39).
(b) Considerando que X3-X0=0110, A15-A8=11111111e D3-D0=1011. Qual ser o
valor do registrador X aps a ocorrncia do pulso CP?
Soluo
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(a). Para que o dado seja transferido para o registrador X, o pulso de clock tem que passar pela
porta AND n 2 para chegar s entradas CLK dos FFs. Isso acontece apenas se a entrada
superior da porta AND n2 for nvel ALTO. Isso significa que todas as entradas da porta AND
n1 tem de ser nvel ALTO, isto , o nvel lgico de A15 at A9 tem de ser 1, e A8 tem de ser 0.
Assim, a presena do cdigo de endereo 11111110 necessria para permitir que o dado seja
transferido para o registrador X.
(b).Com A8=1, o nvel BAIXO na sada da AND n1 impedir que o pulso WR barrado passe
pela porta AND n2, sendo que os FFs no sero disparados. Portanto, o contedo do
registrador X no ser alterado; isto , no mudar de 0110.
3.16. Multivibrador Monoestvel

Um circuito digital que est de algum modo relacionado com o FF o Monoestvel. Como o
FF, o Monoestvel tem 2 sadas, Q e Q . Ao contrrio do FF, o Monoestvel tem apenas 1
estado de sada estvel (normalmente, Q =0 e Q =1), no qual permanece at que seja
disparado por um sinal de entrada. Uma vez disparado, a sada do Monoestvel comuta para o
estado oposto ( Q =1, Q =0). Ele permanece no estado quase estvel por um perodo fixo de
tempo, tp, que normalmente determinado por uma constante de tempo RC calculada em
funo dos valores dos componentes conectados externamente ao circuito ao monoestvel.
Depois de decorrido o tempo tp, a sada Monoestvel retorna ao seu estado de repouso at que
seja disparado novamente.
A Fig.3.40 mostra o smbolo lgico para um monoestvel. O valor de tp normalmente
indicado em alguma parte do smbolo do monoestvel. Na prtica, tp pode variar de vrios
nanossegundos a varias dezenas de segundos. O valor exato de tp depende dos valores dos
componentes externos, RT CT.
Dois tipos de monoestveis esto disponveis na forma de CI, monoestvel no redisparvel e
monoestvel Redisparvel.
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Fig.3.40. Smbolo e formas de onda tpicas de um monoestvel cujo modo de operao no

redisparvel.
Monoestvel no Redisparvel
As formas de onda mostradas na Fig.3.40(b) ilustram a operao de um monoestvel no
redisparvel que disparado nas bordas de subida aplicadas em sua entrada de disparo (Ttrigger). Os pontos importantes a serem observados so:
1. As bordas positivas a, b, c, d e e disparam o monoestvel levando-o para seu estado quase
estvel durante um tempo tp, durante o qual retorna automaticamente para o seu estado estvel.
2. As bordas positivas nos pontos d e f no tm efeito sobre o monoestvel porque ele j foi
disparado no estado quase estvel. O monoestvel tem de retornar para o estado estvel antes
de ser disparado.
3. A durao do pulso do monoestvel sempre a mesma, independentemente da durao dos
pulsos de entrada. Conforme foi dito antes, tp depende apenas de RT, CT e do circuito interno do
monoestvel. Um monoestvel tpico pode ter tempo tp dado por tp=0,693RTCT.
Monoestvel Redisparvel
O monoestvel redisparvel opera de modo semelhante ao monoestvel no redisparvel,
exceto por uma importante diferena: ele pode ser disparado enquanto estiver no seu estado
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quase estvel, recomeando a temporizao de um novo intervalo de tempo tp. A Fig.3.41(a)
compara a resposta dos tipos de monoestvel usando um tp de 2ms.
Fig.3.41.(a) Resposta comparativa de um monoestvel no redisparvel com outro

redisparvel com um tempo tp=2ms; (b) o monoestvel redisparvel inicia a temporizao de
um novo intervalo tp a cada pulso de disparo recebido.
Anlise dessas formas de onda:

Os dois tipos de monoestaveis respondem ao primeiro pulso de disparo em t=1ms indo para o
estado ALTO em 2ms e, em seguida, retornando para o nvel BAIXO. O segundo pulso de
disparo em t=5ms dispara os 2 monoestaveis, levando-os para o estado ALTO. O terceiro
pulso de disparo em t=6ms no tem efeito sobre o monoestvel no redisparvel, visto que ele
j est no estado quase estvel. Entretanto, esse pulso de disparo redispara o monoestvel
redisparvel, fazendo-o iniciar um novo intervalo de temporizao (tp=2ms). Assim, ele
permanece no estado ALTO por 2ms aps esse terceiro pulso de disparo.
De fato, um monoestvel redisparvel comea um novo intervalo de tempo tp cada vez que
um pulso de disparo aplicado, independentemente do estado atual de sua sada Q. Na
realidade, os pulsos de disparo podem ser aplicados a uma taxa alta o suficiente, de forma que
o monoestvel seja redisparado antes do final do intervalo de tempo tp, fazendo com que a
sada Q permanea em nvel ALTO. Isso mostrado na Fig.3.41(b) em que foram aplicados 8
pulsos de 1ms de durao. A sada Q no retorna para o nvel BAIXO antes que tenham
decorrido 2ms aps o ltimo pulso de disparo.
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Dispositivos Comerciais
Vrios CIs monoestveis esto disponveis na verso redisparvel e na verso no
redisparvel. O 74121, 74LS221, 74HC331 so duplos monoestveis no redisparveis; os
74122 e 74LS122 so CIs com um nico monoestvel redisparvel; os CIs 74123,74LS123 e
74HC123 so duplos monoestveis redisparveis.

Um tipo de Multivibrador que no tem estados estveis, chamado de multivibrador astvel.
A sada desse tipo de circuito lgico (oscila) entre dois estados instveis. Esses circuitos so
teis na gerao de sinais de clock para circuitos digitais sncronos.
Apresentaremos 3 tipos desses multivibradores sem apresentar detalhes de suas operaes:
1. Oscilador Schmmitt-trigger-A Fig.3.42 mostra um INVERSOR Schmmitt-trigger
conectado como um oscilador. O sinal Vout , aproximadamente, uma onda quadrada com
uma frequncia que depende dos valores de R e C. A Fig.3.42 mostra a relao entre a
frequncia e os valores de RC para trs diferentes INVERSORES Schmmitt-trigger. Veja
os limites mximos nos valores de resistncia para cada dispositivo. O circuito para de
oscilar se o valor de R no estiver abaixo desses limites.
Fig.3.42. Oscilador Schmmitt-trigger usando um INVERSOR 7414. Uma NAND

Schmmitt-trigger tambm pode ser usada.
2. Temporizador 555 usado como um multivibrador astvel - O CI temporizador 555 um
circuito compatvel com TTL que pode operar em diferentes modos. A Fig.3.43 mostra como
componentes externos podem ser conectados ao 555 de forma que ele opere como um
oscilador astvel. Sua sada tem uma forma de onda retangular repetitiva que comuta entre
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dois nveis lgicos, sendo o intervalo de tempo de cada nvel determinado pelos valores de R e
C.
Fig.3.43. CI temporizador 555 usado como um Multivibrador astvel.

3.Gerador de clock a cristal - As frequncias de sada dos circuitos geradores de clock
descritos anteriormente dependem dos valores dos resistores e capacitores, portanto, essas
frequncias no so extremamente precisas ou estveis. Elas variam de acordo com a variao
da temperatura ambiente e tambm com o envelhecimento dos componentes.
4.Um gerador de clock a cristal um oscilador que usa um componente de alta preciso e
estabilidade chamado cristal de quartzo. Um pedao de cristal de quartzo pode ser cortado,
com forma e tamanho especficos, para vibrar em uma frequncia extremamente precisa e
estvel com a temperatura e com o envelhecimento do dispositivo; cristais com frequncia de
10kHz a 80Mhz esto disponveis. Quando um cristal colocado em um determinado circuito,
este pode oscilar em uma frequncia precisa e estvel igual frequncia de ressonncia do
cristal. Osciladores em cristal so disponibilizados em encapsulamento de CI.
Dois desses circuitos so mostrados na Fig.3.44.
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(a)
(b)
Fig.3.44. Circuitos geradores de clock a cristal. (a) usando inversores TTL; (b) usando
inversores CMOS.
O circuito da Fig. 3.44(a) construido usando inversores TTL 74LS04. Poderiamos, tembm
usar inversor Scumitt-triger 74LS14. O valor de R est entre 300 e 1500 ohm, e depende do
tipo de cristal utilizado e de sua frequncia. Este circuito capaz de produzir sinal de
frequncia at 20MHz. O circuito da Fig.3.44(b) usa inversores CMOS do CI 74HC. Um valor
tpico para R =100k ohm. Este circuito capaz de oscilar a uma frequncia de 10MHz. Estes
geradores de clock so usados em todos os sistemas baseados em microprocessadores e em
microcomputadores, e tambm em qualquer aplicao na qual o sinal de clock necessite ser
gerado com inteira preciso.
Captulo 4
Representaes Numricas e Circuitos Aritmticos
Contedo
4.1. Introduo
4.2. Adio binria
4.3. Representao de nmeros com sinal
4.4. Representao de nmero com sinal usando complemento de 2
4.5. Caso especial na representao do complemento de 2
4.6. Adio no sistema de complemento de 2
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4.7. Multiplicao de nmeros binrios
4.8. Multiplicao no sistema de complemento de 2
4.9. Diviso binria
4.10. Adio BCD
4.11. Aritmtica hexadecimal
4.12. Subtrao hexadecimal
4.13. Representao hexadecimal de nmero com sinal
4.14. Circuito aritmtico
4.15. Unidade lgica e aritmtica
4.16. Somador binrio paralelo
4.17. Projeto de um somador completo
4.18. Meio somador
4.19. Somador paralelo completo com registradores
4.20. Notao para registradores
4.21. Propagao do carry
4.22. Somador paralelo em CI
4.23. Conexo em cascata de somadores em paralelo
4.24. Sistema de complemento de 2
1.Efetuar soma, subtrao, multiplicao e diviso de dois nmeros
binrios.
2.Somar e subtrair nmeros hexadecimais.

3.Saber a diferena entre a soma binria e a soma OR
4.Comparar as vantagens e desvantagens entre 3 sistemas diferentes de representao de
nmeros binrios com sinal.
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5.Manipular nmeros binrios com sinal usando o sistema de complemento de 2
6.Compreender o processo de adio BC.
7.Descrever as operaes bsicas de uma unidade lgica e aritmtica.
8.Somador paralelo completo com registradores.
9. Propagao do carry.
10. Somador paralelo em circuito integrado. Sistema de complemento de 2.
11.Circuito integrado ULA.
4.1. Introduo
O assunto tratado neste captulo est concentrado nos princpios bsicos para entender como
as mquinas digitais (computadores) realizam as operaes aritmticas bsicas.
Inicialmente, veremos como as vrias operaes aritmticas so feitas com
nmeros binrios usando-se lpis e papel, e depois estudaremos os circuitos lgicos que
realizam essas operaes.
4.2. Adio Binria

A adio binria de dois nmeros binrios realizada da mesma forma que a adio
de dois nmeros decimais. Alis, a adio binria mais simples, visto que so poucos casos
para aprender. Primeiro, vamos rever a adio decimal:
A operao sobre os dgitos na posio do dgito menos significativo (Least- SignificantDigit) efetuada primeiro, produzindo uma soma igual a sete. Os dgitos da segunda posio
so ento somados produzindo um resultado igual a treze, o que gera um carry (vai um) que
vale 1, para a terceira posio. Isso produz uma soma igual a oito na terceira posio.
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Em geral, os mesmos passos podem ser seguidos em uma adio binria. Entretanto,
apenas quatro casos podem ocorrer na soma de dois dgitos binrios (bits) em qualquer
posio:
Este ltimo caso ocorre quando dois bits de uma determinada posio esto em nvel 1 e h
um carry da posio anterior.
Alguns exemplos de adio de dois nmeros binrios:
4.3. Representao de Nmeros com Sinal

A maioria dos computadores e das calculadoras digitais efetuam operaes tanto com
nmeros negativos quanto com positivos, necessrio representar, de alguma forma, o sinal
do nmero (+ ou -). Isso feito normalmente acrescentando ao nmero um outro bit
denominado bit de sinal: o 0 no bit de sinal representa um nmero positivo; e um 1 no bit de
sinal representa um nmero negativo. Isso est ilustrado na Fig.4.1. O registrador A contm os
bits 0110100. O bit 0 na posio mais esquerda(A6) o bit de sinal que representa +. Os
outros seis bits so a magnitude do nmero1101002, que igual a 5210. Assim, o nmero
armazenado no registrador A +52. De forma similar, o nmero armazenado no registrador B
-52, visto que o bit de sinal 1, representando : negativo.
O bit de sinal usado para indicar a natureza positiva ou negativa do nmero binrio
armazenado. Os nmeros na Fig.4.1 so constitudos de um bit de sinal e seis bits de
magnitude.
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Fig.4.1. Representao de um nmero com sinal na forma sinal-magnitude.

Os bits de magnitude correspondem ao equivalente binrio direto do valor decimal
representado. Essa representao chamada de sistema sinal-magnitude para nmeros
binrios com sinal.
Muito embora o sistema sinal-magnitude seja uma representao direta, os computadores
e as calculadoras no o utilizam porque a implementao do circuito mais complexa do que
em outros sistemas. O sistema mais usado para representar nmeros binrios com sinal o
sistema de complemento de 2. Antes de saber como este sistema, devemos conhecer o
complemento de 1.
Forma de complemento de 1
O complemento de 1 de um nmero binrio obtido substituindo cada 0 por1 e cada 1 por 0.
Veja:
Assim, dizemos que o complemento de 1 de 101101 010010
4.4. Representao de Nmeros com Sinal Usando

Complemento de 2
O sistema de complemento de 2 para representao de nmeros com sinal funciona da
seguinte maneira:
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Se o nmero for positivo, a magnitude representada na forma binria direta, e um bit de
sinal 0 colocado em frente ao bit MSB.
Se o nmero for negativo, a magnitude representada na sua forma de complemento de 2, e
um bit de sinal 1 colocado em frente ao MSB.
Fig.4.2. Representao de nmero com sinal na forma de complemento de 2
Exemplo 4.1
Represente cada um dos seguintes nmeros decimais com sinal como um nmero binrio com
sinal no sistema complemento de 2. Use um total de 5 bits incluindo o bit de sinal.
(a) +13 (b) -9 (c) +3 (d) -2 (e) -8
Soluo
(a) Como
o nmero positivo, a magnitude (13) representada por sua magnitude direta,

isto , 13=11012. Incluindo-se o 0 como bit de sinal, obtm-se
(b) O nmero negativo, portanto a magnitude 9 deve ser representada na forma de

complemento de 2.
Quando o bit de sinal acrescentado, o nmero completo se torna,

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(c) O valor decimal 3 pode ser representado em binrio usando apenas 2 bits. Entretanto, o
enunciado do problema requer uma magnitude de 4 bits precedida de um bit de sinal.
Assim, temos
(d)
(e)
Extenso de Sinal
O exemplo 4.1 exigiu que usssemos um total de cinco bits para representar os nmeros com
sinal. O tamanho de um registrador (nmero de FFs) determina o nmero de dgitos binrio
que so armazenados para cada nmero. A maioria dos sistemas digitais atuais armazena
nmeros em registradores medidos em mltiplos pares de 4 bits. Em outras palavras, os
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registradores de armazenamento sero de 4, 8, 12, 16, 32, 64 bits e assim por diante. Em um
sistema que armazena nmero de oito bits, sete bits representam a magnitude, e o MSB
representa o sinal. Se precisarmos armazenar um nmero positivo de cinco bits em um
registrador de oito bits faz sentido simplesmente acrescentar zero frente. O MSB (bit do
sinal) ainda o zero, indicando um valor positivo.
Exemplo 4. 2
Cada um dos seguintes nmeros um nmero binrio com sinal no sistema do complemento
de 2. Determine o valor decimal em cada caso: (a) 01100 (b) 11010 (c) 10001
Soluo
(a). O bit de sinal 0, de forma que o nmero positivo, e os outros quatros nmeros
representam a magnitude direta do nmero, ou seja, 11002=1210. Assim, o nmero decimal
+12.
(b). O bit de sinal de 11010 1; portanto, sabemos que o nmero negativo, mas no
podemos dizer qual a sua magnitude. Temos que determinar a magnitude fazendo o
complemento de 2 do nmero para convert-lo em seu equivalente positivo.
Visto que o resultado da operao da negao 00110=+6, o nmero original 11010 tem que ser
equivalente -6.
(a) Seguindo o mesmo procedimento realizado em (b):
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4.5. Caso Especial na Representao de Complemento de 2

Sempre que um nmero com sinal tiver um 1 no bit de sinal e todos os bits da magnitude
forem zero seu equivalente decimal ser -2N, em que N o nmero de bits da magnitude. Por
exemplo:
1000=-23=-8
10000=-24=-16
100000=-25=-32
E assim por diante. Observe que, neste caso especial, tomar o complemento de dois desses
nmeros produz o valor com o qual comeamos, porque estamos no limite negativo do
intervalo de nmeros que podem ser representados com esses bits. Se estendermos o sinal
desses nmeros especiais, o procedimento de negao normal funcionar. Por exemplo,
estendendo o nmero 1000(-8) para 11000 (oito negativo de cinco bits) e tomando o seu
complemento de 2, obtemos 01000 (8) que a magnitude do nmero negativo.
Assim, podemos dizer que a faixa completa de valores que pode ser representada no
sistema de complemento de 2 com N bits de magnitude
-2N a+ (2N-1)
Existe um total de 2N+1diferentes valores, incluindo o zero. Por exemplo, a tabela 4.1 relaciona
todos os nmeros com sinal que podem ser representados com 4 bits usando o sistema de
complemento de 2 ( observe que existem 3 bits de magnitude, portanto N=3). Observe
tambm que a sequencia comea em -2N=-23=-8=10002 e termina em +(2N-1)=23-1=710=01112,
acrescentando 0001 a cada passo como em um contador crescente.
Tabela 4.1
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Exemplo 4.3
Qual a faixa de valores de nmeros decimais sem sinal que pode ser representada com um
byte?
Soluo
Lembre-se que um byte corresponde a 8 bits. Como estamos interessados, neste caso, em
nmeros sem sinal, no h bit de sinal; assim, todos os oito bits so usados para representar a
magnitude. Portanto, os valores esto na faixa de:
000000002=010 a 111111112=25510
Isso corresponde a um total de 256 valores diferentes, que poderamos determinar como 28.
Exemplo 4.4
Qual a faixa de valores de nmeros decimais com sinal que pode ser representada com um
byte?
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Soluo
Como o MSB usado como bit de sinal, existem 7 bits para magnitude. O maior valor
negativo :
100000002=-27=-12810
O maior nmero positivo :
011111112=27-1=12710
Assim, a faixa de -128 a +127, em um total de 256 valores diferentes, incluindo o zero.. Em
outras palavras, visto que existem 7 nmeros de magnitude (N=7), ento existem 2N+1=28=256
valores diferentes.
4.6. Adio no Sistema de Complemento de 2

Caso 1: Dois nmeros positivos
Caso 2: Um nmero positivo e um outro menor e negativo
Caso 3: Um nmero positivo e outro de magnitude maior e negativo
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Caso 4: Dois nmeros negativos
Caso 5: Dois nmeros iguais em magnitude, mas de sinais contrrios.
Overflow Aritmtico
Vamos ver o que acontece na adio de +9+8
A resposta tem um bit de sinal negativo o que est incorreto, uma vez que estamos
adicionando dois nmeros positivos. A resposta correta deveria ser +17, mas a magnitude +17
necessita de mais de 4 bits para ser representada, e portanto ocorreu um overflow na posio
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do bit de sinal. Esta condio de overflow pode ocorrer apenas quando dois nmeros positivos
ou dois nmeros negativos esto sendo somados e, ela sempre produz um resultado incorreto.
Supe-se que o resultado da soma ou subtrao possa caber dentro dos bits significativos
usados para representar os nmeros. Se N bits forem usados para representar nmeros com
sinais, ento os resultados devem estar dentro da faixa -2N a 2N-1. Se o resultado no pode
caber nessa faixa, ento dizemos que ocorreu um overflow aritmtico. Para garantir numa
correta operao de um circuito aritmtico, importante detectar a ocorrncia de overflow.
Vamos apresentar 4 casos onde so adicionados nmeros com sinal usando a representao do
complemento de 2, com magnitudes de 7 e de 2. Vamos usar nmeros de 4 bits, sendo 3 bits
significativos e 1bit de sinal. Quando os nmeros tm sinais opostos, no h oververflow.
Entretanto, se ambos os nmeros t~em o mesmo sinal, a magnitude do resultado 9, o qual no
pode ser representado com apenas 3bits significativos.; portanto, ocorre overflow. A chave
para determinar se ocorre overflow est no carry da posio MSB, chamado C3, no exemplo a
seguir, e no carry na posio do bit de sinal, chamado C4. O exemplo mostra que ocorre
overflow quando esses carries tm valores diferentes e que no ocorre overflow quando esses
carries tm valores iguais.
Crculos de nmeros e Aritmtica Binria

O conceito de aritmtica com sinal e overflow pode ser ilustrado tomando-se os nmeros da
tabela 4.1 e curvando-a como um circulo de nmeros como mostra a Fig.4.3.
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Fig.4.3. Crculo nmrico de 4bits.

Observe que h duas formas de olhar para esse crculo. Ele pode ser olhado como um crculo
de nmeros sem sinal (anel azul), com um valor mnimo de 0 e mximo de 15, ou como um
nmero com sinal na forma de complemento de 2 ( anel marron), com o valor mximo de 7 e
mnimo de -8. Para somar usando um circulo de nmeros s comear no valor da primeira
parcela e avanar o nmero de casas indicado na segunda parcela ao redor do circulo no
sentido horrio. Por exemplo, para somar 2+3, comece no 2( 0010 e avance 3 casas no sentido
horrio, chegando ao 5(0101). O overflow ocorre quando a soma grande demais para caber
em um formato de 4bits com sinal ou seja quando excedemos o nmero mximo de 7. No
crculo de nmeros, isso indicado quando, ao somar 2 valores positivos, ultrapassamos a
linha entre 0111(mximo positivo e 1000(mximo negativo). Vamos ver outro exemplo. Desta
feita:3-5. Comeamos no nmero 3(0011) do crculo. A forma mai clara de subtrair nos
deslocarmos cinco casa no sentido anti-horrio, o que nos leva ao nmero 1110(-2). Qualquer
operao de soma entre nmros de 4bits incluindo o bit de sinal que produza um resultado
maior do que 7 e menor do -8 um overflow do formsto 4bits e produz uma resposta
incorreta. Por exemplo, 3+5, -2-7.
4.7. Multiplicao de Nmeros Binrios

A multiplicao de nmeros binrios feita da mesma maneira que a multiplicao
de nmeros decimais. Na verdade, o processo mais simples, visto que os dgitos
multiplicadores podem ser 0 ou 1.; assim estaremos multiplicando por 0 ou por 1e por nenhum
outro dgito. O exemplo a seguir ilustra essa operao para nmeros binrios no sinalizados:
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A maioria das mquinas digitais pode somar apenas dois nmeros binrios de cada vez. Por
isso, os produtos parciais obtidos durante a multiplicao no podem ser somados juntos ao
mesmo tempo. Em vez disso, so somados dois de cada vez; ou seja, o primeiro somado ao
segundo, o resultado somado ao terceiro, e assim por diante. Este processo est ilustrado a
seguir para o exemplo anterior;
4.8. Multiplicao no Sistema de Complemento de 2

Se os dois nmeros a serem multiplicados forem positivos, eles j estaro no formato
binrio direto e podero ser multiplicados nesse formato.
Se os dois nmeros a serem multiplicados forem negativos, eles devero estar na
forma do complemento de 2. O produto mantido como um nmero positivo e o bit de sinal
igual a 0.
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Se um nmero for positivo e o outro negativo, o nmero negativo ser primeiro convertido em
uma magnitude positiva por meio de complemento de 2. O resultado obtido representa a
verdadeira magnitude do produto. O produto deve ser negativo. Logo, ao resultado obtido
deve ser aplicado o complemento de 2 e o bit de sinal deve ser igual a 1.
4.9. Diviso Binria

O processo para dividir um nmero binrio (o dividendo) por outro ( o divisor) o
mesmo que utilizado para nmeros decimais ao qual normalmente nos referimos como
diviso longa. De fato, esse processo mais simples com nmeros binrios, pois verificamos
quantas vezes o divisor cabe dentro do dividendo, existem apenas duas possibilidades ou 0 ou
1. Para ilustrar vamos considerar o seguinte exemplo:
Neste exemplo, temos 11011 dividido por 11 que equivalente a 27/3 em decimal. O
quociente resultante 1001=9.
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Neste exemplo temos 10012 dividido por 112 que equivalente a 9/3 em decimal. O
quociente resultante 00112=310
Neste ultimo exemplo 10102 dividido por 1002 ou 10/4 em decimal. O resultado
0010,12=2,510.
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Na maioria dos sistemas digitais, as subtraes que so parte da operao da
diviso so geralmente executadas usando o complemento de 2, isto , tomando o
complemento de dois do subtraendo para depois adicion-lo.
A diviso de nmeros com sinal tratada do mesmo modo que a multiplicao.
Nmeros negativos so transformados em nmeros positivos pela operao de complemento
2, para que a diviso seja executada posteriormente. Se o dividendo e o divisor tiverem sinais
opostos, o quociente resultante ser transformado em um nmero negativo tomando o seu
complemento de 2 e colocando o bit de sinal em 1. Se o dividendo e o divisor tiverem o
mesmo sinal, o quociente ser mantido positivo, e o bit de sinal, colocado em 0.
4.10. Adio BCD

A adio de dois nmeros decimais que esto no formato BCD pode ser melhor entendida
considerando dois casos que podem ocorrer quando dois dgitos decimais so somados.
Soma Menor ou Igual a 9

Considere a soma de 5 com 4 usando a representao BCD para cada dgito:
A adio executada como a adio binria normal, sendo o resultado 1001, que o cdigo
BCD para 9.
Outro exemplo
Neste exemplo, os cdigos de 4 bits para 5 e 3 so somados em binrios, gerando 1000, o

BCD para 8. De forma similar, somando-se o segundo dgito decimal de cada nmero, temos
0111, o BCD para 7. O resultado final 01111000, o cdigo BCD para 78.
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Nos exemplos anteriores, nenhuma das somas dos pares de dgitos decimais
excedeu 9, portanto, nenhum vai-um decimal foi produzido. Para esses casos, o processo de
adio em BCD bastante direto, e idntico a adio binria.
Soma maior que 9
O resultado da soma 1101 no existe no cdigo BCD. Ele um dos seis cdigos proibidos
ou invlidos. Isto ocorreu porque a soma dos dois dgitos excedeu 9. Sempre que isto ocorrer,
o resultado da soma pode ser corrigido atravs do nmero 6(0110) para que no haja
cdigos invlidos no resultado.
Conforme mostrado, 0110 somado ao resultado invlido, gerando o resultado BCD

correto. Observe que, com a adio de 0110, um carry gerado para o decimal da segunda
posio. Essa adio deve ser feita sempre que o resultado da soma dos dois dgitos
ultrapassar 9.
Exemplo 4.5
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A adio dos cdigos de 4 bits para os dgitos 7 e 5 resulta em uma soma invlida que deve ser
corrigida atravs da adio de 0110. Observe que isso gera um carry, que deve ser adicionado
soma BCD dos dgitos da segunda posio.
Exemplo 4.6
Exemplo 4.7
Subtrao BCD
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O processo de subtrao de nmeros em BCD mais difcil que a adio. A subtrao envolve
um procedimento de complemento seguido de soma semelhante ao mtodo do complemento
de 2. No abordaremos esse mtodo aqui.
4.11. Aritmtica Hexadecimal

Adio em Hexa
A adio de nmeros HEXA feita, basicamente, da mesma maneira que a adio de nmeros
decimais, lembrando que o maior dgito hexa F, em vez de 9.
Siga esses procedimentos
1.Some os dois dgitos hexadecimais em decimal, inserindo mentalmente o decimal
equivalente para os dgitos maiores que 9.
2. Se a soma for menor ou igual a 15, o resultado dela pode ser expresso como um
dgito hexa.
3.Se a soma maior ou igual a 16, subtraia 16 e transporte um carry 1 para a posio do
prximo dgito.
Vamos ilustrar esses procedimentos com exemplos:
Na primeira adio: a soma dos LSDs (8 e 4) gera o resultado 12, que corresponde
a C em hexa. Nesse caso, no h carry para o dgito da prxima posio. A soma 5 com 2 gera
o resultado 7.
Na segunda adio, comece somando 8 com B, substituindo momentaneamente o decimal 11
por B. Isso gera uma soma igual a 19. Visto que 19 maior que 16, obtenha 3 ( por subtrao);
escreva o dgito 3 logo abaixo dos dgitos somados e transporte um carry 1 para a prxima
posio. Esse carry somado ao 5 e ao 4, gerando uma soma igual a 1010, que ento
convertido no hexadecimal A.
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Na terceira adio: A soma F com C considerada como 15+12=2710. Visto que esta soma
maior que 16, subtraia 16 para obter 1110 que corresponde ao hexadecimal B, e transporte um
carry 1 para a segunda posio. Some esse carry ao dgito A e ao dgito 3 para obter E. Nesse
caso, no h carry para a posio MSD. Portanto, 3+2=5, na posio MSD.
4.12. Subtrao Hexadecimal

Lembre-se de que os nmeros hexadecimais so apenas uma maneira eficiente de representar
nmeros binrios. Assim, podemos subtrair nmeros hexa utilizando o mesmo mtodo usado
para nmeros binrios. O complemento de 2 do subtraendo em hexa deve ser efetuado e,
depois, somado ao minuendo; qualquer carry na posio MSD deve ser desconsiderado.
Como obter o complemento de 2 de um nmero hexadecimal? Uma vez convertido em
binrio, efetue a operao do complemento de 2 do binrio equivalente e depois o converta de
volta em hexa. Esse processo ilustrado a seguir:
Existe um procedimento mais rpido: subtraia cada dgito hexa de F; em seguida, some
1.Vamos experimentar esse procedimento para o exemplo anterior:
Exemplo 4.8
Efetue a soma 67F+2A4.
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Soluo
67F
+2A4
=923
Exemplo 4.9
Efetue a subtrao 67F-2A4
Soluo
Usando o procedimento mais rpido:
F
F F
-2 -A -4
= D5B
+1
= D5C
+67F
=3DB
Exemplo 4.10
Efetue as somas
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4.13. Representao Hexadecimal de Nmeros com Sinal

Os dados armazenados na memria interna ou no disco rgido de um microcomputador
ou em um CD-ROM so normalmente armazenados em bytes. O byte de dado armazenado em
uma determinada posio de memria , em muitos casos, expresso em hexa por ser mais
eficiente e menos propenso a erros do que express-lo em binrio. Quando o dado consiste de
nmeros com sinal, til saber reconhecer se um valor hexa representa um nmero positivo
ou negativo. Por exemplo, a tabela 4.2 representa os dados armazenados em um pequeno
segmento de memria que comea no endereo 4000.
Tabela 4.2
Cada posio de memria armazena um nico byte (oito bits) que um nmero binrio
equivalente a um nmero decimal com sinal. Esta tabela tambm mostra o valor hexa
equivalente a cada byte. Para um dado com valor negativo, o bit de sinal (MSB) do nmero
binrio 1, isso sempre torna o MSB do nmero hexa maior ou igual a 8. Quando o dado tem
valor positivo, o bit de sinal 0, sendo o MSD do nmero hexa menor ou igual 7. Essa
afirmao vlida no importando quantos dgitos o nmero hexa tenha. Quando o MSD for
maior ou igual 8, o nmero representado ser negativo; quando o MSD for menor ou igual a 7,
o nmero ser positivo.
4.14. Circuitos Aritmticos

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Uma funo essencial da maioria dos computadores e calculadoras a realizao de
operaes aritmticas. Essas operaes so realizadas na unidade lgica e aritmtica (ALU) de
um computador, em que portas lgicas e Flip-Flops so combinados para que possam somar,
subtrair, multiplicar e dividir nmeros binrios. Esses circuitos realizam operaes aritmticas
em uma velocidade considerada humanamente impossvel. Normalmente, uma operao de
adio leva menos de 100ns.
Estudaremos, agora, alguns circuitos aritmticos usados para
realizar as
operaes aritmticas discutidas anteriormente. Em alguns casos desenvolveremos e
projetaremos circuitos ainda que estes circuitos estejam disponveis comercialmente na forma
de circuitos integrados somente para testar as tcnicas j aprendidas.
4.15. Unidade Lgica e Aritmtica

Todas as operaes lgicas e aritmticas so realizadas na unidade lgica e aritmtica (ALU)
de um computador. A Fig.4.3 um diagrama em blocos que mostra as principais unidades que
fazem parte de uma ALU tpica. O principal objetivo de uma ALU receber dados binrios
armazenados na memria e executar operaes lgicas e aritmticas sobre esses dados de
acordo com as instrues provenientes da unidade de controle.
A ALU contm pelo menos dois registradores: o registrador B e o registrador acumulador. Ela
tambm contm uma lgica combinacional que realiza operaes aritmticas e lgicas sobre
os nmeros binrios armazenados no registrador B e no acumulador. Uma sequncia tpica de
operaes pode ocorrer conforme se segue:
1.
A unidade de controle recebe as instrues (provenientes da unidade de memria)

especificando que o nmero armazenado em uma determinada posio (endereo) da
memria ser somado ao nmero armazenado no registrador acumulador.
2. O nmero a ser somado transferido da memria para o registrador B.

3. Os nmeros do registrador B e do registrador acumulador so somados no circuito lgico
(sob o comando da unidade de controle). O resultado da soma ento enviado ao
acumulador, para ser armazenado.
4. O novo nmero no acumulador pode ser mantido nele de forma que um outro nmero
possa ser somado a ele ou , se o processo aritmtico em particular tiver terminado, ele
poder ser armazenado na memria.
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Esses passos devem deixar claro porque o registrador acumulador recebeu esse nome.
Esse registrador acumula o resultado da soma quando realiza sucessivas adies entre um
novo nmero e a soma previamente acumulada. Na verdade, para qualquer problema
aritmtico que implique vrios passos, normalmente o acumulador guarda o resultado dos
passos intermedirios enquanto eles so completados, assim como o resultado final quando o
problema terminado.
Fig.4.4. Blocos funcionais de uma ALU.
4.16. Somador Binrio Paralelo

Computadores e calculadoras realizam operaes de adio sobre dois nmeros binrios
de cada vez, em que cada nmero binrio pode ter vrios dgitos binrios. A Fig.4.5 ilustra a
adio de dois nmeros de cinco bits. A primeira parcela armazenada no registrador
acumulador; ou seja, o acumulador ter cinco FFs armazenando o valor 10101. De
Fig.4. 5. Processo tpico de adio binria.

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forma similar, na segunda parcela, o nmero a ser somado com a primeira parcela
armazenado no registrador B (neste caso 00111).
O processo de adio comea somando-se os bits menos significativos da primeira e da
segunda parcelas. Assim, 1+1=10, o que significa que a soma dos bits dessa posio 0, com
um carry de 1.
Esse carry tem que ser somado aos bits da prxima posio, que so os bits da primeira e da
segunda parcelas. Assim, na segunda posio, 1+0+1=10, que novamente uma soma de 0
com um carry de 1. Esse carry somado aos bits da prxima posio, que so os bits da
primeira e da segunda parcelas, e assim por diante, para as posies restantes, como
mostrado na Fig.4.6
Em cada passo desse processo de adio, realizamos a adio de trs bits: o bit da
primeira parcela, o bit da segunda parcela e o bit de carry proveniente da posio anterior. O
resultado da adio desses trs bits produz dois bits: um bit da soma e um bit do carry a ser
somado aos bits da prxima posio. Deve ficar claro que o mesmo processo seguido para
cada posio de bit. Assim, se projetarmos um circuito lgico que possa duplicar esse
processo, ento tudo que temos de fazer usar o mesmo circuito para cada posio de bit. Isso
tudo est ilustrado na Fig.4.6
Fig.4.6. Diagrama em blocos de um circuito somador paralelo de cinco bits utilizando

somadores completos.
Neste diagrama, as variveis A4, A3, A2, A1 e A0 representam os bits da primeira parcela
que so armazenados no acumulador (tambm chamado registrador A). As variveis B4, B3,
B2, B1 e B0 representam os bits da segunda parcela armazenados no registrador B. As variveis
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C4, C3, C2, C1 e C0 representam os bits de carry nas posies correspondentes. As variveis S4,
S3, S2, S1 e S0 representam os bits de sada do resultado para cada posio. Os bits
correspondentes primeira e segunda parcelas so enviados para um circuito lgico
denominado somador completo (full adder-FA ou em portugus-SC), juntamente com o bit de
carry da posio anterior. Por exemplo, os bits A1 e B1 so as entradas do somador completo 1,
juntamente com o carry da posio anterior, que foi produzido pela adio dos bits A0 e B0. Os
bits A0 e B0 so as entradas do somador completo 0, juntamente com C0. Uma vez que os bits
A0 e B0 so os LSBs das parcelas, poderia parecer que C0 devesse ser sempre igual zero, uma
vez que no h carry para esta posio. Veremos mais tarde que isso no verdade.
O circuito de um somador completo usado em cada posio de bit tem trs entradas. Um
bit A, um bit B e um bit C. Ele tambm gera duas sadas: um bit de soma e um bit de carry.
Por exemplo, o somador completo 0 tem as entradas A0, B0, e C0 e gera as sadas S0 e C1. O
somador completo 1 tem A1,B1 e C1 como entradas e S1 e C2 como sadas, e assim por diante.
Essa configurao repetida por um nmero de vezes igual ao nmero de bits das parcelas.
Embora essa ilustrao seja para nmeros de cinco bits, nos computadores modernos esse
nmero est na faixa de 8 a 64 bits.
Esse arranjo chamado somador paralelo porque todos os bits das parcelas so colocados
simultaneamente na entrada do somador; isto , a adio do bit de cada posio realizada ao
mesmo tempo. Isto diferente da forma como fazemos no papel, em que realizamos a
operao de uma posio de cada vez, comeando pelo LSB. Obviamente, a adio paralela
extremamente rpida.
4.17. Projeto de um Somador Completo

Agora que sabemos como funciona um somador, podemos projetar um circuito lgico
que executa essa funo. Inicialmente, temos que construir uma tabela verdade mostrando os
diversos valores de entrada e sada para todos os casos possveis. A Fig.4.7 mostra uma tabela
verdade com trs entradas A, B e CIN, e duas sadas S e Cout. Existem oito casos possveis para
trs entradas e, para cada caso, o valor da sada desejada relacionado.
Como existem duas sadas, projetamos o circuito para cada uma independentemente,
comeando pela sada S. A tabela verdade mostra que existem quatro casos em que S=1.
Usando o mtodo da soma-de-produtos, podemos escrever:
(4.1)
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Fig.4.7. Tabela-verdade para um somador completo.

Fatorando dois termos:
(4.2)
Os termos entre parnteses so XOR e XNOR de B e CIN. Portanto,
(4.3)
Ou
(4.4)
Onde
(4.5)
Considerando, agora, a sada Cout na tabela-verdade, podemos escrever essa
sada em forma de produto:
(4.6)
Adicionando
ABC IN ABC IN
em (4.6)
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ABC IN ABC IN
e simplificando por meio de fatorao:

=
(4.7)
As expresses (4.5) e (4.7) podem ser implementadas conforme a Fig.4.8.
Fig.4.8. Circuito para um somador completo.
Simplificao com o Mapa K

Simplificamos as expresses para S e Cout usando mtodos algbricos. O mtodo do mapa
K tambm pode ser usado. A Fig.4.8(a) mostra o mapa K para a sada S. Esse mapa no tem 1s
adjacentes, portanto, no h pares ou quartetos para agrupar. Assim, a expresso para S no
pode ser simplificada usando um mapa K. Isso mostra uma limitao do mapa K, quando
comparado com o mtodo algbrico. O mapa K para a sada Cout mostrado na Fig.4.8(b). Os
trs pares agrupados geram a mesma expresso obtida pelo mtodo algbrica.
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Fig.4.9. Mapa K para as sadas de um somador completo.
S A B C IN A BC IN AB C IN ABC IN
COUT AC IN BC IN AB
4.18. Meio somador

O somador FA opera com trs entradas para gerar uma soma e um carry como sadas. Em
alguns casos, necessrio um circuito que some apenas dois bits de entrada, para gerar uma
soma e um carry como sadas. Um exemplo seria a adio de dois bits menos significativos de
dois nmeros binrios nos quais no h entrada de carry para ser somada. Um circuito lgico
especial pode ser projetado para receber dois bits de entrada, A e B, e gerar como sadas uma
soma S, e um carry, COUT. Esse circuito chamado meio somador (Half Adder-HA). Sua
operao similar do FA, exceto pelo fato de operar com apenas dois bits. O projeto de um
meio somador ser implentado mais tarde.
4.19. Somador Paralelo Completo com Registradores

Em computadores, os nmeros a serem somados so armazenados em registradores. A
Fig. 4.9 mostra o diagrama de um somador paralelo completo de quatro bits incluindo os
registradores de armazenamento. Os bits da primeira parcela A3 a A0 so armazenados no
acumulador (registrador A). Os bits da segunda parcela, B3 a B0 so armazenados no
registrador B. Cada um desses registradores constitudo de FFs D para facilitar a
transferncia de dados.
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(a)
(b)
Fig.4.9.(a). Somador completo de quatro bits com registradores (b) sinal usado para somar os
nmeros binrios provenientes da memria e para armazenar o resultado no acumulador.
O contedo do registrador A adicionado ao contedo do registrador B atravs de
quatro somadores completos, produzindo a soma que aparece nas sadas S3 a S0. C4 o carry
do quarto somador, e pode ser usado como entrada de carry para um quinto somador ou como
um bit de overflow para indicar que a soma excedeu 1111. Observe que os bits de soma esto
conectados s entradas D do registrador A. Isto permite uma transmisso paralela do resultado
da soma para o registrador A na transio positiva do pulso TRANSFER. Assim, o resultado
pode ser armazenado no registrador A. Observe tambm que as entradas D do registrador B
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esto vindo da memria do computador, de modo que nmeros binrios podem ser
transferidos em paralelo da memria para o registrador B na transio positiva do pulso
LOAD.
Finalmente, pode ser observado que as sadas do registrador A esto disponveis para
permitir a transferncia do contedo de A para um outro registrador ou para a memria do
computador. Isto permite que o circuito somador esteja disponvel para um novo conjunto de
nmeros.
4.20. Notao para Registradores

Antes de continuar o estudo do processo completo pelo qual esse circuito realiza a soma
de dois nmeros binrios, ser til uma noo que torne mais fcil descrever o contedo de
um registrador e as operaes de transferncia de dados.
Sempre que precisamos saber o contedo de cada FF de um registrador ou de cada sada
de um grupo de sadas, usaremos colchetes, conforme ilustrado a seguir:
A 1011
Isso o mesmo que dizer que A3=1,
em A
A2=0,A1=1, A0=1. Em outras palavras, pense

como o contedo do registrador A.
Sempre que quisermos indicar a transferncia de dados para um registrador ou de cada sada
de um grupo de sadas, usaremos uma seta, conforme indicado a seguir:
B A
Isto significa que o contedo do registrador B foi transferido para o registrador A. O contedo
anterior do registrador A ser perdido aps essa operao, e o registrador B permanecer
inalterado. Esse tipo de notao bastante comum, principalmente em manuais que descrevem
o funcionamento de microprocessadores e microcontroladores.
Sequncia de Operaes
Descreveremos, agora, o processo pelo qual o circuito da Fig.4.9 ir adicionar os
nmeros 1001 e 0101. Considere que Co=0, isto , no h carry na posio LSB:
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1. [A]=0000. Um pulso CLEAR barrado aplicado s entradas assncronas ( CLR de cada FF
no registrador A). Isto ocorre no instante T1.
2. [M] [B]. Este primeiro nmero binrio transferido da memria M para o registrador B.
Neste caso, o nmero binrio 1001 carregado no registrador B na transio positiva do pulso
LOAD em T2.
3. [S]* [A]. Com [B]=1001 e [A]=0000, os somadores completos produzem o resultado
1001, isto ,[S]=1001. Estes bits de sada do resultado so transferidos para o registrador A na
transio positiva do pulso TRANSFER em T3.
4. [M] [B]. O segundo nmero binrio 0101 transferido da memria para o registrador B
na transio positiva do segundo pulso LOAD, em T5. Isto faz com que [B]=0101.
5. [S] [A]. Com [B]=0101 e [A]=1001, os somadores completos produzem [S]=1110. Estes
bits de sada da soma so transferidos para o registrador A quando o segundo pulso
TRANSFER ocorre em T5. Ento [A]=1110.
6. Neste ponto, a soma dos dois nmeros binrios est no acumulador [A], sendo geralmente
transferida para a memria do computador, permitindo que o circuito somador possa ser usado
para um outro conjunto de nmeros. O circuito que realiza [A] [M] no est mostrado na
Fig.4.9.
4.21. Propagao do Carry
O somador paralelo mostrado na Fig.4.9 realiza adies em uma velocidade relativamente alta,
porque ele soma os bits de cada posio simultaneamente. Entretanto, sua velocidade
limitada por um efeito chamado de propagao do carry que pode ser bem explicado
considerando a seguinte adio:
A adio dos bits LSB gera um carry para a segunda posio. Esse carry, quando
somado aos bits da segunda posio, gera um carry para a terceira posio. O ltimo carry,
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quando somado aos bits da terceira posio, gera um carry para a ltima posio (MSB). O
importante a ser observado nesse exemplo que a soma do bit gerado na ltima posio
depende do carry que foi gerado na adio da primeira posio (LSB). Observando o circuito
da Fig.4.9 por este ponto de vista, o bit S3, do ltimo somador completo depende do bit C1 do
primeiro somador completo. Porm, o sinal C1 tem que passar pelos trs FAs antes de gerar a
sada S3. Isso significa que a sada S3 no alcanar o valor correto at que C1 tenha propagado
por meio dos FAs intermedirios. Isso representa um atraso de tempo que depende do atraso
de propagao gerado em um FA. Por exemplo, se cada FA tem um atraso de propagao de
40ns, ento S3 no alcanar o seu valor correto at que tenham decorrido 120ns aps C1 ser
gerado. Isso significa que o pulso de comando de soma no pode ser aplicado antes de 160ns
aps as parcelas dos nmeros estarem presentes nos registradores ( os 40ns extras so devidos
ao atraso do somador completo da posio LSB para gerar C1).
A situao torna-se muito pior se estendermos o circuito somador para que some um
grande nmero de bits. Se o somador fosse manipular nmeros de 32 bits, o atraso de
propagao de carry seria de 1280ns=1,28us. O pulso de soma no poderia ser aplicado antes
de pelo menos 1,28us aps os nmeros estarem presentes nos registradores. Essa magnitude
de atraso proibitiva para computadores de alta velocidade. Felizmente, os projetistas de
circuitos lgicos desenvolveram uma srie de esquemas engenhosos para reduzir esse atraso
de tempo. Um desses esquemas denominado carry antecipado usa portas lgicas para observar
os bits de mais baixa ordem das parcelas, para ver se um carry de mais alta ordem deve ser
gerado. Por exemplo, possvel construir um circuito lgico com B2, B1 e B0, A2, A1 e A0
como entradas e C2 como sada. Esse circuito lgico teria um atraso de tempo menor que o
obtido pela propagao do Carry utilizando os FAs. Esse esquema requer uma maior
quantidade de circuito extra, mas necessrio para produzir somadores de alta velocidade. O
circuito extra no representa uma limitao significativa em funo dos atuais CIs. Muitos
somadores de alta velocidade disponveis em CIs utilizam a tcnica de carry antecipado ou
outra tcnica similar para reduzir no geral os atrasos de propagao.
4.22. Somador Paralelo em Circuito Integrado

Vrios somadores paralelos esto na forma de CIs. O mais comum um CI somador
paralelo de quatro bits que contm quatro FAs interconectados e um circuito para gerar carry
antecipado necessrio para operao em alta velocidade. Os CIs 7483A, 74LS83A, 74HC283
e 74LS283 so somadores paralelos TTL de 4 bits.
A Fig.4.10 mostra o smbolo funcional para o somador paralelo de quatro bits 74HC283.
As entradas desses CI so A3A2A1A0 e B3B2B1B0 e o carry C0 na posio LSB. As sadas so
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os bits do resultado e o carry, C4, proveniente da posio MSB. Os bits da soma so
denominados de
A denominao uma alternativa para a denominao S para um bit da soma.
4.23. Conexo em Cascata de Somadores Paralelos

Dois ou mais CIs somadores podem ser conectados juntos (em cascata) para implementar
a adio de nmeros binrios maiores. A Fig.4.10(b) mostra 2 somadores 74HC283
conectados para somar os nmeros de 8 bits. O somador direita soma os bits de baixa ordem
dos nmeros. O somador esquerda soma os bits de alta ordem mais o carry de sada C4
proveniente do somador de baixa ordem. As 8 sadas so o resultado da soma dos 2 nmeros
de 8 bits; C8 o carry proveniente da posio do MSB. Ele pode ser como o carry de entrada
de um terceiro estgio somador; caso nmeros binrios maiores seja somados. A caracterstica
do carry antecipado do 74HC283 aumenta a velocidade de propagao dos 2 estgios
somadores porque o nvel lgico em C4, carry de sada do estgio de baixa ordem, gerado
mais rapidamente do que se no houvesse o circuito do carry antecipado. No CI 74HC283.
Isso permite ao estgio de alta ordem gerar a sua soma de modo mais rpido.
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Fig.4.10.(a) Smbolo para o somador paralelo de quatro bits 74HC283; (b) conexo em cascata
de dois 74HC283.
4.24. Sistema de Complemento de 2

Muitos dos computadores modernos usam complemento de 2 para representar nmeros
negativos e realizar subtraes. As operaes de adio e subtrao de nmeros com sinal
podem ser realizadas usando apenas a operao de adio se utilizarmos a forma de
complemento de 2 para representar nmeros negativos.
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Adio
Os nmeros positivos e negativos, incluindo os bits de sinal, podem ser somados em um
circuito somador paralelo bsico quando os nmeros negativos forem colocados na forma de
complemento de 2, como ilustrado na Fig.3.11.
Fig.4.11. Somador paralelo usado para somar e subtrair nmeros no sistema de complemento
de 2.
Fig.4.12. Somador paralelo usado para realizar uma subtrao (A-B) usando o sistema de
complemento de 2. Os bits do subtraendo (B) so invertidos e C0=1 para produzir o
complemento de 2
Subtrao
Quando o sistema de complemento de 2 usado, o nmero a ser subtrado (o
subtraendo) transformado para a sua forma de complemento de 2 e, em seguida,
somado ao minuendo ( o nmero do qual o subtraendo ser diminudo).
Exemplo 4.11
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Subtrair 6 de 4; isto , 4-6 observando a Fig.4.12.
Soluo
+4 armazenado no registrador A como 0100.
+6 armazenado no registrador B como 0110.
As sadas invertidas dos FFs do registrador B so colocadas na entrada do somador.
O circuito do somador Paralelo soma [A]=0100 com
C0=1 no bit LSB. Veja a operao a seguir:
[ B ] 1001 ,
juntamente com um carry
O resultado da soma mostra que como o bit de sinal 1, o resultado negativo e est na forma
de complemento de 2.
Adio e Subtrao Combinadas

Um circuito completo que pode realizar tanto adio como subtrao, no sistema de
complemento de 2, mostrado na Fig.4.13.
Esse circuito controlado pelos sinais ADD e SUB. Quando o nvel do sinal ADD for ALTO,
o circuito realizar adio dos nmeros armazenados nos registradores A e B. Quando o nvel
do sinal SUB for ALTO, o circuito subtrair o nmero armazenado no registrador B do
nmero armazenado no registrador A.
Descrio da Operao
1. Considere ADD=1e SUB=0. O sinal SUB=0 desabilita (inibe) as portas AND 2, 4, 6 e 8,
mantendo suas sadas em nvel 0. O sinal ADD=1 habilita as portas AND 1, 3, 5, e 7.
Permitindo que suas sadas passem os nveis B0, B1, B2, e B3, respectivamente.
2. Os nveis lgicos de B0 a B3 passam pelas portas OR para a entrada do somador paralelo de
4 bits para serem somados com os bits de A0 a A3. A soma aparece nas sadas de 0 para 3.
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3. Observe que o sinal SUB=0 gera C0=0 para o somador
4. Agora, considere o sinal ADD=0 e o sinal SUB=1.o sinal ADD=0 inibe as portas AND
1, 3, 5, e 7. O sinal SUB=1 inibe as portas 2, 4, 6 e 8; assim nas suas sadas aparecem os nveis
B0 , B1 , B2 , B3 respectivamente.
5. Os nveis de B0 a B3 passam pelas portas OR para as entradas do somador, sendo somadas
com os bits de A0 a A3 . Observe que C0 agora igual a 1. Assim o nmero armazenado no
registrador B , na realidade, convertido na sua forma de complemento de 2.
6. A diferena aparece nas sadas de 0 a 3.
Fig.4.13. Somador/subtrator paralelo usando o sistema complemento de 2
ALU 74LS382/74HC382
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Fig.4.14. (a) Smbolo para o chip ULA 74 LS382, 74HC382; (b) tabela funcional que mostra
como com as entradas de seleo (S) determinam qual a operao deve ser realizada sobre as
entradas A e B.
Exemplo 4.12
(a) Determine as sadas do 74HC382 para as seguintes entradas: S2S1S0=010, A3A2A1A0=0100,
B3B2B1B0=0001 e CN=1.
(b) Substitua o cdigo de seleo por 011 e repita o item (a).
Soluo
(a) A tabela funcional na Fig.4.14(b), 010 seleciona a operao (A-B). A ULA realizar a
subtrao por completo de 2 complementando B e somando-o com A e CN. Note que CN=1
necessrio para efetivamente completar o complemento de 2 de B.
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Como sempre na subtrao de complemento de 2, o carry de sada descartado. O resultado

correto da operao (A-B) aparece nas sadas F.
A sada OVR determinada considerando que os nmeros de entrada so nmeros com
sinal. Assim, temos A3A2A1A0=0100=+410 e B3B2B1B0=0001=+110. O resultado da operao de
subtrao F3F2F1F0=0011=+310, que est correto. Portanto, no ocorreu overflow, e OVR=0.
Se o resultado tivesse sido negativo, estaria na forma de complemento de 2.
(b) Um cdigo de seleo de 011 produzir a soma das entradas A e B. Entretanto, visto que
CN=1, existir um carry de 1 adicionado na posio do LSB. Isto produzir um resultado de
F3F2F1F0=0110, que maior uma unidade do que (A+B). As sadas CN+4 e OVR estaro
ambas em 0. Para a soma correta aparecer em F, a entrada CN deve ser 0.
4.25.Deteco de Erros Pelo Mtodo da Paridade

Captulo 5
Contadores e Registradores
Contedo
5.1. Introduo
5.2. Contadores assncronos
5.3. Atraso de propagao em contadores assncronos
5.4. Contadores sncronos
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5.5. Contadores de mdulo 2 N
5.6. Circuitos integrados de contadores assncronos
5.7. Contador assncrono decrescente
5.8. Contadores sncronos decrescentes e crescentes/decrescentes
5.9. Contadores com carga paralela
5.10. O CI 74LS193/HC193
5.11. Decodificador em contador
5.12. Spike de Decodificador
5.15. Projetos de Contadores Sncronos
5.16. Entrada Paralela/Sada Paralela- O 74174 e o 74178.
5.17. Entrada Serial/Sada serial- O 4731B.
5.18. Entrada paralela /Sada Serial- O 74165/74LS164/74HC164.
1. Compreender a operao e as caractersticas dos contadores sncronos e assncronos.
2. Construir contadores com mdulo menor que 2 N .
3. Construir contadores crescentes e decrescentes
4. Conectar contadores de mltiplos estgios.
5. Analisar e avaliar diversos tipos de contadores com carga paralela.
6. Projetar contadores de sequncias arbitrrias (personalizadas).
7. Antecipar e eliminar os efeitos dos spikes e decodificao.
8. Comparar as principais diferenas entre contadores em anel e contadores Johnson.
9. Analisar a operao de um frequencmetro e de um relgio digital.
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10. Reconhecer e compreender a operao de vrios tipos CIs de registradores.
5.1. Introduo
J estudamos de que forma os FFs podem ser conectados para operar como contadores e
registradores. Estudamos, at agora, somente os circuitos bsicos de contadores e
registradores sem empregar as variedades desses circuitos na forma integrada.
Agora, entretanto, vamos analisar como os FFs e portas lgicas podem ser combinados
para produzir diferentes tipos de contadores e registradores.
Abordaremos os princpios de operao dos contadores e os vrios arranjos de
circuitos contadores, na sua maioria, sob a forma de circuitos integrados. Apresentaremos
tambm algumas aplicaes e tipos de CIs registradores.
5.2. Contadores Assncronos

O circuito da Fig.5.1 similar ao mostrado no captulo 3. Neste contador, cada sada de
FF aciona a entrada CLK do prximo FF. Este tipo de arranjo para contador chamado de
contador assncrono ou contador ondulante porque os FFs no trocam de estado em exato
sincronismo com os pulsos de clock aplicados; apenas o FF A responde aos pulsos de clock. O
FF B deve esperar o FF A mudar de estado antes de poder comutar. O FF C deve aguardar o
FF B e, assim por diante. Usaremos os termos contador assncrono e contador ondulante
indistintamente.
Mdulo
O contador mostrado na Fig.5.1 tem 16 estados distintos (de 0000 a 1111). Assim, ele
um contador ondulante de mdulo16. O mdulo de um contador o nmero de estados que o
contador percorre em cada ciclo completo de contagem antes de reciclar ao estado inicial.
Mdulo=2N onde N o nmero de FFs conectados na configurao.
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Fig.5.1. Contador assncrono de quatro bits.
5.3. Atraso de Propagao em Contadores Assncronos
Contadores assncronos ou ondulantes so o tipo mais simples de contadores binrios,

porque requerem poucos componentes para produzir a operao de contagem desejada.
Entretanto, eles tm uma grande desvantagem causada pelo seu princpio bsico de operao:
cada FF disparado pela transio de sada do FF precedente. Em virtude do atraso de
propagao (tpd) inerente a cada FF, o segundo FF no responder por um intervalo de tempo
igual tpd aps o primeiro FF receber uma transio ativa de clock; o terceiro FF no responder
por um intervalo de tempo igual a 2tpd aps a transio de clock e, assim por diante. Em outras
palavras, os atrasos de propagao dos FFs se acumulam, de modo que o ensimo FF no
muda de estado at que um intervalo de tempo igual Ntpd aps a transio de clock tenha
ocorrido. Isto est ilustrado na Fig.5.2 em que as formas de onda para o contador ondulante de
trs bits so mostradas. O primeiro grupo de forma de onda na Fig.5.2(a) mostra uma situao
na qual um pulso de entrada ocorre a cada 1000ns e considera-se que cada FF tem um atraso
de propagao de 50ns(tpd=50ns). Observe que a sada do FF A comuta 50ns aps a borda de
descida do clock de cada pulso de entrada. De modo similar, a sada B comuta 50ns depois
que a sada A vai de 1para 0, e a sada C comuta 50ns depois que a sada B vai de 1 para
0.Como resultado, quando a quarta entrada de borda de descida ocorre, a sada C vai para
nvel ALTO aps um atraso de 150ns.Nessa situao, o contador opera adequadamente para
que os FFs acabem indo para seus estados corretos, representando a contagem
binria.Entretanto, a situao piora se os pulsos de entrada forem aplicados em uma frequncia
muito maior.
As formas de onda da Fig.5.2(b) mostram o que acontece se os pulsos de entrada
ocorrerem a cada 100ns. Novamente, a sada de cada FF responde 50ns aps a transio de 1
para 0 na entrada CLK( observe a mudana de escala relativa de tempo). A situao particular
de interesse a que ocorre aps a borda de descida do quarto pulso de entrada, em que a sada
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C no vai para o nvel ALTO at que tenham decorrido 150ns, que o mesmo tempo que a
sada A gasta para mudar para o nvel ALTO em resposta ao quinto pulso de entrada. Em
outras palavras, a condio C=1, B=A=0 (contagem 100) nunca ocorrer, porque a frequncia
de entrada muito alta. Isto poderia causar um srio problema se essa condio fosse
Fig.5.2 Formas de onda de um contador ondulante de trs bits ilustrando os efeitos de atraso
de propagao dos FFs para diferentes frequncias do pulso de entrada.
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supostamente usada para controlar alguma outra operao em um sistema digital. Problemas
como esses podero ser evitados se o perodo do pulso de entrada for bem maior que o atraso
de propagao total do contador. Ou seja, para uma operao adequada necessrio que:
Tclock N .t pd
Ou
f MAX
1
N .t pd
Exemplo 5.1
Suponha que um contador ondulante (assncrono) de 4 bits seja construdo com o FF J-k
74LS112. A tabela 3.1 mostra que o 74LS112 tem um tPLH=16ns e tPHL=24ns como atrasos de
propagao de CLK para a sada Q. Para calcular fMAX, consideraremos o pior caso, isto ,
usaremos tpd=tPHL=24ns:
f MAX
1
10,4 MHz
4.24ns
lgico que medida que o nmero de FFs aumenta, o atraso de propagao total aumenta e
fMAX diminui. Por exemplo, um contador ondulante que usa 6 FFs 74LS112 ter:
f MAX
1
6.9 MHz
6.24ns
Portanto, os contadores assncronos no so teis para frequncias muito altas, especialmente

para um grande nmero de bits. Outro problema provocado pelo atraso de propagao em
contadores assncronos ocorre quando as sadas do contador so decodificadas. Se voc olhar
bem a Fig.5.2(a), ver que para um perodo curto de tempo (50ns neste exemplo), logo aps o
estado 011, o estado 010 ocorre antes de 100. Essa no , obviamente, a sequncia correta de
contagem binria e, embora o olho humano seja lento para ver esse estado temporrio, os
circuitos digitais so rpidos o bastante para detect-la. Esses padres errneos de contagem
podem gerar o que chamamos de glitches ou Spikes nos sinais que so produzidos por
sistemas digitais que usam contadores assncronos em aplicaes digitais.
5.4. Contadores Sncronos (Paralelos)

Os problemas encontrados nos contadores assncronos so os acmulos de atrasos de
propagao dos FFs. Isto , os FFs no mudam de estados simultaneamente com aplicao dos
pulsos de clock. Essas limitaes podem ser superadas com o uso de contadores sncronos ou
paralelos nos quais os FFs so disparados simultaneamente pelos pulsos de clock de entrada.
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Dessa maneira, um mecanismo usado para controlar o momento em que um FF deve
comutar e o momento em que deve permanecer inalterado quando ocorrer um pulso de clock.
Isso feito de acordo com a Fig.5.3 que usa um contador de mdulo16. Nesse arranjo, apenas
o FF A (o LSB) tem suas entradas J e K permanentemente em nvel alto. As entradas J e K dos
outros FFs so acionadas por uma combinao lgica das sadas dos FFs.
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Fig.5.3. Contador sncrono de mdulo16; (a) Circuito; (b) sequncia de contagem.
Operao do Circuito
Para que esse circuito conte adequadamente em uma determinada borda de descida de
clock, apenas aqueles FFs que supostamente devem comutar nessa borda de descida de clock
devem ter J=k =1 quando ocorrer essa transio.
Vamos analisar a sequncia de contagem do circuito mostrado em (b).
A sequncia de contagem mostra que o FF A tem que mudar de estado a cada borda de
descida do clock. Por isso, suas entradas J e k esto permanentemente em nvel ALTO. Assim,
ele comuta cada borda de descida de clock de entrada.
A sequncia de contagem mostra que o FF B tem de mudar de estado em cada borda de
descida que ocorrer enquanto A=1. Por exemplo, quando a contagem for 0001, a prxima
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borda de descida dever comutar B para o estado 1. Quando a contagem for 0011, a prxima
borda de descida ter que comutar B para o estado 0, e assim por diante.Essa operao
implementada conectando a sada A nas entradas j e K do FF B; assim,J=K=1 apenas quando
A=1.
A sequncia de contagem mostra que o FF C tem de mudar de estado em cada borda de
descida que ocorrer quando A=B=1. Por exemplo, quando a contagem for 0011, a prxima
borda de descida ter de comutar C para o estado 1 ; quando a sequncia for 0111, a prxima
borda de descida ter que comutar C para o estado 0,e assim por diante. Conectando o sinal
lgico AB nas entradas J e K do FF C, esse FF s comutar quando A=B=1.
Verifica-se que o FF D tem de comutar em toda borda de descida que ocorrer A=B=C=1.
Quando a contagem for 0111, a prxima borda de descida ter de comutar D para o estado 1;
quando a sequncia for1111, a prxima borda de descida ter que comutar D para o estado 0.
Conectando o sinal lgico ABC nas entradas J e k do FF D, este comutar apenas quando
A=B=C=1.
O princpio bsico para a construo de um contador sncrono pode ser anunciado como
segue:
Cada FF deve ter suas entradas J e K conectadas de modo que elas estejam no nvel ALTO
apenas quando as sadas de todos os FFs de mais baixa ordem estiverem no nvel ALTO.
Vantagem dos contadores sncronos sobre os assncronos

Em um contador sncrono, todos os FFs mudam de estado simultaneamente. Assim,
diferentemente dos contadores assncronos, os atrasos de propagao dos FFs no so
somados para se obter o atraso total. Em vez disso, o tempo total de resposta de um contador
sncrono o tempo de resposta de um FF para comutar, mais o tempo para os novos nveis
lgicos se propagarem por uma nica porta AND para alcanar as entradas J e K. Ou seja, o
atraso total:
Atraso total=tpd de um FF+tpd de uma porta AND
importante mencionar que esse atraso total no depende do nmero de FFs do contador e
geralmente muito menor que o atraso de tempo de um contador assncrono com o mesmo
nmero de FFs. Assim, circuito de um contador sncrono pode operar em uma frequncia
muito maior.
Exemplo 5.2
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(a) Determine a fMAX para o contador mostrado na Fig.5.3(a) se o tpd de cada FF de 50ns e se
o tpd de cada porta AND 20ns. Compare esses valores com fMAX para um contador assncrono
de mdulo 16.
(b) O que deve ser feito para mudar o mdulo desse contador para 32?
(c) Determine fMAX para o contador paralelo de mdulo 32.
Soluo
(a) O atraso total permitido entre pulsos de clock de entrada igual ao tpd de um FF+tpd de
uma porta AND.
Assim, Tclock50+20=70ns, e o contador paralelo tem:
fMAX=1/70ns=14,3MHz(contador paralelo)
Um contador assncrono de mdulo 16 usa 4 FFs com tpd=50ns. Assim, fMAX para contador
assncrono
FMAX=1/(4.50ns)=5Mhz(contador paralelo)
(b) Um quinto FF deve ser acrescentado, visto que 25=32. A entrada CLK desse FF tambm
conectada nos pulsos de entrada. Suas entrada J-K so acionadas pela sada da porta AND de 4
entradas, cujas entradas so A, B, C e D.
(c) fMAX ainda determinada como no item (a), independentemente do nmero de FFs no
contador paralelo.Assim, fMAX ainda 14,3MHz.
5.5. Contadores de Mdulo<2N

O contador bsico mostrado na Fig.5.3 est limitado ao valor do mdulo que igual a 2N,
como j vimos. O contador bsico pode ser modificado para gerar um mdulo menor fazendo
com que o contador pule de estados que normalmente so parte da sequncia da contagem.
Um dos mtodos mais comuns para fazer isso ilustrado na Fig.5.4, em que um contador de 3
bits mostrado. Desconsiderando a porta NAND, por um instante, podemos observar que o
contador um contador binrio de mdulo 8 que conta de 0000 a 1111. Entretanto, a presena
da porta NAND altera essa sequncia da seguinte forma:
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Fig.5.4. Contador de mdulo 6 gerado ressetando-se um contador de mdulo 8 quando a

contagem 6(110) ocorre.
1. A sada da porta NAND est conectada nas entradas assncronas da entrada CLEAR de cada
FF. Enquanto a sada da porta NAND estiver em nvel ALTO, no ter efeito sobre o contador.
Entretanto quando ela vai para o nvel BAIXO, ocorre um sinal de CLEAR em todos os FFs;
logo, o contador vai imediatamente para o nvel BAIXO.
2. As entradas da porta NAND so as sadas dos FFs B e C e, portanto, a sada da porta
NAND ir para o nvel BAIXO sempre B =C=1. Essa condio ocorre quando o contador
passa do estado 101para o estado110 na borda de descida do pulso 6. O nvel BAIXO na sada
da porta NAND resseter imediatamente (em poucos nanossegundos) o contador para o estado
000. Uma vez os FFs ressetados, a sada da porta NAND retorna para o estado ALTO visto
que B=C=1 no existe mais.
A sequncia da contagem , portanto:
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Embora o contador chegue ao estado 110, ele se mantm neste estado por alguns
nanossegundos antes de reciclar para 000. Assim, podemos dizer essencialmente que esse
contador conta de 000(zero) at 101(cinco) e depois recicla para 000. Ele pula 110 e 111(veja
Fig.5.4); logo, passa por apenas 6 estados diferentes; portanto, trata-se de um contador de
mdulo 6. Observe que a forma de onda na sada B contm um Spike causado pela ocorrncia
momentnea do estado 110 antes do RESSET. Esse Spike muito estreito e, portanto, no
gera nenhuma indicao visvel em LEDs, indicadores ou displays numricos. Poderia, no
entanto, provocar um problema se a sada B estivesse sendo usada para acionar outros
circuitos externos ao contador. Deve-se observar tambm que a sada C tem uma frequncia
igual a um sexto da frequncia de entrada; A forma de onda C no uma onda simetricamente
quadrada (ciclo de trabalho 50%), porque permanece em nvel ALTO por apenas dois ciclos do
sinal de clock, enquanto permanece em nvel BAIXO por 4 ciclos de clock.
Diagrama de Transio de Estados

A Fig.5.5(a) apresenta o diagrama de transio de estados para o contador de mdulo 6
na Fig.5.4, mostrando como os FFs A, B e C mudam de estado medida que os pulsos so
aplicados na entrada CLK do FF A. Lembre-se que cada crculo representa um dos possveis
estados do contador e que as setas indicam como se passa de um estado para outro em resposta
a um pulso de clock de entrada.
Se considerarmos a contagem iniciando em 000, o diagrama mostra que os estados do
contador mudam normalmente de forma crescente at a contagem 101. Quando o prximo
pulso de clock ocorre, o contador passa momentaneamente para a contagem 110, antes de ir
para a contagem estvel 000. As linhas tracejadas indicam o estado temporrio natural 110. A
durao desse estado temporrio to curta que, para a maioria das aplicaes, podemos
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considerar que o contador passa diretamente de 101 para 000(a linha contnua). Observe que
no h nenhuma seta entrando no estado 111 porque o contador nunca avanar at esse
estado. Entretanto, o estado 111 pode ocorrer quando o circuito energizado, situao na qual
os FFs assumem estados aleatrios. Se isso ocorrer, a condio 111 gerar um nvel BAIXO na
sada da porta NAND e imediatamente resseter o contador para 000. Assim, o estado 111
tambm uma condio temporria que termina em 000.
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Fig.5.5. (a) Diagrama de transio de estados para o contador de mdulo 6 mostrado na

Fig.5.4; (b) os LEDs so frequentemente usados para apresentar os estados de um contador.
Mostrando os Estados do contador

Algumas vezes durante a operao normal e frequentemente durante testes, necessrio
ter um display que possibilite visualizar como o contador muda de estado em resposta aos
pulsos de entrada.
A Fig.5.5(b) mostra um dos mtodos mais simples usando indicadores individuais com
LEDs para a sada de cada FF. A sada de cada FF est conectada em um INVERSOR cuja
sada prov um caminho para a corrente de LED. Por exemplo,quando a sada A estiver em
nvel ALTO, a sada do inversor estar em nvel BAIXO e o LED acender. O LED aceso
indica A=1. Quando a sada A estiver em nvel BAIXO, a sada do INVERSOR estar em
nvel ALTO e o LED apagar. O LED apagado indica A=0.
Exemplo 5.3
(a) Qual ser o estado dos LEDs quando o contador estiver com contagem 5?
(b) O que os LEDs mostraro quando o clock de entrada do contador for 1KHz?
(c) O estado 110 poder ser visto nos LEDs?
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Soluo
(a) Como 510=101, os LEDS das posies 20 e 22 estaro acesos e o LED da posio 21estar
apagado.
(b) A 1khz os LEDs comutaro entre aceso e apagado to rapidamente que para o olho
humano se apresentaro como acesos todo o tempo com a metade da intensidade luminosa.
(c) No; o estado 110 se mantm por alguns nanossegundos enquanto o contador recicla para
000.
Procedimento Geral para Construo de um Contador de Mdulo

X
Para construir um contador que inicie a contagem, a partir de todos os bits em nvel 0 e que
tenha um mdulo X:
I. Determine o menor nmero de FFs, de forma que X2N, e conecte-os como um contador. Se
X=2N, dispense os passos II e III.
II. Conecte a sada de uma porta NAND s entradas assncronas CLEAR de todos os FFs.
III. Determine quais os FFs que esto em nvel ALTO na contagem X; depois conecte as
sadas normais desses FFs s entradas da porta NAND.
Exemplo 5.4
Determine o mdulo do contador da Fig.5.6(a). Determine tambm a frequncia na sada D.
Soluo
Esse um contador de 4 bits que normalmente conta de 0000 at 1111. As entradas da porta
NAND so D, C e B, o que significa dizer que o contador reciclar imediatamente para 0000
quando a contagem 1110 (decimal 14) for alcanada. Assim, o contador tem 14 estados
estveis de 0000 a 1101 e , portanto, um contador de mdulo14.
DCBA
0000
0001
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0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110 Recicla
Como a frequncia de entrada 30khz, a frequncia na sada D ser:
30khz/14=2.14khz
Pgina 168
Fig.5.6.(a) Contador assncrono de mdulo14; (b) contador assncrono de mdulo 10

(decdico).
Exemplo 5.5
Construa um contador de mdulo 10 que conte de 000 (zero) a 1001(decimal 9).
Soluo
So necessrios 4 FFs, visto que o contador deve ter estados estveis de operao at a
contagem 1001, ele tem que ser ressetado quando a contagem 1010 for alcanada. Portanto, as
sadas dos FFs D e B tm que ser conectadas como entradas da porta NAND. Veja Fig.5.5(b).
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010 Recicla
Pgina 169
5.6. Circuitos Integrados de Contadores Assncronos

Existem vrios CIs TTL e CMOS de contadores assncronos. Um deles o TTL
74LS293. A Fig.5.7 mostra o diagrama lgico do 74LS293 conforme apareceria no manual
TTL do fabricante. Alguns nomes so diferentes do que temos usado, mas fcil compreendlos. Note os seguintes pontos:
Fig.5.7(a) Diagrama lgico para o CI contador assncrono 74LS293; (b) smbolo com os
nmeros dos pinos entre parntese.
Pgina 170

1. O 74LS293 tem 4 FFs J-K com sadas Q0, Q1, Q2, Q3, onde Q0 o LSB e o Q3 o MSB. Os
FFs esto mostrados com o LSB esquerda. Isto feito para satisfazer a conveno em que os
sinais de entrada em um circuito aparecem na esquerda.
2. Cada FF tem uma entrada CP (pulso de clock), que apenas um outro nome para entrada
clock. As entradas de clock para Q0 e Q1 identificadas como CP0 e CP1 barrados,
respectivamente, so externamente acessveis. As barras de inverso sobre essas entradas
indicam que elas so ativadas na descida.
3. Cada FF tem uma entrada assncrona de CLEAR, CD. Elas esto conectadas juntas na sada
de uma porta NAND de duas entradas, MR1 e MR2 onde MR significa Master Reset (Ressete
Geral). Ambas as entradas MR devem estar em ALTO para limpar o contador para 0000.
4. Os FFs Q1, Q2, Q3 j esto conectados como um contador por pulsao de 3 bits. O FF Q0
no conectado internamente a nada. Isto permite ao usurio conectar Q0 e Q1 para formar um
contador de 4bits ou usar Q0 separadamente se desejar.
Os exemplos a seguir ilustraro algumas maneiras de ligar o 74LS293 para produzir
contadores diferentes. Nestes exemplos usaremos o smbolo lgico simplificado mostrado na
Fig.5.7(b).
Exemplo 5.6
Mostre como o 74LS293 poder ser conectado para operar como um contador de mdulo16
com uma entrada de clock de 10khz.
Soluo
Um contador de mdulo 16 requer 4 FFs, portanto, devemos conectar a sada Q0 em CP1
barrado, a entrada de clock do FF Q1. Os pulsos de 10khz so aplicados em CP0 barrado, o
clock de entrada de Q0. A sada tomada em Q3.
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Fig.5.8. 74LS293 ligado como um contador de mdulo 16. Exemplo 5.6
Exemplo 5.7
Mostre como ligar o 74LS293 como um contador de mdulo10.
Soluo
Um contador de mdulo 10 requer 4 FFs requer 4 FFs e, portanto, mais uma vez precisamos
conectar Q0 em CP1 barrado. Agora, no entanto, queremos que o contador retorne a 0000
quando ele tentar ir para a contagem 1010 (10). Logo, as sadas Q3 e Q1 devem ser conectadas
nas entradas de reset; quando ambas vo para ALTO na contagem 1010, a sada da NAND vai
imediatamente ressetar o contador para 0000. As conexes do circuito esto na Fig.5.9. O
diagrama de transio de estados tambm apresentado. Note que o estado temporrio no
mostrado.
Fig.5.9. 74LS293 ligado como um contador de mdulo 10.

Pgina 172
Exemplo 5.8
Mostre como ligar o 74LS293 como um contador de mdulo14.
Soluo
Quando o contador alcana a contagem 1110 (14), as sadas Q1, Q2, Q3 esto todas em ALTO.
Infelizmente o NAND embutido para RESSET do 74LS293 tem apenas duas entradas. Logo,
devemos adicionar uma lgica extra para garantir que o contador seja ressetado para 0000
quando Q3=Q2=Q1=1. De fato, tudo que precisamos de uma porta AND de 2 entradas
conforme mostrado na Fig.5.10.
Fig.5.10. Uma porta AND externa para conectar o 74LS293 como um contador de Mdulo14.
Exemplo 5.9
Podemos dividir a frequncia de entrada de um contador, usando um contador de mdulo 60,
por exemplo, usando 6 FFs J-K e uma porta NAND. Uma outra maneira de se obter um
contador de mdulo 60 mostrada na Fig.5.11.
Pgina 173

Fig.5.11. Dois 74LS293 combinados para fornecer uma diviso de frequncia por 60 atravs
de divises sucessivas por 10 (mdulo 10) e por 6 (mdulo seis). Note que para o mdulo 6
no foi usado CP0 barrado nem Q0. Apenas Q3, Q2 e Q1.
Soluo
Este circuito divide a frequncia por 60 em 2 passos: O contador da esquerda est ligado como
contador de mdulo 10 de modo que sua sada Q3 tem uma frequncia de Fin/10. Este sinal
aplicado na entrada CP1 barrado do segundo contador que est conectado como contador de
mdulo 6 ( note que Q0 no est sendo usado). Assim, a sada Q3 do segundo contador ter
uma frequncia:
f out
f in / 10
f in / 60
6
Este exemplo mostra que dois ou mais contadores podem ser ligados par em cascata produzir
um mdulo total igual ao produto de seus mdulos individuais. Isto pode ser muito til em
aplicaes em que uma diviso de frequncia muito grande seja necessria.
5.7. Contador Assncrono Decrescente

Todos os contadores estudados at agora contam de modo progressivo a partir de
zero; isto , eles so contadores crescentes. bastante simples construir contadores
decrescentes sncronos, que contaro de modo regressivo, a partir de um valor mximo at
zero. Antes de analisarmos o circuito para um contador decrescente sncrono, vamos examinar
a sequncia de contagem decrescente para um contador de 3 bits:
Pgina 174
A, B e C representam os estados de sada dos FFs conforme o contador avana na sua

sequncia. Pode ser constatado que o FF A muda de estado a cada passo da sequncia do
mesmo modo que um contador crescente. O FF B troca de estado cada vez que A vai de
BAIXO para ALTO. Logo, em um contador decrescente, cada FF, exceto o primeiro, deve
comutar quando o FF precedente vai de BAIXO para ALTO. Se os FFs tm entradas CLK
sensveis na descida (ALTO para BAIXO), ento um INVERSOR pode ser colocado para cada
entrada CLK; entretanto, o mesmo efeito pode ser conseguido acionando cada entrada CLK
dos FFs com a sada invertida do FF precedente. Isto est ilustrado na Fig.5.12 para um
contador decrescente de mdulo 8.
Pgina 175
Fig.5.12. Contador decrescente de mdulo 8.

Os pulsos de entrada so aplicados no FF A. A sada A aciona a entrada de clock do FF
B; a sada B aciona a entrada de clock do FF C. As formas de onda A, B, e C mostram que B
comuta sempre que A vai de BAIXO para ALTO (portanto A de ALTO para BAIXO) e C
comuta sempre que B vai de BAIXO para ALTO. Isso resulta na desejada sequncia
decrescente de contagem nas sadas C, B e A. O diagrama de transio de estados mostra a
sequncia.
Contadores decrescentes no so amplamente usados como os contadores crescentes. Sua
principal aplicao em situaes onde se deve reconhecer quando um nmero desejado de
pulsos de entrada ocorreu. Nessas situaes, o contador decrescente inicializado com o
nmero desejado e depois habilitado a contar para baixo conforme os pulsos so aplicados.
Quando o contador alcana o estado zero, isto detectado por uma porta lgica cuja sada
indica que o nmero de pulsos j ocorreu.
Pgina 176
5.8. Contadores Sncronos Decrescentes e

Crescentes/Decrescentes
Vimos na seo 5.7 que um contador assncrono poderia contar de modo decrescente
utilizando-se a sada invertida de cada FF para acionar o prximo FF do contador. Um
contador sncrono decrescente pode ser construdo de modo similar, isto , utilizando-se as
sadas invertidas de cada FF para acionar as entradas J-K seguintes. Por exemplo, o contador
crescente sncrono da Fig.5.3 pode ser convertido para decrescente conectando-se as sadas
A, B eC em vez de A, B e C respectivamente. O contador contar 15, 14, 13,12....3, 2, 1, 0,15,
14, 13, e assim por diante.
A Fig.5.13(a) mostra como fazer um contador crescente/decrescente (up/down). A entrada de
controle UP/ DOWN controla se as entradas J e K dos FFs seguintes sero acionadas pelas
sadas normais ou pelas sadas invertidas dos FFs. Quando UP/ DOWN for mantida em nvel
ALTO, as portas AND 1 e 2 estaro habilitadas, enquanto que as portas AND 3 e 4 estaro
desabilitadas. Isso permite que as sadas A e B passem pelas portas 1 e 2 para as entradas J e
K dos FFs B e C.
Quando UP/ DOWN for mantido em nvel BAIXO, as portas AND 1 e 2 estaro desabilitadas,
enquanto que as portas 3 e 4 estaro habilitadas. Isso permite que as sadas A e B passem pelas
portas 3 e 4 para as entradas J e K dos FFs B e C.
As formas de onda mostradas em (b) ilustram a operao do contador. Observe a nomenclatura

adotada para o sinal de controle (UP/ DOWN ). A operao de contagem crescente ativada em
nvel ALTO; a operao de contagem decrescente ativada em nvel BAIXO.
Pgina 177
Fig.5.13.(a) Contador sncrono crescente/decrescente de mdulo 8;(b) o contador conta de

modo crescente quando a entrada de controle UP/ DOWN ALTO e conta decrescente quando
BAIXO.
5.9. Contadores com Carga Paralela

Muitos contadores sncronos (paralelos) disponveis na forma de CIs so projetados para
serem contadores com carga paralela (presettable=recarregvel); em outras palavras, eles
podem ser inicializados com qualquer contagem inicial desejada, assincronamente,
(independente do sinal de clock) ou de modo sncrono (na transio ativa do sinal de clock).
Esta operao de inicializao tambm denominada operao de carga paralela do contador.
A Fig.5.14 mostra o circuito lgico para um contador crescente de trs bits com carga paralela.
As entradas J-K e CLK esto ligadas para a operao como um contador crescente paralelo.
As entradas PRESSET e CLEAR esto ligadas para que se realize a operao de carga
assncrona do contador. O contador carregado 7u com qualquer contagem desejada, a
qualquer instante, da seguinte maneira:
Pgina 178
Fig.5.14. Contador sncrono com carga paralela assncrona.

1. Aplique a contagem desejada nas entradas paralelas de dados, P2, P1 e P0.
2. Aplique um pulso nvel BAIXO na entrada de carga paralela (PARALLEL LOAD),
PL .
Esse procedimento realizar uma transferncia assncrona dos trs nveis em P2, P1 e P0,
para os FFs Q2, Q1 e Q0, respectivamente. Essa transferncia forada ocorre
independentemente das entradas J, K e CLK. O efeito da entrada CLK ser desabilitado
enquanto PL estiver no seu estado ativo (nvel BAIXO), visto que cada FF ter uma de suas
entradas assncronas ativadas enquanto PL for zero. Uma vez que PL retorne para o nvel
ALTO, os FFs podem responder s suas entradas CLK e podem prosseguir a operao de
contagem crescente iniciando a partir do valor carregado no contador. Por exemplo, digamos
que P2=1, P1=0 e P0=1. Enquanto PL estiver em nvel ALTO, as entradas paralelas de dados
no tero efeito. Se pulsos de clock forem aplicados, o contador realizar a operao normal
de contagem crescente. Agora, digamos que PL seja pulsado em nvel BAIXO quando o
contador estiver na contagem 010 (isto , Q2=0, Q1=1e Q0=0). Esse nvel BAIXO em PL
produzir nveis BAIXOS na entrada CLR de Q1 e nas entradas PRE de Q2 e Q0, de modo que
o contador ir para a contagem 101 independentemente do que tenha ocorrido na entrada
CLK. A contagem permanecer em 101 at que PL seja desativado (retorne para o nvel
ALTO); nesse instante, o contador prosseguir na contagem crescente dos pulsos de clock a
partir da contagem 101.
Essa carga assncrona usada por muitos CIs de contadores, tais como o 74ALS190,
74ALS191, 74ALS192 e o 74ALS193 da famlia TTL e os equivalentes CMOS, 74HC190,
74HC191, 74HS192 e o 74HC193.
Pgina 179
Carga Sncrona
Muitos CIs de contadores paralelos usam carga sncrona, em que o contador carregado
na transio ativa do mesmo sinal de clock usado para a contagem. O nvel lgico aplicado na
entrada PL determina se a transio ativa de clock carregar o contador ou ser contada como
uma operao normal de contagem.
Exemplos de CIs de contadores que usam carga sncrona incluem os 74ALS160, 74ALS161,
74ALS162 e 74ALS163 da famlia TTL e os equivalentes CMOS, 74HC160, 74HC 161,
74HC162 e 74HC163.
5.10. O CI 74LS193/HC193
A Fig.5.15 mostra o smbolo lgico e a descrio das entradas e sadas do contador 74LS193.
Este contador pode ser descrito como contador crescente/decrescente, sncrono com mdulo16
com carga paralela e RESET assncrono:
Entradas de Clocks CPU e CPD

A Fig.5.15 mostra o smbolo lgico e a descrio das entradas e sadas do contador 74LS193.
Este contador pode ser descrito como um contador crescente/decrescente (up /down) sncrono
de mdulo16 com carga paralela e RESET assncronos. Vamos descrever, agora, a funo de
cada entrada e sada: O contador vai responder s transies positivas em uma das entradas de
clock. CPU a entrada de clock para a contagem crescente. Quando os pulsos so aplicados a
esta entrada, o contador vai ser incrementado em cada transio positiva at a contagem
mxima 1111e depois retorna a 0000 para iniciar contagem novamente. O CPD a contagem
de clock para a contagem decrescente. Quando os pulsos so aplicados a esta entrada, o
contador vai se decrementado em cada transio positiva at a contagem mnima 0000 e,
Pgina 180
Fig.5.15. Contador crescente com carga paralela 74LS193. (a) smbolo lgico; (b) descrio
das entradas e sadas; (c) tabela de seleo dos modos de operao.
depois retorna a 1111 para iniciar a contagem novamente. Portanto, apenas uma entrada de
clock ser usada para a contagem, enquanto a outra dever permanecer inativa (mantida em
ALTO).
MR (RESET GERAL)
O MR uma entrada assncrona e ativa em ALTO que coloca o contador no estado 0000.
O MR um RESET por nvel, portanto, ele far com que o contador permanea em 0000
enquanto MR for igual a 1. Ele tambm tem prioridade sobre todas as outras entradas.
Entradas de Carga Paralela

Pode-se fazer os FFs do contador armazenarem os nveis lgicos presentes nas entradas
de dados paralelas de P3 a P0, pulsando, momentaneamente, a entrada de dados paralela PL de
ALTO para BAIXO. Esta carga assncrona e tem prioridade sobre a operao de contagem.
Entretanto, o
ALTO.
PL
no ter efeito sobre o contador se a entrada MR estiver em seu estado ativo
Sadas do Contador
O valor atual da contagem est sempre presente nas sadas dos FFs Q3 a Q0 onde Q0 o
LSB e o Q3 o MSB.
Pgina 181
Sadas de Contagem Terminal

As sadas de contagem terminal so utilizadas quando dois ou mais 74 LS193 so
conectados como contador de vrios estgios para se obter um mdulo maior. No modo de
contagem crescente, a sada TC do contador de mais baixa ordem conectada na entrada
CPU do prximo contador de ordem mais alta. No modo de contagem decrescente, a sada
TC D do contador de mais baixa ordem conectada entrada CPD do prximo contador de
ordem mais alta.
U
O TC a sada de contagem terminal crescente (tambm chamada de CARRY). Ela

gerada no chip 74 SL193 utilizando a lgica mostrada na Fig.5.16(a). Obviamente, TC
estar em BAIXO apenas quando o contador estiver no estado 1111 e CPU estiver em BAIXO.
Assim, TC permanecer em ALTO enquanto o contador estiver contando de 0000 a 1110. Na
prxima transio positiva de CPU o contador vai para o estado 1111, mas o TC no vai para
BAIXO at que CPU retorne a BAIXO. A prxima transio de CPU faz com que o contador
retorne a 0000 e TC v para ALTO. Esta transio positiva de TC ocorre quando o
contador vai de 1111 para 0000 e, portanto, pode ser usada para incrementar um segundo 74
LS193.
U
a sada de contagem terminal decrescente (tambm chamada de( borrow). Ela gerada
como est na Fig.5.16(b). Ela est normalmente em ALTO e no vai para BAIXO at que o
contador esteja em 0000 e CPD esteja em BAIXO. A prxima transio positiva em CPD faz
com que o contador
TC D
Fig.5.16. Lgica no 74LS193 para a gerao do sinal

TC D .
TCU
; (b) lgica para gerao do sinal
v para o estado 1111 e TC D retorne a ALTO. Esta transio positiva em

para decrementar um segundo 74LS193.
TC D
Pgina 182
pode ser usada
Exemplo 5.10
Veja a Fig.5.17 onde um 74LS193 est configurado como um contador crescente. As entradas
de dados paralelos esto permanentemente conectadas a 1011e as formas de onda das entradas
CPU, PL e MR podem ser vistas na Fig.5.17(b). Considere que o contador est inicialmente
em 0000 e determine as formas de onda do contador.
Soluo
Inicialmente (em t0) os FFs do contador esto todos em BAIXO. Isto faz com que TC esteja
em ALTO. Imediatamente antes do tempo t1, a entrada PL pulsada em BAIXO. Isso faz com
que o contador seja imediatamente carregado com 1011produzindo Q3=1, Q2=0, Q=1 e Q0=1.
No instante t1 a entrada CPU faz uma transio positiva, mas o contador no responde, pois
PL ainda est ativo. Em t2, t3, t4 e t5, o contador incrementado a cada transio positiva de
CPU. Aps a transio positiva em t5 o contador est em 1111, mas TCU no vai para BAIXO
at que CPU v para BAIXO em t6. Quando a prxima transio positiva ocorrer em t7, o
contador ir para 0000, e TC retornar para ALTO.
U
Pgina 183
Fig.5.17. Do exemplo 5.10.

O contador ser incrementado em resposta s transies positivas em t8 e t9. A transio
positiva em t10 no ter efeito nenhum porque MR vai para ALTO antes do tempo t10 e
permanece ativo em t10. Isso coloca todos os FFs em 0 e se sobrepe ao sinal CPU.
Exemplo 5.11
A Fig.5.18(a) mostra um 74LS193 configurado como um contador decrescente. As entradas
paralelas de dados esto conectadas permanentemente em 0111, e as formas de onda CPD e PL
esto mostradas na Fig.6.18 (b).
Pgina 184
Fig.5.18. Exemplo 5.11.

Considere que o contador est inicialmente em 0000 e determine as formas das ondas das
sadas.
Soluo
Em t0 todas as sadas esto em BAIXO e CPD est em BAIXO. Estas condies produzem
TC D igual 0. Antes de t1, a entrada PL pulsada para BAIXO. Isto coloca imediatamente o
contador em 0111 e, portanto, faz com que TC D v para ALTO. A transio positiva de CPD
em t1 no ter efeito sobre o contador uma vez que PL ainda est ativo. O contador
responder as transies positivas de t2 at t8 e ser decrementado para 0000 em T8. TC D no
vai para BAIXO at t9 quando CPD vai para BAIXO. Em t10, a transio positiva de CPD faz
com que o contador v para 1111e tambm com que TC D retorne a ALTO.
Contador de mdulo varivel usando o 74LS193

Pgina 185

Contadores que permitem carga paralela podem ser conectados para se obterem mdulos
diferentes sem a necessidade de usar circuitos lgicos adicionais. Demonstraremos esta
afirmao para o 74LS193 usando o circuito da Fig.5.19(a). Neste caso, o 74LS193 usado
como um contador decrescente com suas entradas de carga paralela, permanentemente,
conectadas a 0101(510). Observe que a sada TC D est conectada entrada PL .
Iniciaremos nossa anlise presumindo que o contador est no estado 0101 no instante t0.
Veja na Fig.5.19(b) as formas de onda dos sinais do contador.
Fig.5.19. (a) 74LS193 configurado com o contador de mdulo 5. (b) formas de onda.
O contador ser decrementado nas transies positivas do CPD nos instantes t1 at t5. Em t5 o contador
est no estado 0000. Quando CPD vai para BAIXO em t6, ele fora TC D a ir para BAIXO. Isto ativa
imediatamente a entrada PL e coloca o contador de volta ao estado 0101. Observe que TC D permanece
em BAIXO por um pequeno intervalo, pois uma vez que as sadas do contador vo para 0101 em
resposta PL =0, a condio necessria para manter TC D =0 removida. Portanto, existe apenas um
pulso estreito em TCD .
Esta mesma sequncia repetida nos instantes t7 at t12 e intervalos iguais dai em diante. Se
examinarmos a forma de onda de Q2, veremos que ele passa por um ciclo completo a cada 5 ciclos de
Pgina 186

clock entre a transio positiva de Q2 em t0 e a transio positiva de Q2 em t11. Assim, a frequncia da
forma de onda de Q2 1/5 da frequncia de clock.
Este arranjo possui uma peculiaridade, a qual voc deve ter notado: de contar 6 diferentes estados
(5,4,3,2,1,0) e, apesar disto, divide a frequncia por 5. Isto devido a forma incomum pela qual o
contador retorna ao estado 5 no meio do ciclo de clock. Portanto, a operao deste contador viola nossa
regra geral de que o nmero de estados e a razo de diviso de frequncia so iguais. Uma vez que este
tipo de frequncia usado principalmente para diviso de frequncia, ignoraremos a sequncia de
contagem e diremos que este contador possui mdulo igual a 5, porque ele divide a frequncia de clock
por 5.
No coincidncia que a razo de diviso de frequncia igual ao nmero aplicado s entradas
paralelas de dados (0101=510). De fato, podemos variar a diviso de frequncia alterando os nveis
lgicos aplicados entrada paralela de dados do circuito da Fig.5.19. As chaves podem ser colocadas em
um valor igual ao nmero pelo qual desejamos dividir a frequncia. Deve-se tomar cuidado para
escolher a sada Q apropriada, dependendo do valor pelo qual desejamos dividir a frequncia.
Contador de Vrios Estgios
Como mencionamos anteriormente, as sadas TC D e TC so usados quando dois ou mais CIs 74LS193
so conectados como um contador de vrios estgios. Na Fig.5.20 dois contadores esto conectados
com um contador crescente/decrescente de dois estgios, o que efetivamente, aumenta o intervalo
mximo de contagem para 0 255 e o intervalo de contagem decrescente para 255 0. O bloco
esquerda o estgio de baixa ordem e disparado por uma ou outra das entradas clock. As sadas TC e
TC D deste estgio esto conectadas s entradas de clock do estgio de alta ordem. Observe o uso de
uma entrada comum LOAD e de uma entrada comum RESSET. Observe tambm que as entradas
paralelas de dados do estgio de alta ordem so denominadas P4, P5, P6, P7 e as sadas deste estgio esto
denominadas como Q4, Q5, Q6, Q7. Um nmero de 8 bits pode ser colocado em um contador de 8 bits e
podemos increment-lo e decrement-lo a partir da contagem inicial. O valor da contagem em qualquer
instante aparece nas sadas Q0 Q7.
U
Pgina 187
Fig.5.20. Dois 74LS193 conectados em um arranjo de 2 estgios para estender o intervalo mximo
de contagem.
5.11. Decodificando um Contador

Contadores digitais so geralmente usados em aplicaes nas quais a contagem representada pelo estado
dos FFs tem que ser, de algum modo, determinada ou visualizada. Uma das maneiras mais simples de
visualizar o contedo de um contador apenas conectar a sada de cada FF a um LED (veja Fig.5.5(b).
Assim, os estados dos FFs so visivelmente representados pelos LEDs (aceso=1, apagado=0), e a
contagem pode ser mentalmente determinada pela decodificao dos estados binrios dos LEDs. Por
exemplo, suponha que este mtodo usado para um contador BCD e os estados dos LEDs so apagadoaceso-aceso-apagado, respectivamente. Isto representa 0110, que decodificamos mentalmente como o
decimal 6. Outras combinaes dos estados dos LEDs representariam as outras contagens possveis.
O mtodo que utiliza LEDs para visualizao da contagem torna-se inconveniente medida que o
tamanho (nmero de bits) do contador aumenta, porque muito mais difcil decodificar mentalmente os
resultados mostrados. Por esta razo, seria mais importante achar um meio de decodificar
eletronicamente o contedo de um contador e mostrar os resultados de tal forma que fosse
imediatamente reconhecido.
Existe uma razo ainda mais importante para decodificao eletrnica do contedo do contador: em
muitas aplicaes, onde contadores so usados para controlar a temporizao, e o sequenciamento das
operaes automaticamente, sem interveno humana. Por exemplo, a operao de um certo sistema
poderia ser iniciada quando o contador atingisse o estado 101100 (contagem de 4410). Um circuito lgico
pode ser usado para decodificar ou detectar quando essa contagem em particular estiver presente e,
ento, iniciar a operao. Muitas operaes tm que ser controladas desta maneira em um sistema
digital. Obviamente a interveno humana, neste caso, seria indesejvel, a no ser que o sistema fosse
extremamente lento.
Pgina 188
Decodificao Ativa em ALTO

Um contador de mdulo X possui X estados diferentes; cada estado uma sequncia particular de 0s e
1s armazenados nos FFs do contador. Uma malha de decodificao um circuito lgico que gera X
sadas diferentes, cada uma das quais detecta (decodifica) a presena de um estado particular do
contador. As sadas do decodificador podem ser projetadas para produzir um nvel ALTO ou BAIXO
quando a deteco ocorrer. Um decodificador ativo em ALTO produz sadas em ALTO para indicar a
deteco. A Fig.5.21 mostra um circuito decodificador ativo em ALTO para um contador de mdulo 8. O
decodificador consiste de oito portas AND de trs entradas (trs bits). Cada porta AND produz um nvel
ALTO para um estado particular do contador. Por exemplo, a porta AND 0 tem em suas entradas as
sadas do FFs C , B e A . Ento, sua sada estar em BAIXO todo o tempo, exceto quando A=B=C=0.
Isto , na contagem de 000. De modo similar, a porta AND 5 tem em suas entradas, as sadas dos FFs
C, B e A , e, portanto, sua sada ir para ALTO apenas quando C 1, B 0, A 1 . Isto , na contagem de
101(5 decimal). O resto das portas AND opera de modo semelhante para as outras contagens possveis.
Em qualquer instante de tempo, apenas a sada de uma nica porta AND estar em ALTO, aquela que
est codificando a contagem em particular que est presente no contador. As formas de onda da Fig.5. 21
mostram, claramente, isto.
As oito sadas das portas AND podem ser usadas para controlar 8 LEDs, representando nmeros
decimais de 0 a 7. Apenas um LED estar aceso em cada instante de tempo, indicando a contagem
apropriada.
Exemplo 5.12
Quantas portas AND so necessrias para decodificar completamente todos os estados de um contador
binrio de mdulo32? Quais so as entradas da porta que detectam a contagem 21?
Soluo
Um contador de mdulo32 possui 32 estados possveis. Uma porta AND necessria para cada estado e,
portanto, o decodificador precisar de 32 portas AND. Portanto, cada porta possui 5 entradas (5 FFs),
uma de cada FF. Para decodificar a contagem de 21(isto , 10101) necessita-se que as entradas das
portas AND sejam E , D , C , B e A ,onde E o FF mais significativo.
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Fig.5.21. Usando portas AND para decodificar um contador de mdulo 8.
Decodificao Ativa em BAIXO

Se usarmos portas NAND no lugar de AND, as sadas do decodificador produziro normalmente um
sinal ALTO, que ir para BAIXO apenas quando o nmero que est sendo decodificado ocorrer. Ambos
os tipos de decodificadores so usados, dependendo do tipo de circuitos que esto sendo acionados pelas
sadas do decodificador.
Contadores com Registradores de Deslocamento

Na seo 3.12 vimos como conectar FFs para formar um registrador de deslocamento para transferir
dados da esquerda para a direita, ou vice-versa, um bit de cada vez, (serialmente). Contadores com
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registradores de deslocamento usam realimentao, o que significa que a sada do ltimo FF do
registrador conectada, de alguma maneira, ao primeiro FF.
Contador em Anel
O contador com registrador de deslocamento mais simples um registrador de deslocamento circular
conectado de modo que o ltimo FF desloque seu valor para o primeiro FF. Esse arranjo mostrado na
Fig.5.22 usando FF tipo D (FFs J-K tambm podem ser usados).
Fig.5.22. Contador em anel de 4 bits; (b) formas de onda;(c) tabela de sequncia;(d) diagrama
de estados.
Os FFs so conectados de modo que a informao seja deslocada da esquerda para a direita e circule de
volta de Q0 para Q3. Na maioria dos casos, somente um nico 1 est no registrador, e este circula pelo
registrador enquanto pulsos de clock forem aplicados. Por esta razo, ele chamado contador em anel.
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As formas de onda, a tabela de sequncia e o diagrama de estados podem ser vistos na Fig.5. 22, e
mostram os diversos estados dos FFs medida que pulsos so aplicados, considerando o estado inicial
de Q3=1 e Q2=Q1=Q0=0. Aps o primeiro pulso, o 1 foi deslocado de Q3 para Q2 de modo que esteja em
0100. O segundo pulso produz o estado 0010, e o terceiro pulso produz o estado 0001. No quarto pulso
de clock, o 1 transferido de Q0 para Q3, resultando no estado 1000, que , obviamente, o estado inicial.
Pulsos subsequentes faro com que a sequncia se repita.
Este contador funciona como um contador de mdulo 4, uma vez que ele possui quatro estados distintos
antes que a sequncia se repita. A pesar deste circuito no progredir segundo a sequncia de contagem
binria normal, ele ainda um contador porque cada contagem corresponde a um nico conjunto de
estados dos FFs. Observe que a sada de cada FF tem a frequncia igual a um quarto da frequncia do
clock, uma vez que ele um contador em anel de mdulo 4.
Contadores em anel podem ser construdos para qualquer mdulo desejado. Um contador em anel de
mdulo N utiliza N FFs conectados segundo o arranjo na Fig.5.22. De um modo geral, um contador em
anel necessitar de mais FFs do que um contador binrio do mesmo mdulo. Por exemplo, um contador
em anel de mdulo 8 necessita de 8 FFs, enquanto que um contador binrio de mdulo 8 requer apenas
3.No que pese ser menos eficiente no uso de FFs, um contador em anel ainda til porque ele pode ser
decodificado sem o uso de portas decodificadoras. O sinal decodificado para cada estado obtido na
sada do FF correspondente. Compare as formas de onda do contador em anel com aquelas
decodificadas que podem ser vistas na Fig.5.21. Em alguns casos, um contador em anel pode ser uma
escolha melhor do que um contador binrio, com suas portas decodificadoras associadas. Isto
verdadeiro em aplicaes onde o contador usado para controlar a sequncia de operaes em um
sistema.
Partida de um Contador em Anel

Para funcionar corretamente, o contador em anel deve partir com apenas um FF no estado 1 e todos os
outros no estado 0. Uma vez que os estados iniciais dos FFs so imprevisveis quando a alimentao do
circuito ligada, o contador deve ser colocado no estado inicial desejado antes da aplicao de pulsos de
clock. Um modo de fazer isso aplicar um pulso, momentaneamente, na entrada assncrona PRE (por
exemplo, Q3 na Fig.5.22) e na entrada CLR de todos os outros FFs.
Contador Johnson
O contador em anel bsico pode ser ligeiramente modificado para produzir um outro tipo de contador
com registrador de deslocamento que ter propriedades um pouco diferentes. O contador Johnson ou em
anel torcido construdo exatamente como um contador em anel normal, exceto pelo fato de que a sada
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invertida do ltimo FF que est conectada entrada do primeiro FF. Um contador Johnson de 3 bits
mostrado na Fig.5.23. Observe a sada Q0 conectada de volta entrada D de Q2. Isto significa que o
inverso do nvel armazenado em Q0 ser transferido para Q2 no pulso de clock.
A operao de um contador Johnson fcil de analisar se notarmos que cada transio positiva do clock,
o nvel de Q2 deslocado para Q1, o de Q1 deslocado para Q0, e o inverso do nvel de Q0 deslocado
para Q2. Usando essas ideias e considerando que todos os FFs esto inicialmente em 0, as formas de
onda, a tabela de sequncia e o diagrama de estados vistos na Fig.5.23 podem ser obtidos.
Os exames das formas de onda e da tabela de sequncia revelam os seguintes pontos importantes:
1. Esse contador possui 6 estados distintos 000, 100, 110, 111, 011 e 001 antes que a sequncia se repita.
Portanto, ele o contador Johnson mdulo 6. Observe que ele no conta conforme contagem binria
normal.
2. A forma de onda de sada de cada FF uma onda quadrada (50% de taxa de ciclo) com 1/6 da
frequncia do clock. Alm disso, as formas de onda de 2
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Fig.5.23. (a) Contador Johnson de mdulo 6; (b) formas de onda; (c) diagrama de estados.
sadas sucessivas esto deslocadas de um perodo de ciclo.
O mdulo de um contador Johnson ser sempre igual a 2 vezes o nmero de FFs. Por exemplo, se
conectarmos 5 FFs conforme o arranjo da Fig.5.23, teremos um contador de mdulo 10 onde a sada de
cada FF uma onda quadrada com 1/10 da frequncia de clock. Portanto, possvel construir um
contador de mdulo N(onde N um nmero par) conectando N/2 FFs neste arranjo de contador.
Decodificando um Contador Johnson

Para um dado mdulo, um contador Johnson necessita de apenas metade do nmero de FFs que um
contador em anel. Entretanto, um contador Johnson necessita de portas decodificadoras, enquanto que
um contador em anel, no. Como um contador binrio, o contador Johnson usa uma porta lgica para
decodificar cada contagem, mas necessita apenas de portas de 2 entradas, independentemente do nmero
de FFs que existam. A Fig.5.24 mostra as portas decodificadoras para os 6 estados do contador Johnson,
da Fig.5.23.
Observe que cada porta decodificadora possui apenas 2 entradas, mesmo havendo 3 FFs no contador.
Isso acontece porque, para cada contagem, 2 dos 3 FFs esto em uma combinao nica de estados. Por
exemplo, a combinao Q2=Q0=0 ocorre apenas uma vez na sequncia, na contagem 0. Assim, a porta
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Fig.5.24. Lgica de decodificao para um contador Johnson de mdulo 6.

AND 0, com entradas Q2 e Q0 , pode ser usada para decodificar esta contagem. Esta mesma
caracterstica compartilhada por todos os outros estados da sequncia, como voc pode verificar. De
fato, qualquer que seja o tamanho do contador Johnson, as portas decodificadoras tero apenas 2
entradas.
O contador Johnson apresenta um meio termo entre contadores binrios e contadores em anel. Um
contador Johnson requer um menor nmero de FFs que um contador em anel. Entretanto, geralmente
necessita de um maior nmero de FFs que um contador binrio. Ele possui mais circuitos
decodificadores do que um contador em anel, porm menos que um contador binrio. Portanto, s vezes
representa uma escolha lgica para certas aplicaes.
CIs Contadores com Registradores de Deslocamento

Existem muito poucos contadores em anel ou contadores Johnson disponveis como circuitos integrados.
A razo para isso que relativamente simples pegar um CI registrador de deslocamento e conect-lo
ou como um contador em anel o como um contador Johnson
Decodificando um Contador BCD

Um decodificador BCD possui 10 estados que podem ser decodificados utilizando-se as tcnicas
descritas anteriormente. Decodificadores BCD fornecem 10 sadas que correspondem aos dgitos
decimais de 0 a 9 representados pelos estados dos FFs do contador. Estas 10 sadas podem ser usadas
para controlar 10 LEDs e fornecer uma indicao visual. Em vez de 10 LEDs, um display usado para
mostrar dgitos decimais de 0 a 9. Display decimais contm 7 pequenos segmentos feitos de um
material(LEDs ou displays de cristal lquido) que emite luz ou reflete luz a ambiente.
5.12. Spike de Decodificao

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Na seo 5.3 discutimos os efeitos dos atrasos de propagao em contadores assncronos. Como foi
visto, naquela oportunidade, os atrasos de propagao acumulados vo limitar a frequncia mxima
deste tipo de contador. Os atrasos entre as transies dos FFs podem causar problemas quando
estivermos decodificando um contador assncrono. O problema aparece na forma de Spike de
decodificao, isto , pulsos estreitos que aparecem nas sadas de algumas portas decodificadoras. Isto
est ilustrado na Fig.5.25 para um contador assncrono de mdulo 4.
Fig.5.25. As formas de onda nos FFs e as formas de onda decodificadas para um contador
assncrono de mdulo 4 mostrando Spike nas sadas X0 e X2.
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Exemplo 5.12
A Fig.5.26 mostra uma situao comum, na qual um contador usado para gerar uma forma de onda que
poderia ser usada para controlar dispositivos tais como um motor, um aquecedor, um rel, etc. Um
contador de mdulo 16 passa por sua sequncia de contagem continuamente. Cada vez que ele atinge a
contagem 8(1000), a porta NAND superior produzir uma sada em BAIXO, o que coloca o FF X no
estado 1. O FF X permanece em ALTO at que o contador atinja o estado 14(1110); neste instante, a
porta NAND inferior decodifica este estado e produz uma sada em BAIXO, que coloca X no estado 0.
Ento a sada X estar em ALTO entre as contagens de 8 a 14 para cada ciclo do contador.
Fig.5.26. Exemplo 5.15.

Repita o exemplo 5.12 de sorte que a sada X permanea em ALTO entre as contagens de 6 a 12 para
cada ciclo do contador.
Observe o atraso de propagao entre o sinal de clock e a sada A e aquele existente entre as formas de
onda de A e B. Os Spikes em X0 e X2 so causados pelo atraso de propagao entre as formas de onda A
e B. X0 a sada da porta AND decodificadora para a contagem 00. Esta condio 00 ocorre
momentaneamente quando o contador vai de 01 para 10 como pode ser visto. Isto acontece porque B
no pode mudar de estado at que A v para BAIXO. Esse estado momentneo 00 dura vrios
nanosegundos (dependendo do Tpd do FF B.), mas pode ser detectado pela porta decodificadora caso a
resposta dessa porta seja suficientemente rpida. Da o pulso estreito na sada X0. Uma situao similar
produz um Spike na sada X2. X2 o resultado da decodificao da condio 10 que ocorre
momentaneamente quando o contador vai de 11 para 00 em resposta ao quarto pulso de clock. Isto
acontece devido ao atraso na resposta do FF B aps o sinal A ter ido para BAIXO. Os Spikes nas sadas
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decodificadas podem ou no representar um problema, dependendo do modo pelo qual o contador est
sendo usado. Quando o contador est sendo usado para contar pulsos e mostrar os resultados, os Spikes
decodificados no representam maiores problemas, pois eles so de durao muito curta e no sero
mostrados no display. Entretanto, quando o contador usado para controlar outros circuitos lgicos,
como foi feito na Fig.5.26, estes podem causar uma operao imprpria. Por exemplo, um pulso estreito
na sada de uma das portas NAND decodificadora faria com que o FF fosse para o estado 1 ou para o
estado 0 no momento errado.
Strobing (Amostragem)
O mtodo mais confivel de eliminar estes pulsos estreitos decodificados usar uma tcnica chamada
strobing. Esta tcnica usa um sinal chamado strobe que mantm as portas AND decodificadoras
desabilitadas (sada em 0) at que todos os FFs tenham atingido um estado estvel em resposta a
transio negativa de clock, como est ilustrado na Fig.5.27 , onde o sinal de strobe conectado como
uma entrada em cada ma das portas decodificadoras. As formas de onda mostram que o sinal de strobe
vai para BAIXO quando o pulso de clock vai para ALTO. Durante o tempo em que o sinal est BAIXO,
as portas decodificadoras so mantidas em BAIXO. O sinal de strobe vai para ALTO, para habilitar as
portas decodificadoras, algum tempo tD depois de o pulso de clock ir para BAIXO. TD escolhido para
ser maior que o intervalo total necessrio para que o contador atinja uma contagem estvel, e isso
depende, claro, dos atrasos de propagao e do nmero de FFs do contador (contadores assncronos).
Neste mtodo, as sadas das portas decodificadoras no tero nenhum pulso estreito porque estaro
desabilitadas durante o tempo em que os FFs estiverem em transio.
O mtodo de strobe no utilizado se o contador usado apenas para visualizao, uma vez que os
pulsos decodificados so muito estreitos para afetar a apresentao. O sinal de strobe usado quando o
contador utilizado em aplicaes de controle, como o da Fig.5.26, onde estes pulsos poderiam causar
operao incorreta.
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Fig.5.27. Uso do sinal de strobe para eliminar Spike de decodificao.
Analisando Contadores Sncronos

Circuitos de contadores sncronos podem ser projetados de modo personalizado para gerar qualquer
sequncia de contagem. Podemos usar apenas as entradas sncronas que so aplicadas ao FFs individuais
para gerar a sequncia do contador. No usando controles de FFs assncronos como CLEAR, para alterar
a sequncia do contador, jamais teremos que lidar com estados temporrios e possveis Spikes nas
formas de onda de sada.
Primeiro, vamos ver como analisar o projeto de um contador desse tipo prevendo as entradas de controle
do FF para cada estado do contador. Uma tabela de estado ATUAL/PRXIMO estado uma ferramenta
muito til nesse processo de anlise. O primeiro passo escrever a expresso lgica para a entrada de
controle de cada FF. Em seguida, estabelea um estado ATUAL para o contador e aplique essa
combinao de bits s expresses lgicas de controle. As sadas das expresses de controle nos
permitiro prever os comandos para cada FF e o PRXIMO estado resultante para o contador depois da
aplicao do clock. Repita o processo de anlise at que toda a sequncia de contagem seja determinada.
A Fig.5.28 um contador sncrono que Possui entradas J-K levemente diferentes daquelas que vimos
anteriormente para um contador binrio crescente regular. Essas pequenas mudanas nos circuitos de
controle faro com que o contador produza uma sequncia de contagem diferente. As expresses da
entrada de controle para este contador so:
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JC=A.B
KC=C
JB=KB=A
JA KA C
Vamos admitir que o estado ATUAL para o contador seja CBA=000. Aplicando-se essa combinao s
expresses de controle anteriores, obteremos JCKC=00, JBKB=00 e JAK A=11. Essas entradas de controle
diro aos FFs C e B para se manterem estveis (hold) e ao FF A para comutar (toggle) na prxima borda
de descida de CLK. Nosso PRXIMO estado previsto 001 para CBA. Essa informao foi fornecida
na primeira linha da tabela de estado ATUAL/PRXIMO estado, que a Tabela 5.1. Continuando esse
processo, obteremos ma sequncia de contagem de 000, 001, 010, 011, 100, 000. Trata-se de uma
sequncia de contagem de mdulo 5. Da mesma maneira, podemos escrever o PRXIMO estado para as
trs combinaes possveis remanescentes. Ao fazer isso, podemos determinar se o projeto do contador
autocorretor Um contador autocorretor um contador em que estados normalmente no usados
retornam sequncia de contagem normal. Se qualquer desses estados no usados puder retornar
sequncia normal, diz-se que o contador no autocorretor. Nossas previses para o PRXIMO estado
para todos os possveis estados foram registradas na tabela 5.1. As linhas, em destaque, indicam que o
projeto desse contador autocorretor. O diagrama completo da transio de estado e o diagrama de
tempo so mostrados na Fig.5.28.
Fig.5.28. Contador sncrono com diferentes entradas de controle.

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Tabela 5.1
(a)
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(b)
Fig.5.29. (a) Diagrama de transio de estados; (b) diagrama de tempo para o contador
sncrono da Figura 5.28.

Um contador BCD simples conta de 0 a 9 e depois retorna a zero. Para contar valores decimais maiores,
podemos ligar em cascata estgios contadores BCD, como o da Fig.5.30. Este arranjo com vrios
estgios opera assim:
1. Inicialmente, todos os contadores so colocados no estado 0. Portanto, mostrado 000.
2. medida que os pulsos de entrada vo chegando, o contador BCD das unidades avana uma
contagem por pulso. Aps terem ocorrido 9 pulsos, os contadores BCD das dezenas e das centenas ainda
esto em 0, e o contador das unidades est em 9(1001). Ento, o nmero mostrado 009.
3. No dcimo pulso de entrada, o contador das unidades retorna a 0, fazendo com que a sada do seu FF
D v de 1 para 0. Essa transio negativa age como uma entrada de clock para o contador das dezenas
fazendo com que este avance uma contagem. Ento, aps 10 pulsos, o nmero lido ser 010.
Fig.5.30. Contadores BCD em cascata para mostrar e contar de 000 at 999.
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4. medida que pulsos adicionais ocorrem, o contador das unidades avana uma contagem por pulso e
toda vez que este retorna a 0 ele faz com que o contador das dezenas avance uma contagem. Ento, aps
99 pulsos de entrada terem ocorrido, o contador das dezenas est em 9, assim como o contador das
unidades. O nmero decimal lido ser, portanto, 099.
5. No centsimo pulso de entrada, o contador de unidades, retorna a 0, o que faz com que o contador das
dezenas retorne a 0. A sada do FF do contador das dezenas faz uma transio negativa que age como um
clock para o contador das centenas e faz com que este avance a contagem. Ento, aps 100 pulsos, o
numero lido igual a100.
6. Este processo continua at que tenham ocorrido 999 pulsos de entrada. No milsimo pulso todos os
contadores retornam a 0.
claro que este arranjo pode ser expandido para um nmero qualquer de dgitos decimais atravs da
simples adio de mais estgios. Por exemplo, para contar at 999.999 sero necessrios 6 contadores
BCD e seus decodificadores e displays associados.

I. Frequencmetro
Existe uma gama enorme de aplicaes para os diversos tipos de contadores at aqui estudados.
Primeiramente, vamos analisar uma aplicao representativa que ilustra a utilizao de contadores em
sistemas digitais.
Um frequencmetro um circuito que pode medir e mostrar a frequncia de um sinal. Um dos mtodos
mais diretos para construir um frequencmetro mostrado, de forma simplificada, na Fig.5.31(a). Ela
contm um contador com circuito do tipo decodificador/display e uma porta AND. As entradas da porta
AND incluem os pulsos de frequncia desconhecida, fx, e um pulso de SAMPLE que controla por
quanto tempo esses pulsos podem passar pela porta AND para o contador. O contador usualmente feito
com contadores BCD em cascata como na Fig.5.31 e a unidade decodificador/display converte as sadas
BCD para a representao decimal para facilitar a visualizao.
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Fig.5.31. Mtodo bsico para contagem de frequncia.

As formas de onda da Fig.5.30(b) mostram que um pulso de CEAR aplicado ao contador em t0 para
iniciar o contador em 0. Antes de t1, a forma de onda do pulso SAMPLE est em BAIXO e, portanto,
tambm a sada da porta AND, Z, est em BAIXO e o contador no est contando. O pulso SAMPLE
vai de t1 at t2; isto denominado de intervalo de amostragem. Durante o intervalo de amostragem, os
pulsos de frequncia desconhecida passaro pela porta AND e sero contados pelo contador. Aps t2, a
sada da porta AND retorna para BAIXO e o contador para de contar. Deste modo, o contador ter
contado o nmero de pulsos que ocorreram durante o intervalo de amostragem e seu contedo resultante
uma medida direta da frequncia da forma de onda pulsada.
Exemplo 5.12
A frequncia desconhecida de 3792 pulsos por segundo (pps). O contador levado para o estado 0
antes de t1. Determine a sada do contador aps um intervalo de amostragem de (a)1s; (b) 0.1s; (c) 10ms.
(a). Dentro de um intervalo de amostragem de 1s existiro 3.792 pulsos entrando no contador e,
portanto, depois de t2, o contedo do contador ser 3792.
(b). Com um intervalo de amostragem de 0.1s, o nmero de pulsos que passa atravs da porta AND para
o contador ser de 3792 pulsos/sx0. 1s=379.2. Isto significa que ou 379 ou 380 pulsos sero contados,
dependendo em que parte do ciclo do pulso t1 ocorre.
(c). Com um intervalo de amostragem de 10ms=0.01s, o contador apresentar uma contagem de 37 ou
38.
Exemplo 5.13
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Admita que o contador da Fig.5.32 construdo com trs contadores BCD em cascata, com os
respectivos displays. Se a frequncia desconhecida de entrada estiver 1kpps e 9.99kpps, qual a melhor
escolha para a posio da chave na Fig. 5.32.
Soluo
Com trs contadores BCD, a capacidade total do contador 999. Uma frequncia de 9.99kpps produziria
uma contagem de 999 se o intervalo de amostragem de 0.1s fosse usado. Assim, para usar a capacidade
total do contador, a chave deveria ser colocada na posio 2. Se um intervalo de 1s fosse usado, a
capacidade do contador sempre seria excedida para as frequncias na faixa especificada. Se um intervalo
mais curto fosse usado, o contador contaria apenas entre 1 e 99; isto daria uma leitura com apenas 2
dgitos significativos e seria um desperdcio da capacidade do contador.
Frequencmetro Completo
Vamos analisar agora um circuito de frequencmetro mais completo na Fig.5.33(a). O circuito possui um
monoestvel, um FF J-K operando no modo comutao e a porta AND tem 3 entradas, uma das quais a
sada X do FF. Os pulsos SAMPLE esto conectados na porta AND e tambm na porta CLK do FF.
Estes pulsos SAMPLE seriam gerados por um circuito semelhante ao da Fig.5.31.
Fig.5.33. Mtodo para obter intervalos de amostragem precisos para um frequencmetro.
Descrio Passo a passo das Formas de Onda da Fig.5.33(b).
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(b)
Fig.5.33. Frequencmetro.
I. Assuma que o FF X est no estado 0( ele comutou para 0 na descida do pulso de amostragem anterior.
II. Este nvel BAIXO de X levado para a porta AND desabilitando sua sada, de modo que nenhum
pulso levado para o contador mesmo quando o primeiro pulso SAMPLE ocorre entre t1 e t2.
III. Em t2, a descida do primeiro pulso de SAMPLE comuta o FF X para o estado 1( note que J=K=1.
Esta transio positiva em X dispara o MONO que gera um pulso de 100ns para limpar o contador. O
contador agora apresenta zero.
IV. Em t3, o segundo pulso do SAMPLE habilita a porta AND (j que agora X est em 1) e permite que a
frequncia desconhecida alcance o contador para ser contada at t4.
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V. Em t4, o pulso de SAMPLE retorna para o nvel BAIXO e comuta X para BAIXO desabilitando a
porta AND. O contador para de contar, pois FF X est em BAIXO.
VI. Entre t4 e t6 o contador para e o display mostra o valor da frequncia que alcanou at t4. Note que o
terceiro pulso de SAMPLE no habilita a porta AND, pois o FF X est em BAIXO.
VII. Em t6, a descida do pulso SAMPLE comuta X para ALTO e a operao segue a mesma sequncia
que comeou em t2.
Relgio Digital
Um relgio digital um relgio de tempo que mostra em um display o tempo do dia em horas, minutos e
s vezes segundos. Para construir um relgio digital preciso, necessria um frequncia bsica bastante
controlada. Para relgios digitais que funcionam com bateria, a freqncia bsica obtida normalmente
a partir de um oscilador a cristal de quartzo. Relgios digitais que operam com tenso Ca, da rede de
energia eltrica, podem usar a frequncia de 60Hz como sua frequncia bsica. Em ambos os casos a
frequncia deve ser dividida por 60 para se obter 1Hz ou 1pps. A Fig.5.34 mostra um diagrama em
blocos bsico para um relgio digital que opera com 60Hz. O sinal de 60Hz enviado para um Schmitt
trigger para produzir pulsos quadrados a uma taxa de 60pps.
Fig.5.34. Diagrama em blocos para um relgio digital.

Esta forma de onda de 60pps levada ao contador de mdulo 60 que usado para dividir os 60pps para
1pps. O sinal de 1pps levado para a seo de SEGUNDOS, que por sua vez usada para contar e
mostrar os segundos de 0 at 59. O contador BCD avana uma contagem por segundo. Aps 9 segundos
o contador BCD recicla para 0 o que aciona o contador de mdulo 6 e faz com que ele avance uma
contagem. Isto continua por 59 segundos; neste ponto o contador est com a contagem 101(5) e o
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contador BCD est 1001(9), portanto o display apresenta 59 segundos. O prximo pulso recicla o
contador BCD para 0 o que , por sua vez, recicla o contador de mdulo 6 para 0( o contador de mdulo
6, conta de 0 a 5).
A sada do contador de mdulo 6 da seo dos SEGUNDOS tem uma frequncia de 1 pulso por
minuto( ele recicla a cada 60segundos). Este sinal levado para a seo dos minutos, que conta e mostra
os minutos de 0 at 59. A seo dos MINUTOS idntica a seo dos SEGUNDOS, e opera exatamente
da mesma maneira.
A sada do contador de mdulo 6 da seo dos MINUTOS tem uma frequncia de 1pulso por hora(ele
recicla a cada 60 minutos). Este sinal levado para a seo das horas, que conta e mostra as horas de 1
at 12. A seo das horas diferente das sees dos segundos e dos minutos, pois ela nunca vai para o
estado 0. Os circuitos desta seo so no usuais e merecem uma investigao mais detalhada.
A Fig.5.35 mostra, em detalhe, os circuitos contidos na seo das HORAS. Ela tem um
contador BCD para contar as unidades das horas e um nico FF (mdulo 2) para contar as dezenas de
horas. O contador BCD um 74LS192 que opera exatamente igual ao 74LS193 que estudamos
anteriormente, com exceo de que ele s conta entre 0000 e 1001. Em outras palavras, o 74LS192 pode
tanto contar em BCD de modo crescente (isto , de 0 a 9, reciclando para 0), como de modo decrescente
( de 9 para 0, reciclando para 9). Aqui, ele usado para contar no modo crescente, em resposta ao sinal
de 1 pulso por hora, vindo da seo de MINUTOS. O INVERSOR na entrada CPU necessrio, pois o
74LS192 responde a transio de subida e queremos que ele responda na descida que ocorre quando a
seo de MINUTOS recicla de volta para 0.
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Fig.5.35. Circuito detalhado para seo de HORAS.

Os pulsos que chegam, vo avanando a contagem BCD, uma vez por hora. Por exemplo, s 7 horas este
contador estar em 0111, e seu circuito decodificador /display estar mostrando o nmero 7. Ao mesmo
tempo, X estar em BAIXO, e seu display mostrar um 0. Assim, os dois displays mostraro 07. Quando
o contador BCD est no estado 1001(9) e o prximo pulso de entrada ocorre, ele reciclar de volta para
0000. A descida de Q3 comutar o FF X de 0 para 1. Isto produz o nmero 1 no display de X e o nmero
0 no display do contador BCD, de modo que os displays combinados apresentam 10, para indicar 10
horas em ponto.
Os dois prximos pulsos incrementam o contador BCD, de modo que o 11 e o 12 so apresentados s 11
e s 12 horas, respectivamente. O prximo pulso leva o contador BCD para 0011(3). Neste estado, as
sadas Q1 e Q0 do contador esto ambas em ALTO, e X ainda est em ALTO. Assim, a sada da porta
NAND vai para BAIXO, e ativa a entrada PL do 74LS192 e o CLK do FF X. Isto limpa X para 0 e
carrega o contador BCD com 0001. O resultado a apresentao no display de 01, para indicar 1 hora.
5.15. Projeto de Contadores Sncronos

Muitas configuraes diferentes de contadores esto disponveis em CIs: sncronos, assncronos e
combinaes sncronos/assncronos. Muitos deles contam seguindo uma sequncia binria normal,
muito embora suas sequncias de contagem possam ser de alguma forma alteradas, usando os mtodos
demonstrados para os CIs74LS293 e 74LS193. Existem situaes, entretanto, em que um contador deve
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seguir uma sequncia que no aquela binria normal, como por exemplo, 000, 010, 101, 001, 110,
000...
Existem vrios mtodos de projetar contadores que sigam sequncias arbitrrias. Vamos apresentar, em
detalhe, um mtodo muito comum que utiliza FFs J-K em arranjos contadores sncronos. Este mesmo
mtodo pode ser usado em projetos com o FF tipo D. Esta tcnica um dos vrios procedimentos de
projeto que fazem parte de uma rea de projeto de circuitos digitais chamada projeto de circuitos
sequenciais, que normalmente faz parte de um curso avanado.
Ideia Bsica
Em contadores sncronos, todos os FFs so disparados ao mesmo tempo. Antes de cada pulso de clock,
as entradas J e K de cada FF devem estar no nvel correto para garantir que o FF v para o estado
correto. Por exemplo, considere a situao mostrada na tabela 5.2.
Tabela 5.2
Quando ocorrer o prximo pulso de clock, as entradas J e K dos FFs devem estar nos nveis corretos
para fazer com que o FF C mude de 1 para 0, o FF B de 0 para 1 e o FF A de 1 para 1( isto , no muda).
O procedimento para projetar um contador sncrono, torna-se um processo de circuitos lgicos, que
decodificam os vrios estados do contador para fornecer os nveis lgicos para cada entrada J e K. As
entradas destes circuitos decodificadores so provenientes das sadas de um ou mais FFs. Por exemplo,
no contador sncrono da Fig.5.3, a porta AND, que fornece as entradas J e K do FF C, decodifica os
estados dos FFs A e B. Do mesmo modo, a porta AND, que fornece as entradas J e K do FF D,
decodifica os estados dos FFs A, B e C.
Tabela de Excitao J-K de FF

Antes de iniciarmos o processo de projetar circuitos decodificadores para cada entrada J e K, primeiro
devemos rever a operao de um FF J-K, usando uma abordagem diferente atravs da tabela de
excitao (tabela 5.3).
Tabela 5.3. Tabela de excitao do FF J-k.
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A coluna mais esquerda desta tabela enumera cada transio possvel de sada de um FF, simbolizado
por Q(N), e o prximo estado simbolizado de Q(N+1), para cada transio. As duas ltimas colunas
enumeram os nveis lgicos nas entradas J e K necessrios para produzir cada uma das transies.
Vamos examinar cada caso:
TRANSIO 0 0 . O estado atual do FF 0 e ele deve permanecer em 0 quando o pulso de clock for
aplicado. A partir de nossa compreenso de como um FF J-K funciona, isto pode acontecer quando ou
J=K=0 (condio sem mudana) ou J=0 e K=1(condio de Reset). Portanto, J deve estar em 0, mas K
pode estar em qualquer nvel. A tabela indica este fato com um 0 em J e um x em K. Lembre-se que x
representa a condio de irrelevncia.
TRANSIO 0 1 . O estado atual o 0 e deve mudar para 1. Isto pode acontecer quando J=1 e k
=0(condio Set) ou J=K=1(condio comutao). Portanto, J deve estar em nvel 1, mas K pode estar
em qualquer nvel ( condio de irrelevncia) para esta transio ocorrer.
TRANSIO 1 0 . O estado atual 1e deve mudar para 0. Isto pode acontecer quando ou J=0 e K
=1ou J=K=1. Portanto, K deve estar em 1, mas J pode estar em qualquer nvel( condio de
irrelevncia).
TRANSIO 1 1 . O estado atual 1 e deve permanecer em 1. Isto pode acontecer quando J=K=0 ou
J=1 e K=0. Portanto K deve estar em 0, enquanto J deve estar em qualquer nvel. O uso desta tabela de
excitao de J-K a parte principal do procedimento do projeto de contadores sncronos.
Procedimento de Projeto
Passaremos, agora, por um procedimento completo de projeto de contadores sncronos. Muito embora
faamos isso para uma sequncia de contagem especfica, os mesmos passos devem ser seguidos para
qualquer sequncia desejada.
Passo 1. Determine o nmero de bits necessrios (nmero de FFs) e a sequncia de contagem desejada.
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Para o nosso exemplo, projetamos um contador de 3 bits cuja sequncia de contagem pode ser vista na
tabela 5.4. Note que esta sequncia no inclui os estados 101, 110 e 111. Vamos nos referir a eles como
estados indesejveis.
Tabela 5.4
Passo 2. Desenhe o diagrama de transio de estados mostrando todos os estados possveis, inclusive
aqueles que no fazem parte da sequncia de contagem desejada.
Para o nosso exemplo, o diagrama de transio de estados pode ser visto na Fig.5.35. Os estados 000 a
100 esto ligados segundo a sequncia esperada. O que h de novo neste diagrama a incluso dos
estados indesejveis. Eles devem ser includos neste projeto para o caso de o contador ir para um desses
estados ao ligar o circuito ou devido ao rudo presente. O projetista pode escolher, para cada um dos
estados indesejveis, para qual estado ele deve ir mediante aplicao do prximo pulso de clock. O
projetista pode tambm escolher no definir a ao do contador para os estados indesejveis.
Escolhemos que todos eles devem ir para o estado 000 a partir do qual a sequncia correta de contagem
ser gerada.
Tabela 5.5
Fig.5.35. Diagrama de transio de estados para o exemplo de projeto do contador sncrono.

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Passo 3.Use o diagrama de transio de estados para construir uma tabela que relacione todos os estados
ATUAIS e seus PRXIMOS estados.
Para o nosso exemplo, esta informao pode ser vista na tabela 5.5. O lado esquerdo da tabela relaciona
todos os estados possveis, mesmo aqueles que no fazem parte da sequncia. Vamos denomin-los
estados ATUAIS. O lado direito enumera o PRXIMO estado para cada estado ATUAL. Estes podem
ser obtidos a partir do diagrama de transio de estados da Fig.5.35. Por exemplo, a linha 1 mostra que o
estado ATUAL 000 tem como PRXIMO estado 001. A linha 5 mostra que o estado atual 100 tem como
PRXIMO estado 000. As linhas 6, 7, e 8 mostram que os estados ATUAIS indesejveis 101, 110 e 111
tm como PRXIMO estado 000.
Passo 4.Acrescente uma coluna a esta tabela para cada entrada J e K. Para cada estado ATUAL indique
os nveis necessrios em cada entrada J e k para produzir a transio para o PRXIMO estado.
Nosso exemplo utiliza trs FFs, C, B e A e cada um deles tem entradas J e K. Portanto, devemos
adicionar seis novas colunas como mostrado na tabela 5.6.
Esta tabela completa chamada de tabela de excitao do circuito. As seis novas colunas so as
entradas J e K de cada FF. Os valores para cada coluna J e K so obtidos utilizando a tabela 5.2 que a
tabela de excitao do FF J-K que desenvolvemos anteriormente. Demonstraremos isso para vrios
casos, e voc pode verificar o resto.
Vamos observar a linha 1 da tabela 5.6. O estado ATUAL 000 deve ir para o PRXIMO estado 001 na
ocorrncia de um pulso de clock. Para esta transio de estados, o FF C vai de 0 para 0. Pela tabela de
excitao J-K veremos que JC deve estar em 0 e KC em X para que esta transio ocorra. O FF B vai de 0
para 0, e portanto, JB=0 e KB=x. O FF A vai de 0 para 1. Tambm, a partir da tabela 5.2, vemos que JA =1
e KA=X para esta transio.
Na linha 4 da tabela 5.5, o estado ATUAL 011, tem como PRXIMO estado 100. Para esta condio de
estado, o FF C vai de 0 para 1, o que requer que JC=1 e KC =X. Os FFs A e B esto todos indo de 1 para
0. Tabela de excitao do J-K indica que estes dois FFs necessitam de que J=X e K =1 para que isto
ocorra.
Os nveis necessrios para todas as outras linhas da tabela 5.5 podem ser determinadas da mesma
maneira.
Passo 5. Projete os circuitos lgicos que forneam os nveis necessrios para cada entrada J e K.
A tabela 5.6 que a tabela de excitao do circuito, relaciona as seis entradas J e k; JC, KC JB, KB, JA,
KA. Devemos considerar cada uma dessas entradas como sada de um circuito lgico prprio cujas
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entradas so provenientes dos FFs C, B e A. Portanto, devemos projetar um circuito lgico para que cada
uma dessas entradas. Vamos projetar o circuito para JA .
Para fazer isto devemos observar o estado ATUAL presentes nos FFs C, B e A e os nveis desejados para
JA em cada caso. Esta informao pode ser obtida da tabela 5.6 e pode ser vista na Fig.5.35a). Esta
tabela-verdade mostra os nveis desejados de JA para cada estado ATUAL. claro que para alguns destes
casos temos uma condio de irrelevncia para JA. Para obter o circuito lgico para JA, devemos
determinar sua expresso em termos de C, B e A.
Tabela 5.6
Fig.5.36. (a). Poro da tabela de excitao do circuito mostrando JA para cada estado ATUAL; (b) mapa
de Karnaugh usado para obter uma expresso simplificada para JA.
Faremos isto transferindo a informao contida na tabela-verdade para um mapa de Karnaugh com trs
variveis e realizando a simplificao como mostra a Fig.5.36(b).
Existem apenas dois 1s neste mapa de Karnaugh que podem ser agrupados para obter A C , mas se
utilizarmos as condies de irrelevncia AB C e ABC como 1s podemos agrupar um quarteto para
obtermos o termo mais simples C . Portanto, a expresso final J A C .
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Agora, vamos considerar KA. Podemos seguir os mesmos passos que fizemos para JA. Entretanto,
observando os valores de KA na tabela de excitao do circuito, temos apenas 1s e condies de
irrelevncia. Se trocarmos todas as condies de irrelevncia por 1s teremos KA=1. Portanto, a expresso
final ,
KA=1
KA=1
De uma maneira similar, podemos obter expresses para JC, KC, JB e KB. Os mapas de Karnaugh para
essas expresses podem ser vistos na Fig.5.36. Voc pode querer confirmar se essas expresses esto
corretas conferindo-as com a tabela de excitao do circuito.
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Fig.5.37. (a) Mapas de Karnaugh para os circuitos lgicos de JC e kC; (b) mapa de Karnaugh
para os circuitos lgicos de JB e KB.
Passo 6. Implemente as expresses finais.
Os circuitos lgicos para cada entrada J e K so implementados a partir das expresses obtidas no mapa
de Karnaugh. O circuito completo do contador sncrono projetado est na Fig.5.38.
Fig.5.38. Implementao final do exemplo de projeto de um contador sncrono.

Observe que todos os FF so disparados pelo mesmo sinal de clock. Voc pode verificar que os circuitos
lgicos para as entradas J e K concordam com as Figs.5. 36 e 5.37.
5.16. Motor de Passo

Controle de um Motor de Passo
Um motor de passo gira em passos discretos, geralmente 15 graus por passo, em vez de girar em
movimento contnuo. Os enrolamentos dentro do motor devem ser energizados e desenergizados em
uma sequncia especfica para produzir movimento em passos discretos. Sinais digitais so geralmente
usados para controlar a corrente em cada rolamento do motor. Motores de passo so bastante usados em
situaes onde o controle preciso de posio necessrio, como no posicionamento de cabeas para
leitura/escrita de discos magnticos, no controle de cabea de impresso em impressoras e em robs.
A Fig.5.39 (a) mostra o diagrama de um tpico motor de passo de 4 enrolamentos.
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Fig.5.39. (a) Um contador sncrono fornece a sequncia apropriada de sada para acionar o motor de
passo; (b) diagrama de transio de estados para os dois valores da entrada de direo D.
Para que o motor gire de modo correto, os enrolamentos 1 e 2 devem estar sempre em estados opostos,
isto , quando o enrolamento 1 est energizado, o enrolamento 2 no est, e vice versa. Do mesmo
modo, os enrolamentos 3 e 4 devem estar sempre em estados opostos. As sadas de um contador
sncrono de 2 bits so usados para controlar a corrente nos 4 enrolamentos. A e A controlam os
enrolamentos 1 e 2 e B e B controlam os enrolamentos 3 e 4. Amplificadores de corrente so
necessrios porque as sadas dos FFs no podem gerar a corrente exigida pelos enrolamentos.
Como o motor de passo pode girar no sentido horrio ou no sentido anti-horrio temos uma entrada D
que usada para controlar a direo de rotao. O diagrama de estados para as duas situaes podem ser
vistos na Fig.5.40(b).
Para termos a rotao em sentido horrio, devemos ter D=0, e o estado do contador BA deve seguir a
sequncia 11, 10, 00, 01 11, 10,.... ,e, assim, por diante, medida que ocorra um pulso na entrada passo.
Para a rotao em sentido anti-horrio temos que ter D=1 e o contador deve seguir a sequncia 11, 01,
00, 10, 11, 01,... ,e, assim, sucessivamente.
Diante desta situao, estamos prontos, agora, para seguir os 6 passos para o projeto de um contador
sncrono. Os passos 1 e 2 j foram feitos ( o nmero de bits e o diagrama de transio), e podemos
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proceder com os passos 3 e 4. A tabela 5.7 mostra cada estado ATUAL possvel para D, B e A e o
prximo estado desejado juntamente com os nveis lgicos para as entradas J e K necessrios para
alcanarem todas as transies.
Tabela 5.7. Tabela de excitao do circuito da Fig.5.39(b).
Note que, em todos os casos, a entrada que indica a direo, D, no muda do estado ATUAL
para o PRXIMO; isto acontece porque ela uma entrada independente que mantida em ALTO ou em
BAIXO medida que o contador avana em sua sequncia.
O passo 5 do procedimento do projeto apresentado na Fig.5.40, onde a informao na tabela 5.7 foi
transferida para os mapas de Karnaugh que mostram como cada sinal J e K est relacionado com o
estado ATUAL de D, B e A. Fazendo os agrupamentos apropriados, as expresses lgicas simplificadas
para cada sinal so obtidas.
Fig.5.40. (a) Mapas de Karnaugh para JB e KB; (b) mapas de Karnaugh para JA e KA.
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O passo final mostrado na Fig.5.41, onde o contador sncrono de 2 bits implementado usando as
expresses para J e K obtidas nos mapas.
Fig.5.41. Contador sncrono implementado a partir das equaes para J e K.
B. Captulo 6
Circuitos Lgicos MSI
Contedo
6.1. Introduo
6.3. Decodificadores BCD para Decimais
6.4. Decodificadores/Drivers BCD para Decimais
6.5. Decodificadores/Drivers para 7 segmentos
6.6. LEDs Anodo Comum Versus Catodo Comum
6.8. Codificadores
6.9. Codificadores de Prioridade
6.10. Codificadores de Prioridade Decimal para BCD
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6.12. Mux Bsico de 2 Entradas
6.13. Mux de 4 Entradas
6.15. MUX Qudruplo de 2 Entradas
6.16. DEMUX (Distribuidor de Dados)
6.18. Tristate (Trs Estados) para TTL.
1. Analisar e usar decodificadores e codificadores em diversos tipos de aplicaes de
circuitos.
2. Comparar as vantagens e desvantagens de LEDs e LCDs (Liquid Crystal Display)
3. Compreender a operao de Multiplexadores e de Demultiplexadores analisando
vrias operaes de circuitos.
4. Comparar dois nmeros binrios usando o circuito comparador de magnitude.
5. Entender a operao e a funo dos conversores de cdigos.
6. Analisar circuitos que contm dispositivos Tristate.
7. Conhecer as precaues que tm que ser consideradas quando circuitos digitais so
conectados usando o conceito de barramento de dados.
6.1 Introduo
Os sistemas digitais obtm dados codificados em binrios e informaes que, de um certo
modo, so continuamente submetidos operaes tais como decodificao , codificao ,
multiplexao, demultiplexao, comparao de magnitude, converso de cdigos,
barramento de dados e muitas outras operaes, as quais tm sido facilitadas pela
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disponibilidade de um nmero significativo de CIs, com grau mdio de integrao, na
categoria MSI.
Neste captulo, estudaremos cada um desses dispositivos individualmente e combinados
na sua forma CI, discutindo e analisando seu princpio de operao.
Um decodificador um circuito lgico que recebe um conjunto de entradas que
representa um nmero binrio e, ativa apenas a sada correspondente ao nmero recebido,
permanecendo as outras sadas inalteradas.
Um diagrama de um decodificador com N entradas e M sadas mostrado na Fig.6.1.
Como cada uma das N entradas pode ser 0 ou 1. Existem 2N possibilidades de combinaes,
ou cdigos, de entrada. Para cada uma dessas combinaes de entrada, apenas uma das M
sadas ser ativada e as outras estaro desativadas. Alguns decodificadores no usam todas as
possibilidades (2N) de cdigos de entrada, mas apenas um determinado nmero delas.
Exemplo disso um decodificador BCD para decimal que tem um cdigo de entrada de 4 bits
e 10 linhas de sada que correspondem aos 10 grupos de cdigo BCD ( de 0000 a 1001). Esses
tipos de decodificadores so projetados, de tal maneira que, se qualquer um dos cdigos no
usados for aplicado na entrada (1010, por exemplo), nenhuma das sadas ser ativada.
Fig.6.1. Diagrama geral de um decodificador.

A Fig.6.2 mostra um decodificador com 3 entradas e 8 (23) sadas e sua tabela-verdade.
As sadas so ativas em nvel ALTO. Observe que, para um determinado cdigo de entrada,
CBA=1012, por exemplo, a nica sada que ser ativada ser O5=510. Se por exemplo,
CBA=1102, a sada que ser ativada ser O6=610 e, assim por diante.
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(a)
(b)
Fig. 6.2. Decodificador de 3 para 8 ou 1 de 8. (a) Circuito lgico; (b) tabela-verdade.
Entradas Enable (Habilitao)
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6.3. Decodificador 2 para 4. (a) Circuito lgico; (b)tabela-verdade; (c) representao em bloco
Alguns decodificadores tm uma ou mais entradas Enable (Habilitao) que so

usadas para controlar a operao deles. Por exemplo, veja o decodificador da Fig.6.3(a), o qual
tem uma linha enable comum conectada em uma quarta entrada de cada porta. Com essa linha
de habilitao mantida em ALTO, o decodificador funciona normalmente, isto , a sada
respondendo aos cdigos de entrada: o cdigo de entrada A, B e C determina qual das entradas
fica ALTO. Entretanto, com a habilitao mantida em BAIXO, todas as sadas so foradas
para o estado BAIXO, no importando os nveis nas entradas A, B e C. Assim, o decodificador
s habilitado se a entrada anable estiver em nvel ALTO. Esse decodificador o 74LS138 da
FAICHILD. Ele tem sadas com portas NAND de modo que elas so ativas em nvel BAIXO.
Observe tambm que as sadas Q7 , Q6 , Q5 e assim por diante so suas representaes nas
sadas. A barra sobre o nome da sada indica que ela ativa em nvel BAIXO.
O cdigo de entrada aplicado em A2, A1 e A0 em que A2 o Bit Mais Significativo (BMS).
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(a)
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Fig.6.4. (a) Diagrama lgico para o decodificador 74LS138; (b) tabela-verdade; (c) smbolo
lgico.
Exemplo 6.1
Indique os estados de sada do 74LS138 para cada um dos seguintes conjuntos de entradas:
Soluo.
(a)
=1, o decodificador est desabilitado e todas as suas sadas estaro no estado inativo
ALTO.
E2
(b) Todas as entradas de habilitao esto ativadas; assim o decodificador est habilitado. Ele
decodificar o cdigo de entrada 0112=310 e ativar a sada o . Portanto, o estar em nvel
BAIXO e todas as outras sadas estaro em nvel ALTO.
3
Exemplo 6.2
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Consulte a Fig.6.4(a). Determine os nveis em cada sada do decodificador para os seguintes
conjuntos de condies de entrada:
(a) Todas as entradas esto em BAIXO;
(b) Todas as entradas esto em BAIXO, exceto que E3=ALTO;
(c) Todas as entradas esto em ALTO, exceto que
E1 E 2 BAIXO ;
(d) Todas as entradas em ALTO.
Soluo:
(a) Todas em ALTO
(b)
Q0 BAIXO
(c)
Q7 BAIXO
(d) Todas em ALTO
Exemplo 6.3
Mostre como usar CIs 74LS138 para formar um decodificador 1 de 16.
Soluo
Exemplo 6.4
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A Fig. do Exemplo 6.2 mostra como 4 CIs 74LS138 e um INVERSOR podem ser
configurados para funcionar como um decodificador de 1 de 32. Os decodificadores so
nomeados de Z1, Z2, Z3 e Z4 para facilitar a identificao, e oito sadas, a partir de cada CI, so
combinadas formando 32 sadas, como indica a Fig. do Exemplo. Um cdigo de entrada de
cinco bits, A4A3A2A1A0, ativar somente uma das 32 sadas para cada um dos 32 cdigos de
entrada possveis.
(a) Qual sada ser ativada para A4A3A2A1A0= 01101?
(b) Qual faixa de cdigo de entrada ativar CI de Z4?
Soluo
O cdigo de cinco bits tem duas partes distintas. Os bits A4 e A3 determinam qual dos CIs
decodificadores, Z1 a Z4, ser habilitado, enquanto A2A1A0 determinam qual das sadas do CI
habilitado ser ativada. Com A4A3=01, apenas Z2 ter todas as entradas de habilitao
ativadas. Portanto, Z2 responde ao cdigo de entrada A2A1A0=101e ativar sua sada o , que
foi renomeada como o . Assim, o cdigo de entrada 01101, que o equivalente em binrio
ao decimal 13, far com que a sada o v para o nvel BAIXO, enquanto todas as sadas
permanecero em nvel ALTO.
5
13
13
(b) Para habilitar Z4, A4 e A5 tm de estar em nvel ALTO. Assim, todos os cdigos de
entrada na Faixa de 11000=2410 a 11111=3110 ativaro Z4. Isso corresponder s sadas o24 a
o .
31
Fig. do exemplo 6.2.

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6.3. Decodificador BCD para Decimal

A Fig.6.5(a) mostra o diagrama lgico para 7442 que um decodificador BCD para
decimal. Cada sada vai para um nvel BAIXO apenas quando a entrada BCD correspondente
aplicada. Por exemplo, O5 ir para o nvel BAIXO apenas quando a entrada for
DCBA=0101; O8 ir para o nvel BAIXO apenas quando DCBA=1000. Para as combinaes
de entrada que forem invlidas para BCD, nenhuma das sadas ser ativada. Esse
decodificador tambm pode ser denominado 4 de 10 ou decodificador 1 de 10. O smbolo
lgico e a tabela- verdade esto mostrados em (b) e (c). Observe que esse decodificador no
possui uma entrada de habilitao enable. Este decodificador pode ser usado como um
decodificador 3 para 8, usando a entrada D como Enable.
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(c)
Fig.6.5. (a) Diagrama lgico para o decodificador BCD para decimal; (b) smbolo lgico; (c)
tabela-verdade.
6.4. Decodificador driver/BCD para decimal

O CI TTL 7445 um decodificador/driver BCD para decimal. O termo driver
acrescentado a essa descrio pelo fato de o CI ter sadas de coletor aberto capazes de operar
com valores limites de correntes e tenses maiores do que de uma sada TTL comum. As
sadas do CI 7445 so capazes de absorver at 80mA no estado BAIXO e podem ser levadas
at 30V no estado ALTO. Isso as torna apropriadas para acionamento direto de cargas como
LEDs ou lmpadas, rels ou motores cc.
Aplicaes de Decodificadores
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Decodificadores so usados sempre que uma sada ou grupos de sada deve ser ativado
somente na ocorrncia de uma operao especfica de nveis de entrada. Esses nveis de
entrada so frequentemente fornecidos pela sada de um contador ou de um registrador.
Quando as entradas do decodificador vm de um contador que est sendo acionado
continuamente, as sadas do decodificador sero ativadas sequencialmente e, elas podem ser
utilizadas como sinais de temporizao ou sequenciamento para ligar ou desligar dispositivos
em determinados momentos. Um exemplo desta operao mostrado na Fig.6.6 usando o
contador 74LS293 e o decodificador/driver7445 descrito anteriormente.
Exemplo 6.5
Descreva a operao do circuito da Fig.6.6(a).
Fig.6.6 do Exemplo 6.5. Combinao contador/decodificador usada para gerar operao de

temporizao.
Soluo
O contador est sendo pulsado por um sinal de 1pps e, portanto, realiza a contagem binria a
uma taxa de 1 contagem/s. As sadas do contador esto conectadas nas entradas do
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decodificador. As sadas em coletor aberto Q3 e Q6 do CI 7445 so usadas para ligar e
desligar os rels K1 e K2. Por exemplo, quando Q3 estiver no seu estado inativo ALTO, seu
transistor de sada ser cortado (no conduzindo) de modo que nenhuma corrente dever fluir
atravs do rel K1 e ele estar desenergizado. Quando Q3 estiver no seu estado ativo BAIXO,
seu transistor de sada estar ligado e atuar de modo a absorver a corrente atravs de K1, de
modo que K1 estar energizado. Note que os rels operam com +24V. Observe tambm a
presena dos diodos ligados nas bobinas dos rels; eles protegem os transistores de sada do
decodificador de grande impulso indutivo de tenso que seria produzido quando a corrente na
bobina fosse interrompida abruptamente.
O diagrama de tempo da Fig.6.6(b) mostra a sequncia de eventos. Se admitirmos que o
contador est no estado 0000, no instante 0, ento as sadas Q3 Q6 esto inicialmente inativas
no estado ALTO, onde seus transistores de sada esto desligados e ambos os rels
desenergizados. Conforme os pulsos de clock esto sendo aplicados, o contador
incrementado em cada segundo. Na descida do terceiro pulso (instante de pulso 3), o contador
vai para o estado 0011 (3) isto ativa a sada Q3 do decodificador que por sua vez ativa K1. Na
descida do quarto pulso o contador vai para o estado 0100 (4). Isto desativa Q3 e desenergiza
o rel K1
Analogamente, no instante 6 o contador vai para o estado 0110 (6); isto faz Q6 =0 e
energiza K2. No instante 7 o contador vai para 0111(7) e desativa Q6 para desenergizar K2.
O contador continuar a contar pulsos aplicados. Aps 16 pulsos a sequncia que
acabamos de descrever ser reiniciada.
Questes
1. Mais de uma sada de um decodificador pode ser ativada de cada vez?
2. Qual a funo das entradas de habilitao de um decodificador?
6.5. Decodificadores Drive/BCD Para 7 Segmentos

A maioria dos equipamentos digitais tem algum meio para mostrar informaes num formato
que seja prontamente reconhecido pelo usurio ou operador. Essas informaes,
frequentemente, so DADOS numricos, mas tambm podem ser alfanumricos (nmeros e
letras). Um dos mtodos mais simples e populares para a representao de dgitos numricos
usa a configurao de 7 segmentos.
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A Fig.6.7(a) mostra a representao de dgitos numricos usando uma configurao de 7
segmentos para formar os caracteres decimais de 0 a 9 e, algumas vezes, os caracteres
hexadecimais de A at F. Uma configurao comum usa LED para cada segmento. A
Fig.6.7(b) mostra os padres de segmentos que so usados para apresentar os diversos dgitos.
O display de 7 segmentos formado por 7 LEDs dispostos em forma de 8. Quando se
necessita acender o zero, ligam-se os LEDs correspondentes ao digito 0, por exemplo, os
segmentos a, b ,c ,d, e, f,.
(c)
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Fig.6.7. (a) Configurao dos 7 segmentos; (b) segmentos ativados para cada dgito;(c) tabelaverdade do decodificador BCD para 7 segmentos.
Controlando-se a corrente atravs de cada LED, alguns segmentos acendem e outros

permanecem apagados de modo que o padro caracter desejado seja gerado. Por exemplo, para
mostrar um 6 os segmentos a, c, d, e f, e g so acesos enquanto o segmento b fica apagado.
Um decodificador/driver BCD para 7 segmentos usado para receber uma entrada BCD de 4
bits e gerar as sadas que acionam os segmentos apropriados para apresentar o dgito decimal.
A lgica para esse decodificador mais complicada do que a lgica dos decodificadores que
estudamos at agora, porque cada sada ativada para mais de uma combinao de entrada.
Por exemplo, o segmento e tem que ser ativado para qualquer um dos dgitos 0, 2, 6 e 8, o que
significa que sempre qualquer um dos cdigos 0000, 0010, 0110 ou 1000 poder acontecer. A
Fig.6.8 mostra um decodificador driver BCD para 7 segmentos (TTL 7446 ou 7447) sendo
usado para acionar um display de LEDs 7 segmentos. Cada segmento consiste de um LED.
Sempre que o anodo de um LED mais positivo de que o catodo por aproximadamente 2V, o
LED se acende. Os anodos dos LEDs so todos conectados em VCC. Os catodos dos LEDs so
conectados por meio de resistores de limitao de corrente nas sadas apropriadas do
decodificador/driver. O decodificador /driver tem sadas de coletor aberto ativas em nvel
BAIXO. Com transistores acionadores que podem absorver uma corrente razoavelmente
grande. Isto necessrio porque os LEDs podem requerer de 10 a 40mA por segmento,
dependendo do seu tipo e tamanho.
Vamos ilustrar a operao desse circuito supondo que a entrada BCD seja D=0, C=1, B=0,
A=1, que o BCD correspondente a 5. Com essas entradas, as sadas do decodificador/driver
a , f , g , c e d sero acionadas em nvel BAIXO ( conectadas em terra) permitindo que uma
corrente flua pelos LEDs dos segmentos a, f, g, c e d e, portanto, apresente o nmero 5. As
sadas b e e no acendero.
6.6. Display de LEDs Anodo Comum versus Catodo Comum

O display de LEDs usado no circuito da Fig.6.8 do tipo anodo comum porque os anodos
de todos os segmentos so conectados em VCC. Outro tipo de display de LEDs de 7 segmentos
usa uma configurao catodo comum na qual os catodos de todos os segmentos so
conectados juntos em GND. Esse tipo de display tem de ser acionado por um
decodificador/driver com sadas ativas em nvel ALTO que aplica uma tenso de nvel ALTO
nos anodos dos segmentos a serem ativados. Os dispositivos TTL e CMOS (no so capazes
de fornecer uma grande quantidade de corrente), no so normalmente usados para acionar
Pgina 234

diretamente um display catodo comum. Assim, um circuito de interface com transistor
frequentemente usado entre os chips de decodificador e o display catodo comum.
Vamos, a ttulo de exemplo, elaborar um projeto de um decodificador para, a partir de um
cdigo binrio BCD, escrever a sequncia de 0 a 9 em um display de 7 segmentos catodo
comum. Esquema geral desse decodificador mostrado na Fig.6.8:
(a)
(b)
Fig.6.8. Esquema geral de um decodificador BCD para 7 segmentos.
display.
Unidade
Pgina 235
genrica de
Procedimento de Projeto do decodificador

Para executar o projeto deste decodificador devemos verificar, em cada caractere, os
segmentos que devem ser acesos e atribuir o nmero 1, em funo da respectiva entrada no
cdigo binrio. A Fig.6.7(c) apresenta a sequncia de caracteres, o respectivo cdigo de
entrada e os nveis aplicados em cada segmento para que tal ocorra.
Condies de irrelevncia: chamamos de condio de irrelevncia (X) a condio de entrada
onde a sada pode assumir 0 ou1 indiferentemente. Esta condio ocorre principalmente pela
impossibilidade prtica dessas entradas ocorrerem. Para sua utilizao, no diagrama de VeitchKarnaugh, devemos para cada condio de irrelevncia, adotar 0 ou 1, a quele que
possibilitar melhor agrupamento e consequentemente melhor simplificao.
Preencher os quadrados dos diagramas com as condies de irrelevncia (X), para cada sada
(a, b, c, d, e, f, g).
Obter da tabela-verdade das 7 expresses correspondentes s 7 sadas da tabela da Fig.6.7(c).
a S a A B C D A B CD A B CD A BC D A BCD A BCD AB C D AB C D
b Sb A B C D A B C D A B CD A B CD A BC D A BCD AB C D AB C D
c Sc A B C D A B C D A B CD A BC D A BC D A BCD A BCD AB C D
d S d A B C D A B CD A B CD A B C D A BCD AB C D AB C D
e S e A B C D A B CD A BCD AB C D
f S f A B C D A BC D A BC D A BCD A BCD AB C D AB C D
g S g A B CD A B CD A BC D A BC D A BCD AB C D AB C D
Podemos construir 7 mapas K para simplificar essas expresses:
Pgina 236
Gerar o circuito lgico correspondente s expresses simplificadas.

Pgina 237
6.9. Diagrama lgico do decodificador BCD para 7 segmentos.

O display pode ser do tipo anodo comum, ou seja, os terminais anodo de todos os
segmentos esto interligados internamente e para o display funcionar, este terminal comum
deve ser ligado a Vcc. Para o segmento ligar ou acender, os catodos precisam estar ligados ao
GND.
J o display catodo comum o contrrio. Ou seja, o terminal comum dever estar ligado
ao GND e para ligar o segmento necessrio aplicar Vcc ao terminal.
Pgina 238
Fig.6.10. Decodificador/driver BCD para 7 segmentos acionando um display de LEDs de 7

segmentos tipo anodo comum.
Exemplo 6.4
Cada segmento de um tpico display a LEDs de 7 segmentos opera com 10mA e 2,7V para um
brilho normal. Calcule o valor do resistor limitador de corrente necessrio para produzir
aproximadamente 10mA por segmento.
Soluo
Consultando a Fig.6.8(a), podemos verificar que o resistor em srie deve ter uma
queda de tenso igual a tenso 5V e a tenso de 2,7V. Esse 2,3V deve produzir uma corrente
de 10mA. Assim, RS 2,3 / 10m 230
Um valor padro prximo a esse deve ser usado. Vamos usar 220 que
Questes
Pgina 239
uma boa escolha.

1. Quais os segmentos de LEDs que estaro ligados para uma entrada 1001 para um
decodificador/driver?
2. Mais de uma sada de um decodificador/driver BCD para 7 segmentos pode estar ativa de
uma vez?

Um display LED gera ou emite energia luminosa conforme a corrente passa pelos
segmentos individuais. Um display de cristal lquido (Liquid Crystal Display-LCD) controla a
reflexo de luz disponvel. Esta luz pode ser simplesmente a luz ambiente, tal como a luz do
sol ou a iluminao artificial normal; LCDs reflexivos usam a luz ambiente. A luz tambm
pode ser fornecida por uma pequena fonte luminosa que faz parte da unidade de display. O
fato que os LCDs obtiveram uma grande aceitao devido seu baixo consumo de potncia
comparado com os LEDs, especialmente em equipamentos que trabalham com baterias, tais
como calculadoras, relgios, celulares e outros instrumentos eletrnicos portteis. Entretanto,
os LEDs apresentam um brilho muito maior e, ao contrrio dos LCDs reflexivos, so
facilmente visveis em reas escuras ou pouco iluminadas. Os LCDs operam a partir de uma
tenso baixa (de 3V a 15V RMS) e sinais CA de baixa frequncia (25 a 60Hz) e absorvem
uma corrente muito pequena. So configurados como display de 7 segmentos para leituras
numricas, conforme Fig.6.11(a). A tenso CA necessria para ligar o segmento aplicada
entre o segmento e o backplane, que comum para todos os segmentos. O backplane e o
segmento formam um capacitor que absorve uma corrente muito pequena, desde que a
frequncia seja mantida baixa, no menor que 25Hz porque poder produzir uma cintilao
visvel.
Fig.6.11. Display de cristal lquido; (a) configurao bsica; (b) aplicao de uma tenso entre
o segmento e o backplane ativa o segmento. Uma tenso zero desliga o segmento.
Pgina 240

Sem dvida, uma explicao simplificada de como um LCD funciona seria a seguinte: quando
no h diferena de tenso entre um segmento e o backplane diz-se que o segmento est
desativado. Os segmentos d, e, f, e g, na Fig.6.11(b) esto OFF e refletiro a luz incidente de
modo que eles parecero invisveis contra o fundo. Quando uma tenso CA apropriada
aplicada entre o segmento e o backplane, o segmento ativado ON. Os segmentos a, b e c na
Fig.6.11(b), esto ON e no refletiro a luz incidente e, assim, eles parecero escuros contra o
fundo.
Acionando um LCD
Um segmento ser ligado quando uma tenso CA for aplicada entre o segmento e o backplane
e estar desligado quando no houver tenso entre os dois. Em vez de gerar um sinal CA
uma prtica comum produzir uma tenso CA requerida aplicando ondas quadradas fora de fase
aos segmentos e ao backplane. Isto est ilustrado na Fig.6.12(a) para um segmento. Uma onda
de 40hz aplicada ao backplane e tambm em uma das entradas da XOR CMOS 74HC86. A
outra entrada a entrada de controle que determina se o segmento est ON ou OFF. Quando a
entrada de controle estiver em nvel BAIXO, a sada XOR ser exatamente a mesma onda
quadrada de 40hz, de modo que os sinais aplicados ao segmento e ao backplane sero iguais.
Como no haver diferena de potencial o segmento estar em OFF. Quando a entrada
controle estiver em nvel ALTO, a sada XOR ser o inverso da onda quadrada de 40hz, de
modo que o sinal aplicado ao segmento estar fora de fase em relao ao sinal aplicado ao
backplane.
(a).
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Controle
Segmento
BAIXO
ALTO
Desligado
Ligado
Vamos considerar guisa de exemplo, a sada desta clula igual Z e, as entradas, X e Y.

Onde X a entrada de controle. Para uma porta XOR, Z XY XY . Para X BAIXO, isto , 0,
Z=Y. Sendo Z-Y, a tenso entre o segmento e o backplane 0V. Para X ALTO, isto , 1, Z Y .
Assim, a tenso entre o segmento e o Backplane = Z Y Y Y . Esta tenso ca. Uma onda
quadrada, de valor mdio 0, de 10Vpp.
(b)
Fig.6.12. (a) Mtodo para acionar um segmento de LCD; (b) mtodo para acionar um LCD de
7 segmentos.
A mesma idia pode ser estendida para um display LCD de 7 segmentos completo conforme
mostrado na Fig.6.12. Nesta Figura, o decodificador/driver CMOS BCD para 7 segmentos 74
HC4511 fornece os sinais de CONTROLE para cada uma das 7 XOR para os 7 segmentos. O
decodificador/driver e as portas XOR da Fig.6.9 esto disponveis em um nico chip CMOS
74HC4543. Ele recebe o cdigo BCD de entrada e fornece as sadas necessrias para acionar
diretamente os segmentos LCD.
Questes
Pgina 242

1. Indique quais das seguintes declaraes se referem a display LCD e quais se referem a
display a LEDs
(a) Emite luz
(b) Reflete a luz ambiente.
(c) Necessitam de resistores limitadores de corrente.
(d) So melhores para aplicaes em baixas potncias.
(e) Necessitam de uma tenso ac.
6.8. Codificadores
A maioria dos decodificadores aceita um cdigo de entrada e produz um nvel ALTO (ou
BAIXO) em uma e somente uma linha de sada. O oposto desse processo de decodificao
chamado codificao e realizado por um circuito lgico chamado codificador. Um
codificador tem certo nmero de linhas de entrada, em que somente uma delas ativada por
vez, e produz um cdigo de sada de N bits, dependendo de qual entrada est ativada. A
Fig.6.10 mostra o diagrama geral para o codificador com M entradas e N sadas. Neste caso,
as entradas so ativadas em nvel ALTO, o que significa que esto normalmente em nvel
BAIXO.
A Fig.6.13 mostra o circuito lgico e a tabela-verdade para um codificador octal para binrio
com entradas ativas em BAIXO.
Seguindo a lgica, pode-se verificar que um nvel BAIXO em qualquer uma das entradas
produzir um BAIXO cdigo binrio de sada correspondente quela entrada. Por exemplo,
um nvel BAIXO em A3 (enquanto todas as outras entradas estiverem em nvel ALTO) ir
gerar O2=0, O1=1 e O0=1, que o cdigo binrio que corresponde a 3. Observe que AO no
est conectado nas portas lgicas porque as sadas do codificador estaro normalmente em
0000 quando nenhuma das entradas de A1 a A9 estiverem em nvel BAIXO.
Pgina 243
Fig. 6.13. Diagrama geral de um codificador.

A Fig. 6.14 mostra um codificador (circuito lgico) 8 linhas para 3 linhas e com entradas
ativas em nvel BAIXO e sua tabela-verdade.
Fig.6.14. Circuito lgico para um codificador octal para binrio (oito linhas para trs linhas).
Para uma operao adequada, apenas uma entrada deve ser ativada de cada vez.
Exemplo 6.5
Determine as sadas do codificador mostrado na Fig.6.11 quando
simultaneamente em nvel BAIXO.
A3
A5
estiverem
Soluo
Pgina 244

Seguindo o circuito pelas portas lgicas, vemos que os nveis BAIXOS nessas 2 entradas
produziro nveis ALTOS em cada sada; em outras palavras, o cdigo binrio 111.
Certamente, esse no o cdigo de nenhuma das entradas ativadas.
6.9. Codificadores de Prioridades

O codificador de prioridade usa uma lgica para garantir que, quando duas ou mais entradas
forem ativadas, o cdigo de sada corresponder entrada como nmero mais alto. Por
exemplo, quando ambas as entradas A e A estiverem no nvel BAIXO, o cdigo de sada
ser 1012=510. De modo similar, quando A , A2 , A estiverem no nvel BAIXO, o cdigo da
sada ser 1102=610. Os CIs 74LS148 e 74HC148 so codificadores de prioridade octal para
binrio.
3
6.10. Codificador de Prioridade Decimal para BCD 74147

A Fig.6.15 mostra o smbolo lgico e a tabela-verdade para o 74147(74LS147, 74HC147),
que funciona como um codificador de prioridade decimal para BCD. Ele tem 9 entradas ativas
em nvel BAIXO representando os dgitos decimais de 1 a 9 e produz um cdigo BCD
invertido correspondente a entrada de nmero mais alto ativada.
Na tabela-verdade, a primeira linha mostra todas as entradas no estado inativo ALTO.
Para essa condio, as sadas so 1111, que o inverso de 0000, o cdigo BCD para 0. A
segunda linha indica que um nvel baixo em A , independentemente dos estados das outras
entradas, ir gerar o cdigo de sada 0110, que o inverso de 1001, o cdigo BCD para 9. A
terceira linha mostra que um nvel BAIXO em A , desde que A esteja em nvel ALTO, ir
gerar o cdigo de sada 0111, que o inverso de 1000, o cdigo BCD para 8. De maneira
similar, o restante das linhas mostra que um nvel BAIXO em qualquer entrada, desde que as
entradas de nmero mais alto estejam em nvel ALTO, produzir um cdigo BCD inverso para
aquela entrada.
9
As sadas do CI 74147 esto normalmente em nvel ALTO quando nenhuma entrada est
ativada. Isso corresponde condio de entrada decimal 0. No existe entrada A , visto que o
codificador assume o estado de entrada do decimal 0 quando todas as entradas esto em nvel
ALTO. As sadas BCD invertidas podem ser convertidas em BCD normal passando cada uma
por um inversor.
0
Pgina 245
Fig.6.15. Codificador de prioridade decimal para BCD.
Exemplo 6.6
Determine os estados das sadas na Fig.6.12 quando
as outras entradas estiverem em ALTO.
A5 , A7 , A3
estiverem em BAIXO e todas
Soluo
A tabela-verdade mostra que quando A7 pressionado, os nveis em
Assim, as sadas sero 1000, respectivamente, o inverso de 0111(7).
A5
A3
no importam.
Codificador de Chaves
A Fig.6.16 mostra como um74147 pode ser usado como um codificador de chaves. As 10
chaves poderiam ser as teclas de uma calculadora representando dgitos de 0 a 9. As chaves
so do tipo normalmente aberto, de modo que as entradas do codificador esto todas
normalmente em ALTO. E a sada BCD 0000 (note os inversores). Quando uma tecla de 1
dgito pressionada, o circuito produzir o cdigo BCD deste dgito. Como o 74147 um
codificador de prioridade, acionamentos simultneos de teclas produziro o cdigo BCD da
tecla de maior nmero.
Pgina 246
Fig.6.16. Codificador de chaves decimal para BCD.

O cdigo de chaves da Fig.6.16 pode ser usado sempre que dados em BCD tiverem que
ser fornecidos manualmente para um sistema digital. Em uma calculadora simples, o cdigo
BCD para cada dgito decimal seria colocado em um registrador de armazenamento de 4
dgitos. Em outras palavras, quando a primeira tecla fosse pressionada, o cdigo BCD para
aquele dgito seria enviado para um registrador de 4 bits; quando a segunda tecla fosse
pressionada, o cdigo BCD daqule dgito seria enviado para outro registrador de 4 bits, e
assim por diante. Assim, uma calculadora que pudesse operar com 8 dgitos teria 8
registradores de 4 bits para armazenar os cdigos BCD para estes dgitos. Cada registrador de
4 bits acionaria um decodificador driver e um display numrico de modo que o nmero de 8
dgitos pudesse ser mostrado.
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Fig.6.17. Circuito para entrada pelo teclado de nmero de 3 dgitos em registradores de

armazenamento.
A operao descrita anteriormente, pode ser realizada com circuito da Fig.6.17. Este
circuito recebe uma sequncia de 3 dgitos decimais do teclado, codifica-os, em BCD e
armazena-os em 3 registradores de sada.Os 12 FFs do tipo D Q0 a Q11 so usados para receber
e armazenar os cdigos BCD para os dgitos. Q8 e Q11 armazenam o cdigo BCD para os
dgitos MSD, que o primeiro dgito no teclado. Q4 a Q7 armazenam o segundo dgito, Q0 a
Q3 armazenam o terceiro dgito. Os FFs x, y e z formam um contador em anel que controla a
transferncia de dados da sada do codificador para o registrador de sada apropriado. A porta
OR produz uma sada em nvel ALTO sempre que uma das teclas for pressionada. Esta sada
pode ser afetada pela trepidao de contato da chave, que produziria vrios pulsos antes de
estabilizar no estado ALTO. O MONO usado para neutralizar os efeitos da trepidao de
contato da chave, sendo disparado na primeira transio positiva de sada da porta OR e
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permanecendo em ALTO por 20ms, ultrapassando assim, os efeitos de trepidao. A sada do
MONO o clock do contador em anel.
A operao do circuito descrita a seguir para o caso em que o nmero decimal 309 est
sendo digitado:
1. A operao LIMPA pressionada. Isto limpa todos FFs de armazenamento Q0 a Q11, para 0.
Isto tambm limpa os FFs x e y e leva o FF z para 1, de modo que o contador em anel comea
no estado 001.
2. A tecla LIMPA liberada e a tecla 3 pressionada. As sadas do codificador 1100 so
invertidas para produzir 0011, o codigo BCD para 3. Estes valores binrios so enviados para
as entradas D dos 3 registradores de sada de 4bits.
3.A sada OR vai para ALTO ( pois 2 de suas entradas esto em ALTO) e dispara a sada do
MONO, Q=1 por 20ms. Aps 20ms, Q retorna para BAIXO e leva o contador em anel para o
estado 100 ( X vai para ALTO). A subida de x aciona as entradas clock dos FFs Q8 a Q11, de
modo que as sadas do codificador so transferidas para estes FFs. Isto , Q11=0, Q10=0, Q9=1 e
Q8=1. Note que os FFs Q0 a Q7 no so afetados, pois suas entradas de clock no recebem uma
transio positiva.
4. A tecla 3 liberada e a sada da porta OR retorna para BAIXO. Ento a tecla 0
pressionada. Isto produz o cdigo BCD 0000, que levado para entrada de 3 registradores.
5. A sada OR vai para ALTO em resposta a tecla 0 ( note o INVERSOR) e dispara o MONO
por 20ms. Depois de 20ms, o contador em anel avana para o estado 010( y vai para ALTO). A
transio positiva em y aciona as entradas CLK dos FFs Q4 a Q7 e transfere 0000 para estes
FFs. Note os FFs Q0 a Q3 e Q8 a Q11 no so afetados pela transio em y.
6. A tecla 0 liberada e a sada da pota OR retorna para BAIXO. A tecla 9 pressionada,
produzindo as sadas BCD 1001 que so levadas para os registradores de armazenamento.
7. A sada OR vai para ALTO novamente, disparando o MONO, que por sua vez aciona o
contador em anel para o estado 001( z vai para ALTO). A transio positiva em z aciona as
entradas CLK de Q0 a Q3 e transfere 1001 para estes FFs. Os outros FFs de armazenamento
no so afetados.
8.Neste ponto, o registrador de armazenamento contm 001100001001, comeando em Q11.
Este o cdigo BCD de 309. Estes registradores de sada so ligados a
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decodificadores/drivers que acionam os display apropriados para indicar os dgitos decimais
309.
9. As sadas dos FFs de armazenamento tambm acionam outros circuitos no sistema.. Em
uma calculadora, por exemplo, estas sadas seriam enviadas para a seo aritmtica para serem
processadas.

Um multiplexador (MUX) digital ou seletor de dados um circuito lgico que recebe diversos
dados digitais de entrada e seleciona um deles, em um determinado instante, para transferi-lo
para a sada. O envio do dado de entrada desejado para a sada controlado pelas entradas de
SELEO, tambm chamada de entrada de ENDEREO. Esta operao denominada
multiplex ou multiplexao, que significa seleo, e tanto as entradas como a sada so
denominadas de canais de entrada e canal de sada.
ttulo de exemplo, quando se escolhe um canal de televiso mediante o controle remoto, se
efetua, na verdade, uma seleo ou multiplexao entre as vrias emissoras existentes. As
emissoras correspondem s entradas, a tela de TV sada, e o controle remoto faz a funo das
entradas das variveis de seleo.
A Fig.6.18 mostra o diagrama funcional de um MUX digital geral.
(a)
Fig.6.18.(a) Diagrama funcional de um MUX digital.
Um MUX pode ser representado pelo modelo da Fig.6.18(b).
Pgina 250
A1 A2
Am
Fig.6.18(b). Representao em bloco.

No MUX, o nmero de entradas dependente do nmero de variveis de seleo pela relao:
n=2m
n- nmero de canais de entrada;
m-nmero de variveis de seleo.
Como exemplo, em um MUX com 2 variveis de seleo( m=2) podem ser obtidas 4
combinaes possveis dessas variveis ( 00, 01, 10,11) sendo possivel selecionar 4 canais de
entrada (n =23=4). Com 3 variveis de seleo(m=3) podem ser obtidas 8 combinaes
diferentes (000,001, 010,011,100,101,110,111),sendo possvel selecionar 8 canais de entrada
(n =23=8.
As entradas e sadas so desenhadas como setas mais largas, em vez de linhas; isso indica que
as entradas podem ser, na realidade, mais de uma linha de sinal.
O MUX funciona como uma chave de mltiplas posies, controlada digitalmente, em que o
cdigo digital aplicado nas entradas de SELEO controla a entrada de dados que ser
comutada para a sada. Por exemplo, a sada Z ser igual a I0 para um cdigo de entrada de
SELEO particular; Z ser igual a I1 para um outro cdigo de entrada de SELEO e,
assim por diante. Em outras palavras, um MUX seleciona uma das N fontes de dados de
entrada e transmite o dado selecionado para um nico canal de sada. Isso denominado
multiplexao.
6.12. MUX Bsico de Duas Entradas

Pgina 251

A Fig.6.19 mostra o circuito lgico de duas entradas com entradas de dados I0 e I1 e
entrada de SELEO, S. O nvel lgico aplicado na entrada de SELEO determina a porta
AND que ser habilitada, de modo que o dado de entrada passe pela porta OR para a sada Z.
Fig.6.19. MUX de 2 entradas.
6.13. MUX de Quatro Entradas.

A mesma ideia bsica pode ser usada para formar o MUX mostrado na Fig.6.20(a). Neste
caso existem 4 entradas que so seletivamente transmitidas para a sada de acordo com as 4
combinaes possveis para as entradas de seleo S1S0. Cada entrada de dados selecionada
com uma combinao diferente de nveis nas entradas de SELEO. A entrada I0
selecionada como S1 S 0 , de modo que I0 passar por sua porta AND para a sada Z apenas
quando S1=0 e S0=0. A tabela mostrada na figura fornece a sada para os outros 3 cdigos de
entrada de SELEO.
Pgina 252
Fig.6.20. MUX de 4 entradas.
6.14. MUX de Oito Entradas

A Fig.6.21 mostra o diagrama lgico para o MUX de oito entradas 74ALS151 74HC151.
Este MUX tem uma entrada de Habilitao E e gera ambas as sadas, normal e invertida.
Quando E =0, as entradas de seleo S2S1S0 selecionam uma das entradas de dados ( de I0 a I7)
para ser transferida para a sada Z. Quando E =1, Mux desabilitado, de modo que Z=0
independentemente do cdigo de entrada de seleo Essa operao resumida na Fig.6.21b), e
o smbolo lgico de 74151 mostrado na Fig.6.21(c).
Pgina 253
Fig.6.21. MUX de 8 entradas (a) diagrama lgico; (b) tabela-verdade;(c) smbolo lgico.
6.15. Mux Qudrupo de 2 Entradas (74ALS157/HC157)

O 74ALS157 um Mux muito til que contm 4 Multiplexadores de 2 entradas como o que
mostrado Fig.6.22. O diagrama lgico para o 74ALS157 mostrado na Fig.6.22(a). Observe a
forma de denominao das entradas de dados e das sadas.
Pgina 254
Fig.6.22. (a) Diagrama lgico para o Mux 74ALS157 que contm 4 Mux com 2 entradas; (b)
smbolo lgico; (c) tabela verdade.
Associao de Multiplexadores
Os MUX podem ser encontrados prontos em CIs comerciais, mas o nmero de entradas
limitado em cada circuito desses devido ao tamanho e ao nmero de terminais de conexes.
Quando se necessita de um MUX com uma quantidade de canais de entrada maior do que os
encontrados comercialmente em um CI, ou quando necessrio multiplexar mais de um canal
Pgina 255

de sada simultaneamente, basta fazer a associao conveniente de vrios multiplexadores de
forma a ampliar o nmero de canais de entrada ou o nmero de canais de sada.
Associao Paralela de Multiplexadores

Esta associao torna-se importante quando se necessita selecionar informaes digitais
de vrios bits simultaneamente. Para isso, basta usar um MUX com um nmero de canais de
entrada igual no nmero de informaes a serem multiplexadas, sendo o nmero de MUX
igual ao nmero de bits dessas informaes.
Por exemplo, se eu desejar multiplexar informaes de 4 circuitos diferentes, indicadas
respectivamente por E1, E2, E3, E4. Cada informao composta de 3 bits (E11, E12, E13; E21,
E22, E23,... ) e apenas uma informao de 3 bits deve estar presente na sada por vez. O circuito
de MUX pode ser implementado com 3 circuitos MUX com 4 entradas cada:
Fig.6.23. Associao paeralela de multiplexadores.
Associao Srie de MUXs

Esta associao uma ampliao da capacidade dos canais de entrada, e consiste em uma
variao da associao paralela porque, para ampliar a capacidade de canais de entrada, basta
multiplexar as sadas de mais de um MUX de entrada atravs de um MUX de sada.
Pgina 256

Por exemplo, vamos assumir um MUX de 16 canais utilizando apenas circuitos MUX de 4
canais. Para isso, basta utilizar um MUX de sada multiplexando 4 MUX de entrada:
Fig.6.24. MUXs em srie.
Exemplo 6.7
Determine as condies de entrada necessrias para que cada sada Z receba o nvel
lgico de sua correspondente entrada I0, na Fig.6.22. Repita para I1.
Soluo
Para comear, a entrada de habilitao tem que est ativada, ou seja, E 0 . Para que Za seja
igual a Ioa, a entrada de seleo tem que estar em nvel BAIXO (S=0). Essas mesmas condies
produziro Zb=Iob, Zc=Ioc e Zd=Iod.
Pgina 257

Com S=1, as sadas Z seguiro o conjunto de entradas I1; ou seja, Za=I1a, Zb=I1b, Zc=I1c e Zd=I1d.
Todas as sadas sero desabilitadas (BAIXO) quando
E 1.
conveniente pensar neste Mux como um simples Mux de duas entradas, mas cada entrada
com 4 linhas e a sada com 4 linhas. As 4 linhas de sada apresentam um dos dois conjuntos de
4 linhas de entrada, sob o controle da entrada de seleo. Essa operao representada pelo
smbolo lgico do 74ALS157 mostrado na Fig.6.22(b)
Fig.6.26 (b), por exemplo, mostra um MUX de 16 entradas formado por 2 MUXs com 8
entradas cada um. O MUX 1 coloca as entradas de dados de D0 at D7 ,em sequncia , na linha
Y0 quando o endereo BCD muda de 000 at 111. Similarmente, MUX2 transmite os dados de
D8 at D15 para a linha Y1 quando BCD sequencialmente vai de 000 at 111. Especificamente,
se BCD=101, ento D5 aparece Y0, D13 em Y1. Se eu pretender transmitir D10 para a sada,
ento A =1 de modo que MUX3 selecionar o dado na linha Y1. Resumindo: para o endereo
ABCD=1010, o MUX transfere o dado de entrada D10 para a linha de sada Y.
(a)
Fig.6.25. (a) MUX 4 entradas usando 3 MUXs de 2 entradas.
Pgina 258
(b)
Fig.6.26. (b) MUX de 16 entradas usando 2 MUXs de 8 entradas e um MUX de 2 entradas.
Podemos usar 4 MUXs de 8 entradas e o quinto de 4 entradas para obter um MUX de 32 para
1.
Exemplo 6.8
O circuito da Fig.6.27 usa dois CIs 74HC151, um inversor e uma porta OR. Descreva a
operao desse circuito.
Soluo
Esse circuito tem um total de 16 entradas de dados, oito aplicadas em cada MUX. As duas
sadas do MUX so combinadas em uma porta OR para gerar uma nica sada X. O circuito
funciona como um MUX de 16 entradas. As 4 entradas de seleo S3S2S1S0 selecionam uma
das 16 entradas para transferi-la para a sada X.
A entrada S3 determina o MUX que habilitado. Quando S3=0, o MUX da parte superior
habilitado, e as entradas S2S1S0 determinam a entrada de dados que ser transmitida para a
Pgina 259

sada passando pela porta OR at X. Quando S3=1, o MUX da parte inferior habilitado, e as
entradas S2S1S0 selecionam uma das entradas de dados para passar para a sada X.
Fig.6.27. Dois CIs 74HC151 combinados para formar um MUX de 16 entradas.
6.16. Demultiplexadores (Distribuidores de Dados)

Um Demultiplexador (DEMUX) realiza a operao inversa da operao de um MUX: recebe
uma nica entrada e distribui para vrias sadas. A Fig.6.28 mostra um diagrama funcional
para um DEMUX digital. O cdigo de entrada de seleo indicar para qual sada de dados o
DADO de entrada ser transmitido. Em outras palavras, o DEMUX recebe uma fonte de dados
e a distribui seletivamente para um dos N canais de sada como se fosse uma chave de vrias
posies.
Pgina 260
Fig.6.28. Demultiplexador genrico.
(a)
(b)
(c)
6.29. Demultiplexador 1-para-2. (a) Circuito lgico; (b) tabela-verdade; (c) representao
em bloco.
Pgina 261
(a)
(b)
(c)
6.30. Demultiplexador de 1-para-4. (a) Circuito lgico; (b) representao em bloco; tabelaverdade.
Demultiplexador de 1-para 8-Linhas.
A Fig.6.31 mostra o diagrama lgico um DEMUX de 1 para 8 linhas que distribui uma linha
de entrada para 8 linhas de sada e sua tabela-verdade. A nica linha E de entrada de dados
conectada em todas as 8 portas AND, mas apenas uma dessas portas ser habilitada pelas
linhas de entrada de SELEO. Por exemplo, com C B A=000, apenas a porta AND 0 ser
habilitada, e a entrada de dados E aparecer na sada I0. Outros cdigos de SELEO faro a
entrada E alcanar as outras sadas. A tabela-verdade resume a operao.
O circuito DEMUX mostrado na Fig.6.31 muito parecido com o Decodificador de 3 para 8
linhas mostrado na Fig.6.2, exceto pelo fato de que uma quarta entrada E foi acrescentada em
Pgina 262

cada porta. Foi mencionado anteriormente que muitos CIs Decodificadores tm uma entrada
de habilitao, que uma entrada extra, acrescentada s portas do Decodificador. Esse tipo de
CI Decodificador pode, portanto, ser usado como um DEMUX, com a entrada do cdigo
binrio (ou seja, A, B, C na Fig.6.2) servindo como as entradas de SELEO e a entrada de
habilitao servindo como a entrada de dados, E. Por essa razo, os fabricantes de CIs
frequentemente chamam esse tipo de dispositivo de Decodificador/Demultiplexador; ele pode
ser usado para ambas as funes.
(a)
Pgina 263
(b)
Fig.6.31.(a) DEMUX de 1-para-8 linhas; (b) tabela-verdade.
Veja outro exemplo, usando o decodificador da Fig.6.2 . Este decodificador pode operar como
um DEMUX de 1-para-4. Neste caso, a entrada En funciona como a entrada de dados, E, e as
sadas y0 a y3 como as sadas de dados. O cdigo w1 w1 serve como entradas de SELEO.
Fig.6.32. (a) Decodificador da 74ALS138 pode funcionar como um DEMUX com E1 usada
como entrada de dados; (b) formas de onda tpicas para o cdigo de SELEO A2A1Ao=000
mostram que Oo idntica entrada de dados I em E1 .
Associao de Demultiplexadores
Como nos MUX, vrios circuitos Demultiplexadores podem ser associados tambm para
ampliar o nmero de canais de sada para uma nica entrada ou ampliar o nmero de entradas
para se obter mais de um canal de sada ativos simultaneamente.
Pgina 264
Associao Paralela de Demultiplexadores

Esta associao utilizada para a ampliao do nmero de canais de sada, quando se
necessita demultiplexar informaes digitais de vrios bits simultaneamente.
Por exemplo: Deseja-se demultiplexar 3 informaes diferentes (I1, I2, I3) cada uma composta
de 4 bits (S11, S12, S13; S21, S22, S23;...).
Fig.6.33.Associao paralela de DEMUX.
Associao Srie de Demultiplexadores

Esta associao usada quando para ampliao da capacidade de canais da sada,
bastando ligar os DEMUXs de sada em um DEMUX de entrada.
Por exemplo, deseja-se obter um DEMUX de 16 canais usando circuitos DEMUX de 4 canais.
Pgina 265
Fig.6.34. Associao srie de DEMUX.

Um outro membro til da categoria MSI de CIs o comparador de magnitude. Ele um
circuito lgico combinacional que compara duas amplitudes binrias de entrada e gera sadas
para indicar qual delas a de maior magnitude. A Fig.6.23 mostra o smbolo lgico e a tabelaverdade para o comparador de magnitude de 4 bits 74HC85, que tambm est disponvel
como o 7485 e como o 74LS85.
O 74HC85 compara 2 nmeros binrios de 4 bits sem sinal. Um deles A3A2A1A0 que
denominado de palavra A; o outro B3B2B1B0 que chamado de palavra B. O termo palavra
usado no campo dos computadores digitais para designar um grupo de bits que representam
algum tipo de informao especfica. Aqui, palavra A e a palavra B representam quantidades
numricas.
Pgina 266
Fig.6.35. Smbolo lgico e tabela-verdade para o comparador de magnitude de 4 bits74HC85/

( 7485,74LS85).
Sadas
O74HC85 possui trs sadas ativas em nvel ALTO. A sada O A B estar em ALTO quando a
magnitude da palavra A for maior que a magnitude da palavra B. A sada O A B estar em
ALTO Quando a magnitude da palavra A for menor que a magnitude da palavra B. A sada
O A B estar em ALTO quando a palavra A e a palavra B forem idnticas.
Entradas de Cascateamento
As entradas de cascateamento fornecem uma maneira de expandir a operao de
comparao para mais do que 4 bits, cascateando 2 ou mais comparadores de 4 bits. Note que
as entradas de cascateamento so identificadas do mesmo modo que as sadas. Quando uma
Pgina 267

comparao de 4 bits est sendo feita, como na Fig.6.24(a), as entradas de cascateamento
devem ser ligadas como mostrado, para produzirem as sadas corretas.
Fig.6.36. (a) 74HC85 ligado como comparador de 4 bits; (b) 74HC85 cascateados para
realizar uma comparao de 8bits.
Quando dois comparadores so cascateados, as sadas do comparador de mais baixa ordem so
conectadas nas entradas correspondentes do comparador de mais alta ordem. Isto mostrado
na Fig.6.25(b), onde o comparador da esquerda est comparando os 4 bits de mais baixa
ordem das 2 palavras de 8 bits: A7A6A5A4A3A2A1A0 e B7B6B5B4B3B2B1B0. Suas sadas so
ligadas nas entradas de cascateamento do comparador da direita, que est comparando os bits
de ordem mais alta. As sadas do comparador de mais alta ordem so as sadas finais que
indicam o resultado da comparao de 8 bits.
Exemplo 6.9
Descreva a operao do circuito para operao de 8bits da Fig.6.24(b) para os seguintes casos:
Pgina 268

(a) A7A6A5A4A3A2A1A0=10101111; B7B6B5B4B3B2B1B0=10110001;
(b) A7A6A5A4A3A2A1A0 =10101111; B7B6B5B4B3B2B1B0=10101001.
Soluo
(a) O comparador de mais alta ordem compara suas entradas A7A6A5A4=1010 e B7B6B5B4
=1011 e produz O A B =1, no importando os nveis que esto sendo aplicados nas suas
entradas de cascateamento pelo comparador de mais baixa ordem. Em outras palavras, uma
vez que o comparador de mais alta ordem detecta uma diferena entre os bits de mais alta
ordem das 2 palavras de 8 bits, ele sabe qual palavra de 8 bits maior sem ter que verificar o
resultado da comparao de mais baixa ordem.
(b) O comparador de mais alta ordem detecta A7A6A5A4= B7B6B5B4=1010 e, portanto, ele
deve verificar nas suas entradas de cascateamento o resultado da comparao de mais baixa
ordem. O comparador de mais baixa ordem tem A7A6A5A4=1111 e B7B6B5B4=1001, o que
produz 1 para sua sada O A B e para a entrada I A B do comparador de mais alta ordem. O
comparador de mais alta ordem detecta este 1, e, como suas entradas de dados so iguais, ele
produz um nvel ALTO na sada O A B para indicar o resultado da comparao de 8 bits.
Aplicaes
Os comparadores de magnitude tambm so teis em aplicaes de controle, onde um

nmero binrio que representa uma varivel fsica sendo controlada (por exemplo, posio,
velocidade, ou temperatura) comparado com um valor de referncia. As sadas do
comparador so usadas para atuar nos circuitos que levam a varivel fsica em direo ao valor
de referncia. O exemplo a seguir ilustrar uma aplicao.
Exemplo 6.10
Considere um termostato digital no qual a temperatura ambiente de um quarto convertida
para um numero digital e aplicada nas entradas A de um comparador. A temperatura desejada
do quarto, informada atravs de um teclado, armazenada num registrador que est conectado
na entrada B. Se A menor que B, o aquecedor deveria ser ativado para esquentar o quarto. O
aquecedor deveria continuar ligado enquanto A=B e desligar quando A>B. Conforme o quarto
fosse esfriando, o aquecedor permaneceria desligado enquanto A=B e ligaria novamente
quando A<B.
Pgina 269

Que circuito digital poderia ser usado para interfacear um comparador de magnitude com o
aquecedor, para realizar esta aplicao de controle deste termostato?
Soluo
Fig.6.37. Comparador de magnitude usando um termostato digital. (a) latch NOR; (b) tabela
verdade; (c) smbolo simplificado.
Exemplo 6.10.
Usar a sada O A B para acionar, diretamente, o aquecedor poderia causar seu desligamento to
logo os valores se tornassem iguais. Isto pode provocar um ciclo liga-desliga constante no
aquecedor quando a temperatura real estiver muito prxima do limite entre A<B e A=B.
Utilizando-se um circuito latch NOR SET-CLEAR, como mostrado na Fig.6.25, o sistema vai
operar conforme descrito. Note que O A B conectada na entrada SET e O A B conectada na
entrada CLEAR do latch. Quando a temperatura for mais quente do que a desejada, o latch
fica limpo, desligando o aquecedor. Quando a temperatura for mais fria que a desejada, o latch
setado ligando o aquecedor.
6.18. Tristate (Terceiro Estado) Para TTL

Pgina 270

A Configurao Tristate o terceiro tipo de configurao de sada TTL. Ela possui a
operao de alta velocidade do arranjo totem-pole, enquanto permite que as sadas sejam
conectadas juntas. chamada TTL tristate porque permite trs estados de sada possveis:
ALTO, BAIXO e ALTA IMPEDNCIA. O estado de alta impedncia uma condio, na
qual, ambos transistores do arranjo totem-pole esto conectados e, portanto, o terminal de
sada apresenta uma alta impedncia, a sada um terminal aberto, ou flutuante, que no est
nem em ALTO nem em BAIXO. Na prtica, o terminal de sada no um circuito aberto, mas
tem uma resistncia muito alta, na ordem de vrios Megaohms em relao terra e Vcc.
Fig.6.38. INVERSOR TTL tristate.
Pgina 271

A operao tristate obtida modificando-se o circuito totem-pole bsico. A Fig. 6.39 mostra o
circuito para um INVERSOR tristate onde o que est dentro do pontilhado foi includo no
circuito bsico. O circuito tem 3 entradas: A a entrada lgica normal, e E uma entrada de
HABILITAO (ENABLE) que pode produzir o estado de alta impedncia. Examinaremos a
operao para ambos os estados de E.
Estado Habilitado
Com E=1, o circuito opera como um INVERSOR normal, pois um nvel ALTO em E no
tem efeito sobre Q1 nem D2. Nesta condio habilitada, a sada simplesmente o inverso da
entrada A.
Estado Desabilitado (alta impedncia)

Quando E=0, o circuito vai para o estado de alta impedncia independentemente do
estado da entrada lgica A. Um nvel BAIXO em E polariza diretamente o diodo D2 para
desviar corrente da base de Q3, de modo que Q3 tambm corta.
Com ambos os transistores do arranjo totem-pole sem conduzir, o terminal de sada est
praticamente em circuito aberto. Isto mostrado simbolicamente na tabela da Fig.6.26(c).
O smbolo lgico para o INVERSOR tristate mostrado na Fig.6.26(b). Repare onde a entrada
de HABILITAO colocada no smbolo do INVERSOR. Note tambm E ativo-ALTO;
isto , o inversor est habilitado quando E=1.
Vantagem do Tristate
As sadas de CIs tristate podem ser conectadas juntas (em paralelo) sem sacrificar a
velocidade de chaveamento. Isto porque a sada tristate, quando habilitada, opera como uma
sada totem-pole, com suas caractersticas de baixa impedncia e alta velocidade. importante
perceber, entretanto, que quando sadas tristate esto em paralelo apenas uma delas pode estar
habilitada num certo instante. Seno 2 sadas totem-pole estariam conectadas e corrente de
alto valor poderiam fluir.
Buffer Tristate
Um buffer Tristate usado para controlar a passagem de um sinal lgico de uma entrada
para a sada. Alguns buffers tristate tambm invertem o sinal. O circuito na Fig.6.39 pode ser
chamado de um buffer tristate INVERSOR.
Pgina 272

Dois CIs de buffers tristate usualmente utilizados so o 74LS125 e o 74LS126. Ambos
possuem 4 buffers tristate no inversores como aqueles mostrados na Fig.6.27. Esses 2 CIs
diferem apenas no estado ativo de suas entradas de HABILITAO. O74LS125 permite que
o sinal alcance a sada quando E 0 , enquanto o 74LS126 permite quando E=1.
Fig.6.39. Buffers tristate no inversores.

Buffers tristate tm muitas aplicaes em circuitos onde diversos sinais so conectados
em linhas comuns (barramentos). Examinaremos algumas aplicaes posteriormente.
Entretanto, podemos captar a idia bsica partir da Fig.6.40(a). Temos 3 sinais lgicos, A, B e
C, conectados em uma linha comum de barramento atravs de buffer tristate 74LS126. Este
arranjo nos permite transmitir qualquer um desses sinais pela linha do barramento para outros
circuitos, habilitando o buffer apropriado.
Por exemplo, considere a situao da Fig.6.40(b) onde EB=1 e EA=EC=0. Isto desabilita os
buffers superior e inferior, de modo que suas sadas esto no estado de alta impedncia e,
portanto, esto essencialmente desconectadas do barramento.
Pgina 273
Fig.6.40. (a) Buffers tristate usados para conectar vrios sinais em um barramento comum; (b)
condies para transmisso de B para o barramento.
Isto simbolizado por Xs no diagrama. O buffer do meio est desabilitado e, portanto, sua
entrada, B, vai para sua sada e a para o barramento, de onde levada para outros circuitos
conectados ao barramento. Quando sadas tristate so conectadas juntas, como na Fig.6.40,
importante lembrar que somente uma sada pode estar habilitada de cada vez. Caso contrrio 2
ou mais sadas totem-pole ativas poderiam ser conectadas, o que poderia produzir correntes de
alto valor. Mesmo que no ocorressem danos, esta situao produziria um sinal no barramento
que seria a combinao de mais de um sinal. Isto comumente chamado de conteno de
barramento. Em sistema com barramento tristate, o projetista deve estar certo de que os sinais
de habilitao no permitem ocorrncia de conteno de barramento.
6.19. Conversores de Cdigo

Um conversor de cdigo um circuito lgico que altera os dados representados em um tipo de
cdigo binrio para outro tipo de cdigo binrio. O decodificador driver/ BCD para 7
segmentos que j apresentamos aqui um conversor de cdigo porque transforma um cdigo
de entrada BCD para outro cdigo, o cdigo de 7 segmentos, necessrio para o display a
LEDs. Uma lista de algumas converses de cdigos mais comuns est representada,
parcialmente, na tabela 6.1.
Pgina 274
Como exemplo de um circuito conversor de cdigo, vamos considerar um conversor BCD

para binrio.
O diagrama da Fig.6.41 mostra a ideia bsica para um conversor de 2 dgitos BCD para
binrio.
Fig.9.41. Ideia bsica de um conversor BCD em binrio de 2 dgitos.

As entradas do conversor so os 2 grupos de cdigos de 4 bits D0C0B0A0, representando o 100,
ou o dgito das unidades, e D1C1B1A1, representando o 101, ou o dgito das dezenas, do valor
decimal. As sadas do conversor so b6b5b4b3b2b1b0, os 7 bits do equivalente binrio. Observe
a diferena dos pesos dos dgitos BCD com os pesos dos bits binrios.
Um uso tpico de um conversor BCD em binrio seria aquele em que os dados em BCD de um
determinado instrumento estivessem sendo transferidos para um computador para
armazenamento. Os dados tm que ser convertidos em binrio de modo que possam ser
operados em binrio pela ALU(unidade lgica e aritmtica) do computador, que pode no ser
capaz de realizar operaes aritmticas em dados BCD.
Processo de Converso
Pgina 275

Os bits na representao BCD tm pesos decimais que so 8,4,2,1 dentro de cada grupo de
cdigo, mas que diferem por um fator de 10 de um grupo de cdigo (digito decimal) para o
prximo. A Fig. 6.42 mostra os pesos dos bits para a representao BCD de 2 dgitos.
O peso decimal de cada dgito na representao BCD pode ser convertido no seu equivalente
binrio. O resultado mostrado na tabela 6.2.Usando esses pesos, podemos realizar a
converso BCD em binrio fazendo o seguinte:
Calcule a soma dos equivalentes binrios de todos os bits que forem 1s na representao
BCD.
Tabela 6.2. Equivalentes binrios dos pesos decimais de cada bit BCD
Implementao do Circuito.
Um meio de implementar o circuito lgico que realiza esse processo de converso usar
circuitos somadores binrios. A Fig.6.42 mostra como 2 somadores paralelos de 4 bits
74HC83 podem ser conectados para realizar a converso.
Os dois CIs somadores realizam a soma dos bits BCD em uma combinao adequada de
acordo com a tabela 6.2. Por exemplo, a tabela mostra que A0 o nico bit BCD que contribui
para o LSB, b0, do equivalente binrio. Visto que no h carry para essa posio, A0
conectado diretamente como sada b0. A tabela mostra tambm que apenas os bits BCD B0 e A1
contribuem para o bit b1 da sada binria. Esses 2 bits so combinados no somador da parte
superior para produzir a sada b1. De modo similar, apenas os bits BCD D0,A1 e C1 contribuem
para o bit b3. O somador da parte superior combina D0 e A1 para gerar 2 que conectado no
somador da parte inferior, em que C1 somado a ele para produzir b3.
Pgina 276
Fig.6.42. Conversor BCD em binrio implementado com somadores paralelos de 4 bits

74HC83.
Exemplo 6.11
(a) Converta 01010010 (BCD decimal 52) em binrio;
(b) Repita para 10010101(decimal 95);
(c) Aplique a representao BCD para decimal 52 ao conversor da Fig.6.42.
(d) Aplique a representao BCD para decimal 95 ao conversor da Fig.6.42.
Soluo
(a)
(b)
Pgina 277
(c)
As entradas de cima do somador da parte superior so 0 0 0 1; as entradas de baixo so 0 1 0

1. Esses somadores somam esses valores para gerar
0001 + 0101 = 0110

3210 (sadas do somador da parte superior)
Os bits 1 e 0 se tornam as sadas binrias b2 e b1 respectivamente. Os bits 3 e 2 so
ligados ao somador da parte inferior. As entradas de cima do somador da parte inferior so,
portanto, 0 0 0 1; as entradas de baixo so 0 1 0 1. Esses somadores somam esses valores para
gerar
0 0 0 1+ 0 1 0 1= 0 1 1 0
3210 (saidas do somador da parte superior)
0001 +0101 =0110

3210 (saidas do somador da parte
inferior)
Portanto,
0 1 1 0 1 0 02 (o equivalente binrio correto para o decimal 52)

b6,b5b4b3b2b1b0
Pgina 278

(d) As entradas de cima do somador da parte superior so 0 0 1 0; as entradas de baixo so 0 1
0 1. Esses somadores somam esses valores para gerar
0 0 1 0 + 0 1 0 1= 0 1 1 1
3210 (saidas do somador da parte superior)
Os bits 1 e 0 se tornam as sadas binrias b2 e b1 respectivamente. Os bits 3 e 2 so
ligados ao somador da parte inferior. As entradas de cima do somador da parte inferior so,
portanto, 1 0 0 1; as entradas de baixo so 0 0 1 0. Esses somadores somam esses valores para
gerar
1001+0010=1011
3210 (saidas do somador da parte inferior)
Portanto,
1 0 1 1 1 1 12 (equivalente binrio correto para o decimal 95)

b6,b5b4b3b2b1b0
Exemplo 6.12
A representao BCD para o decimal 56 aplicada ao conversor mostrado na Fig.6.42.
Determine as sadas de cada somador e a sada final binria.
Soluo
Escreva os bits da representao BCD 0 1 0 1 0 1 1 0 no diagrama do circuito. Como A0 =0, o
bit b0 da sada 0.
As entradas supriores do somador superior so 0 0 1 1. As entradas inferiores so 0 1 0 1. Este
somador faz a adio para gerar
0 0 1 1+ 0 1 0 1 =1 0 0 0= 3210 (sadas do somador superior)
Os bits 10 se tornam as sadas b2 e b1, respectivamente. Os bits 3 e 2 so conectados ao
somador inferior. As entradas superiores do somador inferior so, portanto, 0 0 1 0. As
entradaqs inferiores so 0 1 0 1. Este somador efetua a adio para gerar
Pgina 279

0 0 1 0 + 0 1 0 1 = 0 1 1 1 = 3210 (sadas do somador inferior)
Estes bits se tornam b6b5b4b3, respectivamente.
Assim, temos b6b5b4b3b2b1b0=0 1 1 1 0 0 0 como o equivalente binrio correto para o decimal
56.

Na maioria dos computadores modernos, a transferncia de dados se realiza atravs de
um conjunto comum de linhas de conexo chamado barramento de dados. Nestes
computadores organizados em barramentos, muitos dispositivos diferentes podem ter suas
entradas e sadas ligadas nas linhas comuns do barramento de dados. Por isso, os dispositivos
que so ligados ao barramento de dados, frequentemente possuem sadas tristate, ou so
ligados ao barramento de dados atravs de buffers de terceiro estado.
A Fig.6.43 ilustra uma situao tpica na qual um microprocessador (o chip da CPU de um
microcomputador)
Pgina 280

Fig.6.43. Trs dispositivos diferentes podem transmitir dados de 8bits atravs de um
barramento de dados de 8 linhas para um microprocessador; somente um dispositivo de cada
vez habilitado de modo que a conteno de barramento evitada est conectado a vrios
dispositivos atravs de um barramento de dados de 8 bits. O barramento de dados
simplesmente uma coleo de caminhos condutores sobre os quais os dados digitais so
transmitidos de um dispositivo para outro. Cada dispositivo fornece uma sada de 8 bits, que
so enviados para as entradas do microprocessador pelas 8 linhas da barra de dados.
Obviamente, tendo em vista que as sadas de cada um dos trs dispositivos esto conectadas
nas mesmas entradas do microprocessador, pelas vias do barramento de dados, devemos tomar
cuidado com problemas de conteno de barramento, onde dois ou mais sinais ligados na
mesma linha do barramento ficam ativos e, basicamente, competem um com o outro.
Conteno de barramento evitada se os dispositivos tm sada tristate ou so conectados no
barramento atravs de buffers de terceiro estado. As entradas de habilitao de sada (OEOutput Enable) de cada dispositivo (ou de seu buffer) so usadas para garantir que apenas um
dispositivo ative suas sadas em cada instante.
Pgina 281
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1.1. Converso de Binrio para Decimal

1.2. Converso de Decimal para Binrio

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1.3. Sistema de Numerao Hexadecimal

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Converso de Decimal para Hexa

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Converso de Hexa para Binrio

Converso de Binrio para Hexa

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1.4. Cdigo BCD

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em seu equivalente binrio.

1.5. Cdigos Alfanumricos

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1.6. Deteco de Erros pelo Mtodo da Paridade

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1.7. Circuito Gerador e Verificador de Paridade

Na Fig.1.1(a), o conjunto dos dados a serem transmitidos, so aplicados ao circuito

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Fig.1.1 (a) Gerador de paridade (b) Verificador de paridade.

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Determine a sada do verificador de paridade Fig.2.31(b) para cada um dos conjuntos

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2.2. Operao OR e a Porta OR

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Fig. 2.2 do exemplo 2.1.

Fig. 2.3 do outro exemplo 2.2.

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Fig.2.5 do exemplo 2.2.

Fig.2.6 do exemplo 2.4.

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2.3. Descrevendo Circuitos Lgicos Algebricamente

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2.4. Implementando Circuitos Lgicos a Partir de Funes

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Fig.2.9 do exemplo 2.5.

2.5. Teoremas Booleanos

Prof. Miguel Wanzeller

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Fig.2.10. Teoremas para uma nica varivel.

Prof. Miguel Wanzeller

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