Universidade do Vale do Itajaí – Univali

Escola do Mar, Ciência e Tecnologia - EMCT

Disciplina: Projeto Integrador – IIB
Professores: Thiago Felski Pereira
Avaliação 01: Projeto de circuito combinacional

INSTRUÇÕES

1. Esta avaliaçã o deve ser feita em duplas.

2. Data de entrega: 06/11/2021. Serã o aceitos trabalhos entregues em atraso, com desconto de
1,0 ponto por dia de atraso, incluindo final de semana.

3. Esta avaliaçã o tem por objetivo consolidar o aprendizado sobre o desenvolvimento de circuitos
combinacionais utilizando portas ló gicas.

4. Os circuitos implementados devem ser implementados e verificados com o uso da ferramenta

LogiSim.

5. Deve entregue um relató rio pelo ambiente Black Board que contenha:
a. Identificaçã o dos autores e do trabalho
b. Enunciado de cada exercício e, para cada um deles:
 Explicar e demonstrar como chegou no circuito para soluçã o do problema.
 Apresentar Diagrama de portas ló gicas desenvolvido no LogiSim.
 Tabela verdade da soluçã o.
 Apresentar exemplos explicados que demonstrem o funcionamento de cada
exercício.

EXERCÍCIO 01 - paridade

A paridade é amplamente utilizada para detectar erros nas transmissõ es, já que o seu cá lculo é
extremamente simples. Por exemplo, se for anexado um bit de paridade extra a cada byte transmitido,
um erro pode ser detectado se a paridade do byte nã o coincidir com o bit de paridade.
EXEMPLO: Suponhamos que se pretendia transmitir, num có digo de paridade, os seguintes
biná rios: 10, 1101, 11101, 0 e 1.
D1 D2 D3 D4 PA

Os dígitos de paridade ímpar seriam, respectivamente, 0, 0, 1, 1 e 0. Assim sendo, num có digo

de paridade ímpar, os mesmos seriam recodificados nos biná rios 10(0), 1101(0), 11101(1), 0(1) e
1(0), tendo entã o um nú mero ímpar de bits de valor igual a '1' (apó s a adiçã o do bit de paridade).

Num có digo de paridade par, os dígitos seriam inversos: 1, 1, 0, 0 e 1. Por conseguinte, os

biná rios retornados seriam 10(1), 1101(1), 11101(0), 0(0) e 1(1), possuindo entã o um nú mero par de
bits de valor igual a '1' (apó s a adiçã o do bit de paridade).
Dessa forma, implemente um circuito de paridade par e um circuito de paridade ímpar para
um biná rio de 4 bits.
 EXERCÍCIO 02 - hamming

Se incluirmos na mensagem bits adicionais para correçã o de erros, e se esses bits forem
organizados de forma que bits incorretos produzam erros diferentes, entã o podemos identificar os
bits com erro. Numa mensagem de sete bits, há sete erros de um bit possíveis, assim, com três bits de
controle seria eventualmente possível especificar, nã o apenas que ocorreu um erro, mas também que
bit causou o erro.

D1 D2 D3 D4 H1 H2 H3

Na imagem anterior nó s temos os bits de dados descritos como D1, D2, D3 e D4. Além disso
temos os bits de Hamming H1, H2 e H3.
 H1 é formado pela paridade dos bits: D1, D2 e D4;
 H2 é formado pela paridade dos bits: D1, D3 e D4; e
 H3 é formado pela paridade dos bits: D2, D3 e D4.
Note que os bits de paridade sã o formados por diferentes combinaçõ es dos bits de dados, com
isso é possível identificar qual o bit com problema, pois o erro será detectado por mais de um bit de
paridade. Por exemplo, se o bit D1 for invertido, ele será detectado pelo H1 e H2 e somente o D1 está
presente nos dois. Se o bit D2 for invertido, ele será detectado pelo H1 e H3, pois somente D2 está
presente nos dois e assim por diante.

Dessa forma, implemente um circuito que gere os bits de Hamming para uma palavra de 4
bits, ou seja, composta por D1, D2, D3 e D4.