VITOR TATSUO ITOCAZU

EFEITO DO SUBSTRATO EM TRANSISTORES SOI DE CAMADA DE

SILCIO E XIDO ENTERRADO ULTRAFINOS

Dissertao apresentada Escola Politcnica

da Universidade de So Paulo para obteno
do ttulo de Mestre em Cincias.

rea de concentrao: Microeletrnica

Orientador: Prof. Dr. Joo Antonio Martino

So Paulo
2014
 1

Este exemplar foi revisado e alterado em relao verso original, sob responsabilidade nica do
autor e com a anuncia de seu orientador.

So Paulo, 07 de abril de 2014

Assinatura do autor

Assinatura do orientador

FICHA CATALOGRFICA

Itocazu, Vitor Tatsuo

Efeito do substrato em transistores SOI de camada de sil-
cio e xido enterrado ultrafinos / V.T. Itocazu. -- Edio Revi-
sada -- So Paulo, 2014.
82 p.

Dissertao (Mestrado) - Escola Politcnica da Universidade

de So Paulo. Departamento de Engenharia de Sistemas Eletr-
nicos.

1.Microeletrnica I.Universidade de So Paulo. Escola Poli-

tcnica. Departamento de Engenharia de Sistemas Eletrnicos
II.t.
 2

VITOR TATSUO ITOCAZU

EFEITO DO SUBSTRATO EM TRANSISTORES SOI DE CAMADA DE

SILCIO E XIDO ENTERRADO ULTRAFINOS

Dissertao apresentada Escola Politcnica

da Universidade de So Paulo para obteno
do ttulo de Mestre em Cincias.

So Paulo
2014
 3

AGRADECIMENTOS

Ao Professor Dr. Joo Antonio Martino, pela orientao, apoio e incentivo ao

longo da realizao desse trabalho.

minha me, por seu amor incondicional e pelo constante suporte e apoio.

Ao meu amigo Fernando Ferrari pelas conversas, risadas e conselhos em

diversos momentos ao longo do trabalho.

Ao professor Dr. Victor Sonnenberg, que me ajudou muito ao longo do

trabalho com constante incentivo, apoio e ensinamento ao longo do trabalho.

Aos meus amigos Felipe, Katia, Rangel, Sara e Talita do grupo SOI-CMOS,
pelos constantes conselhos, ensinamentos e apoio.

Aos meus padrinhos Tatsuo e Neide Sakima que sempre me incentivaram a

querer aprender e conhecer mais.

Ao Laboratrio de Sistemas Integrveis, da Escola Politcnica da

Universidade de So Paulo pela disponibilidade da infraestrutura necessria para
essa atividade de pesquisa.

minha namorada Natalie, por sua compreenso e apoio em todos os

momentos.

E a todas as pessoas que de forma direta ou indireta contriburam para a

execuo deste trabalho e que foram involuntariamente omitidas.
 4

preciso, antes de tudo, querer.

(Amyr Klink)
 5

RESUMO

Este trabalho apresenta um estudo do efeito do substrato em transistores SOI

de camada de silcio e xido enterrado ultrafinos (Ultra Thin Body and Buried Oxide -
UTBB). A anlise do trabalho foi realizada baseando-se em modelos tericos,
simulaes numricas e medidas experimentais.

Experimentalmente pode-se notar que a presena do plano de terra (Ground

Plane, GP) abaixo do xido enterrado elimina e/ou minimiza alguns efeitos
indesejados do substrato, tais como a variao do potencial na terceira interface
(xido enterrado/substrato).

A densidade de armadilhas de interfaces (Nit) foi um parmetro importante no

ajuste da simulao para se obter curvas de corrente de dreno (IDS) em funo da
tenso de porta (VGF) e em funo da tenso de substrato (VGB) similares s
experimentais. As densidades de armadilhas de interface da primeira e da segunda
interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as
curvas experimentais. Assim, a partir dessas simulaes pode-se notar que o
modelo usado no simulador era compatvel com os resultados experimentais, com
erro menor que 10%.

Observou-se que o modelo analtico de efeito do substrato proposto por

Martino et al. para transistores SOI totalmente depletados com camadas de silcio
mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de
canal longo (10 m) at a segunda interface (camada de silcio/xido enterrado)
entrar em inverso, quando o modelo perde a validade.

Utilizando o modelo analtico tambm foi possvel determinar os valores de

tenso de substrato mximo (VGBmax) e mnimo (VGBmin), que determinam a tenso
que, aplicada no substrato, mudam o estado da terceira interface de inverso para
depleo (VGBmin) e de depleo para acumulao (VGBmax). Os valores de VGBmax
variaram de 0,57 V 0,75 V e os de VGBmin de -0,08 V -3,39 V.

O modelo analtico utilizado tem uma concordncia ainda maior (menor que
10%) para transistores de canal curto (L=70 nm) em relao ao de canal longo
(L=10m), provavelmente devido ao acoplamento eletroesttico de fonte/dreno e
 6

canal que posterga a formao da camada de inverso da terceira interface,

ampliando a faixa de validade do mesmo.

Por meio das simulaes numricas tambm foi possvel analisar a

concentrao de eltrons ao longo do canal do transistor. Observou-se que a
condio de polarizao da terceira interface (xido enterrado/substrato) tem grande
influncia no comportamento da segunda interface (camada de Silcio/xido
enterrado) e da primeira (xido de porta/camada de Silcio) nos transistores UTBB
SOI.

Quando a terceira interface (xido enterrado/substrato) est em acumulao,

a primeira interface possui uma concentrao de eltrons menor que a segunda
interface, caracterizando assim, uma conduo maior pela segunda interface.

O simulador tambm foi utilizado para analisar o potencial interno do

transistor ao longo da profundidade. Foram feitas simulaes com e sem GP e
variando-se a temperatura de operao dos transistores. Foi observado que quanto
maior a temperatura de operao, os efeitos do substrato so minimizados devido
diminuio do nvel de Fermi. Com a presena do GP a queda de potencial no
substrato praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V
e 0,6V.

Como nos dispositivos com GP a queda do potencial no substrato

praticamente zero, a queda nos xidos aumentou em relao aos dispositivos sem
GP, podendo causar problemas de confiabilidade.

Palavras chaves: SOI, UTBB, efeito do substrato, plano de terra

 7

ABSTRACT

This work presents a study of the substrate effect on Ultra Thin Body and
Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on
theoretical models, numerical simulations and experimental measurements.

Experimentally, it is possible to notice that the presence of the ground plane

implantation (GP) below the buried oxide eliminates and/or minimizes some
undesirable effects of the substrate, as the variation of potential drop on third
interface (buried oxide/substrate).

The interface trap density (Nit) was an important parameter on simulation

adjustment to obtain drain current curves as function of front gate bias and back gate
bias close to the experimental. The interface trap density of the front and back
interface were adjusted to the value of 2x10 e V-1 cm-2 after the experimental curves
were analyzed. So from these simulations, it can be verified that the model used in
the simulator was compatible with the experimental results, with error < 10%.

It is noted that the analytic model proposed by Martino et al. to analyze the
substrate effect for fully depleted SOI transistor with thicker silicon thickness (above
40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back
interface reach the inversion, when the model is no longer valid.

Using the analytic model, it was also possible to determine the values of
VGBmax and VGBmin, which represents the back voltage required to change de third
interface from inversion to depletion mode (VGBmin), and the depletion to accumulation
mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin
ranged from -0,08 V to -3,39 V.

The analytic model has more agreement for short channel (L = 70nm)
transistor than the longer one (L = 10m), probably due to the electrostatic coupling
between de drain/source and the channel that delays the formation of inversion
channel on third interface extending the validity range of the model.

By the numerical simulation, it was possible to analyze the electron

concentration along the transistor. It was observed that the mode of the third
 8

interface influences directly the condition of the back and front interfaces on UTBB
SOI transistor.

When the third interface is in accumulation mode, the front interface has an
electron concentration lower than the back interface, so the current flows mainly on
the back interface. This makes the value of the front threshold voltage is less than
the analytic model, once the model is valid only if while the back interface is on
depletion mode.

The numerical simulation was also used to analyze the potential drop on SOI
transistor. Simulation was performed with and without GP and varying the
temperature. It was observed that for higher temperature, the substrate effect was
minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the
substrate potential drop is almost zero, while on devices without GP it changes from
0,2 V to 0,6 V

For devices with GP the potential, as the drop on substrate is almost zero, the
potential drop on front and buried oxide increases, which can causes reliability
problems.

Key words: SOI, UTBB, substrate effect, ground plane

 9

LISTA DE FIGURAS
Figura 1.1 Grfico representando a Lei de Moore ............................................................................. 20
Figura 1.2 Estrutura CMOS convencional ........................................................................................... 21
Figura 1.3 Estrutura SOI CMOS......................................................................................................... 21
Figura 1.4 Esquema de um transistor em lmina SOI destacando as trs interfaces estudadas. .... 22
Figura 1.5 Modelo de transistores com a) porta simples; b) porta dupla (MuGFET) e c) porta tripla
(MuGFET) ......................................................................................................................... 23
Figura 2.1 Exemplo de dispositivo SOI nMOSFET. ........................................................................... 26
Figura 2.2 Diagrama de faixas de energia de um dispositivo parcialmente depletado (a) e um
totalmente depletado (b) desprezando-se a queda de potencial no substrato ................ 28
Figura 2.3 Corrente de dreno (IDS) em funo da tenso de porta (VGF) para diferentes valores de
tenso de substrato (VGB). ................................................................................................ 31
Figura 2.4 Corrente de dreno (ID) em funo da tenso de porta (VGF)............................................. 32
Figura 2.5 Modelo da variao da tenso de limiar da primeira interface para diferentes tenses de
substrato, potencial do substrato SUB = 0 V . ............................................................... 35
Figura 2.6 Curva de tenso de limiar da primeira interface, levando em considerao a variao da
queda de potencial no substrato. Ponto A tenso de substrato mxima (V GBmx) e ponto
B, tenso de substrato mnima (VGBmin). ........................................................................... 37
Figura 3.1 Esquema do transistor UTBB SOI com a presena de Plano de Terra abaixo do xido
enterrado ........................................................................................................................... 38
Figura 3.2 Curva simulada da corrente de dreno (ID) em funo da tenso de substrato (VGB), para
diversos valores de concentrao no substrato (NaSUB). ................................................. 42
Figura 3.3 Curva experimental da corrente de dreno (ID) em funo da tenso de substrato (VGB),
para dispositivos com e sem GP. ..................................................................................... 43
Figura 3.4 Corrente de dreno (ID) em funo da tenso de substrato (VGB), para diversos valores de
tenso de porta (VGF), com e sem GP. ............................................................................. 43
Figura 3.5 - Curvas de tenso de limiar da primeira interface (VTF) em funo de VGB para valores
simulados e experimentais, em dispositivos sem GP para L = 10 m ............................. 44
Figura 3.6 - Curvas de tenso de limiar da primeira interface (VTF) em funo de VGB para valores
simulados e experimentais, em dispositivos com GP para L = 10 m ............................. 45
Figura 3.7 Curvas simuladas de tenso de limiar da segunda interface (VTB) em funo da tenso
de porta (VGF), com e sem GP para L = 10 m. ............................................................... 46
Figura 3.8 Curvas simuladas de tenso de limiar da primeira interface (VTF) em funo da tenso de
substrato (VGB), com e sem GP para L = 10 m............................................................... 46
Figura 3.9 Curvas simuladas de inclinao de sublimiar da primeira interface (SSF) em funo da
tenso de substrato (VGB) com e sem GP para L = 10 m............................................... 47
Figura 3.10 Curvas simuladas de inclinao de sublimiar da segunda interface (SS B) em funo da
tenso de porta (VGF) com e sem GP para L = 10 m. .................................................... 48
Figura 4.1 Curva terica de VTF em funo de VGB para diferentes valores de concentrao de
substrato ........................................................................................................................... 49
 10

Figura 4.2 Regio ampliada onde aparece o efeito do substrato da figura 4.1 ................................. 50
Figura 4.3 Curva terica de VTF em funo de VGB para diferentes valores de toxb ........................... 51
Figura 4.4 - Curva terica de VTF em funo de VGB para diferentes valores de toxf ............................ 51
Figura 4.5 Curvas de VTF em funo de VGB para valores experimentais e modelo analtico, em
dispositivos sem GP para L = 10 m ................................................................................ 52
Figura 4.6 - Curvas de VTF em funo de VGB para valores experimentais e modelo analtico, em
dispositivos com GP para L = 10 m ................................................................................ 53
Figura 4.7 Concentrao de eltrons no canal para VGB = 3, 0 e -3V e VTF prximo a tenso de limiar
em dispositivo sem GP ..................................................................................................... 54
Figura 4.8 Regio ampliada da figura 4.7 da concentrao de eltrons no canal para V GB = 3, 0 e -
3V e VTF prximo a tenso de limiar em dispositivo sem GP ........................................... 54
Figura 4.9- Concentrao de eltrons no canal para VGB = 3, 0 e -3V e VTF prximo a tenso de limiar
em dispositivo com GP ..................................................................................................... 55
Figura 4.10 - Regio ampliada da figura 4.9 da concentrao de eltrons no canal para VGB = 3, 0 e -
3V e VTF prximo a tenso de limiar em dispositivo com GP ........................................... 55
Figura 4.11 - Curva experimental da corrente de dreno (IDS) em funo da tenso de substrato (VGB),
para dispositivos com e sem GP para L = 70 nm ............................................................. 57
Figura 4.12 Curvas experimentais de VTF em funo de VGB para transistores sem GP com
diferentes comprimentos de canais, 10 m e 70 nm ........................................................ 58
Figura 4.13 - Curvas experimentais de VTF em funo de VGB para transistores com GP com
diferentes comprimentos de canais, 10 m e 70 nm ........................................................ 58
Figura 4.14 Curvas experimentais de VTF em funo de VGB em dispositivos sem GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e modelo
analtico ............................................................................................................................. 59
Figura 4.15 - Curvas experimentais de VTF em funo de VGB em dispositivos com GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e
modelo analtico ................................................................................................................ 60
Figura 4.16 Passo a passo na extrao da tenso de limiar. ............................................................ 61
Figura 4.17 Curvas experimentais de VTF em funo de VGB em dispositivos sem GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e modelo
analtico corrigidas. .......................................................................................................... 62
Figura 4.18 Curvas experimentais de VTF em funo de VGB para L = 70nm com e sem GP e a
diferena entre esses valores VTF ................................................................................. 63
Figura 4.19 Diferena entre os valores de VTF entre dispositivos com e sem GP para modelo
analtico, resultados experimentais de L = 70 nm e L = 10 m ........................................ 64
Figura 4.20 - Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 25C para L = 10 m ........................ 65
Figura 4.21 - Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 200C para L = 10 m ...................... 65
 11

Figura 4.22 - Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 25C para L = 70 nm ........................ 66
Figura 4.23 - Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 200C para L = 70 nm ...................... 66
Figura 4.24 Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos
valores de temperatura, com e sem GP para L = 10 m. Dados Experimentais (a) e
Simulados (b) .................................................................................................................... 67
Figura 4.25 Curvas experimentais de corrente de dreno (IDS) em funo da tenso de substrato
(VGB), para diversos valores de temperatura, com e sem GP.e para L = 10 m ............. 68
Figura 4.26 Diferena mxima entre os valores de tenso de substrato (VGB) em dispositivos com e
sem GP para transistores de canal longo de 10m e canal curto de 70 nm em funo da
temperatura ....................................................................................................................... 69
Figura 4.27 Simulao do potencial interno ao longo do potencial do substrato para VGF = 0V e VGB
= -0,2 e 1 V. Comparando dispositivos UTBB com e sem GP ......................................... 70
Figura 4.28 - Simulao do potencial interno da porta at os primeiros 50nm de profundidade para
VGF = 0V e VGB = -0,2 e 1 V. Comparando dispositivos UTBB com e sem GP ................ 70
 12

LISTA DE TABELAS

Tabela 4.1 - Valores de VGBmax e VGBmin para diferentes valores de NaSUB ........................................... 49
 13

LISTA DE SIGLAS E ABREVIATURAS

CI Circuitos Integrados.
CVT Modelo de mobilidade de Lombardi
BGN Band Gap Narrowing
CMOS Complementary Metal-Oxide-Semiconductor
FD Fully Depleted
GP Ground Plane
GSI Giga Scale Integration
Imec Interuniversity Microelectronics Centre (Centro Interuniversitario de
Microeletrnica).
MOS Metal-Oxide-Semiconductor (Metal-xido-Semicondutor).
MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor (transistor de efeito
de campo metal-xido-semicondutor).
MuGFET Multiple Gate Fiel Effect Transistor
PD Partially Depleted
SCE Short Effect Channel
SOI Silicon-on-Insulator (silcio-sobre-isolante).
SRH ShockleyReadHall
TCAD Technology Computer-Aided Design
UTBB Ultra Thin Body and Buried Oxide
UTBOX Ultra Thin Buried Oxide
 14

LISTA DE SMBOLOS

Cit1 Capacitncia das armadilhas de interface xido de porta/camada de

silcio por unidade de rea [F/cm2]

Cit2 Capacitncia das armadilhas de interface camada de silcio/xido

enterrado por unidade de rea [F/cm2]

Cox Capacitncia do xido por unidade de rea [F/cm2]

Cox1 Capacitncia do xido de porta por unidade de rea [F/cm2]

Cox2 Capacitncia do xido enterrado por unidade de rea [F/cm2]

CSi Capacitncia do camada de silcio por unidade de rea [F/cm2]

dmx Espessura da camada de depleo mxima [nm]

EC Nvel de energia da faixa de conduo [eV].

EF Nvel de energia de Fermi [eV].

Eg Nvel de energia da faixa proibida [eV].

Ei Nvel intrnseco do semicondutor [eV].

EV Nvel de energia da faixa de valncia [eV].

ID Corrente de dreno [A].

IDS Corrente entre dreno e fonte [A].

K Constante de Boltzmann [1,38066 x 10-23 J/K]

L Comprimento do canal do transistor [m]

Na Concentrao de impurezas aceitadoras [cm-3].

NaSUB Concentrao de dopantes no substrato [cm-3]

Nd Concentrao de impurezas doadoras [cm-3].

ni Concentrao intrnseca de portadores [cm-3].

Nit Densidade de armadilhas de interface [eV-1.cm-2].

Nitf Densidade de armadilhas da primeira interface [eV-1.cm-2].

 15

Nitb Densidade de armadilhas da segunda interface [eV-1.cm-2].

Q Carga elementar do eltron [C]

Qdepl Carga de depleo total no camada de silcio por unidade de rea

[C/cm2]

Qinv Carga de inverso por unidade de rea [C/cm2]

QS2 Carga de inverso na interface camada de silcio/xido enterrado por

unidade de rea [C/cm2]

Qox Densidade de carga fixa no xido [C/cm2]

Qox1 Densidade de carga fixa no xido de porta [C/cm2]

Qox2 Densidade de carga fixa no xido enterrado [C/cm2]

Qox3 Densidade de carga fixa no substrato [C/cm2]

SS Inclinao de sublimiar [mV/dc]

SSB Inclinao de sublimiar da interface camada de silcio/xido enterrado

[mV/dc]

SSB,acc Inclinao de sublimiar da interface camada de silcio/xido enterrado

com a segunda interface em acumulao [mV/dc]

SSB,depl Inclinao de sublimiar da interface camada de silcio/xido enterrado

com a segunda interface em depleo [mV/dc]

SSF Inclinao de sublimiar da interface filme de xido de porta/Silcio

[mV/dc]

T Temperatura [K].

toxb Espessura do xido enterrado [nm]

toxf Espessura do xido de porta [nm]

tSi Espessura do camada de silcio [nm]

VD Tenso aplicada ao dreno [V].

VDS Tenso aplicada entre dreno e fonte [V].

VFB Tenso de faixa plana [V]

 16

VG Tenso aplicada na porta [V]

VGB Tenso aplicada ao substrato (ou porta de trs) do transistor [V].

VGF Tenso aplicada porta (da frente) do transistor [V].

VGS Tenso aplicada entre dreno e fonte [V].

VS Tenso aplicada na fonte [V]

VT Tenso de limiar [V]

VTB Tenso de limiar da interface camada de silcio/xido enterrado [V]

VTF Tenso de limiar da interface filme de xido de porta/Silcio [V]

VTF,acc Tenso de limiar da interface filme de xido de porta/Silcio com a

segunda interface em acumulao [V]

VTF,depl Tenso de limiar da interface filme de xido de porta/Silcio com a

segunda interface em depleo [V]

VTF,inv Tenso de limiar da interface filme de xido de porta/Silcio com a

segunda interface em inverso [V]

W Largura do canal do transistor [m]

Si Permissividade do Silcio no vcuo [F/cm]

F Potencial de Fermi do semicondutor [V]

MS Diferena da funo trabalho entre metal e Silcio [V]

MS1 Diferena da funo trabalho entre metal de porta/camada de silcio

[V]

MS2 Diferena da funo trabalho entre camada de silcio/substrato [V]

S1 Potencial da superfcie na interface xido de porta/camada de silcio

[V]

S2 Potencial da superfcie na interface camada de silcio/xido enterrado

[V]

SUB Queda de potencial no substrato [V]

Efeito de corpo [V1/2]

 17

SUMRIO

AGRADECIMENTOS ............................................................................. 3

RESUMO..................................................................................................5

ABSTRACT............................................................................................ 7

LISTA DE FIGURAS.................................................................................9

LISTA DE TABELAS ............................................................................12

LISTA DE SIGLAS E ABREVIATURAS ...............................................13

LISTA DE SMBOLOS ..........................................................................14

1 INTRODUO ................................................................................................ 19

1.1 Histrico e Motivao ............................................................................. 19

1.2 Objetivo.................................................................................................. 24

1.3 Estrutura do Trabalho ............................................................................. 24

2 CONCEITOS BSICOS.................................................................................. 26

2.1 Tecnologia SOI........................................................................................... 26

2.1.1 Tenso de Limiar ........................................................................... 28

2.1.2 Curvas ID x VGF ............................................................................... 31

2.1.3 Inclinao de Sublimiar .................................................................. 31

2.1.4 Efeito do Substrato ( ) ................................................................... 34

3 PLANO DE TERRA EM UTBB SOI ................................................................ 38

3.1 Dispositivos Analisados e Simulaes ................................................... 38

3.1.1 Dados Experimentais ..................................................................... 38

3.1.2 Simulaes Numricas .................................................................. 39

3.2 UTBB (Ultra thin Body and Buried Oxide) .............................................. 41

3.3 Implantao do Plano de Terra (Ground Plane - GP) ............................ 41

3.4 Anlise da Tenso de Limiar e da Inclinao de Sublimiar .................... 44

4 EFEITO DO SUBSTRATO NO UTBB SOI ...................................................... 35

 18

4.1 UTBB SOI...............................................................................................

Erro! Indicador no definido.

4.2 Anlise da concentrao de eltrons na segunda interface ................... 53

4.3 Anlise do efeito da implantao de plano de terra (GP) em transistores

de 70 nm................................................................................................ 56

4.4 Anlise da influncia da temperatura ..................................................... 65

4.4.1 Anlise do potencial interno do substrato variando-se a

temperatura............................................................................... 69

5 CONCLUSES E SEQUNCIA DO TRABALHO ........................................... 72

PUBLICAES GERADAS ..................................................................74

REFERNCIAS .....................................................................................75

ANEXO A EXEMPLO: LINHAS DE COMANDO DE SIMULAO....78

 19

1 INTRODUO

1.1 Histrico e Motivao

A evoluo da eletrnica teve um grande marco com a criao dos primeiros

circuitos integrados (CI). No ano de 1961 os transistores passaram a ser construdos

em dimenses reduzidas, recebendo o nome de microeletrnica. [1] [2]

O transistor de efeito de campo (MOSFET) o principal componente de um

CI. O termo MOSFET vem do funcionamento do transistor, que se baseia no controle

do fluxo de corrente ao longo do dispositivo, a partir do campo gerado por uma

estrutura Metal xido Semicondutor (MOS) e uma tenso aplicada no terminal

de porta.

A Lei de Moore diz que o nmero de componentes em um CI dobra

aproximadamente a cada 24 meses (Figura 1.1), devido rpida evoluo da

tecnologia, hoje chegando faixa de integrao de mais de um bilho de

componentes por CI, conhecido como GSI (Giga Scale Integration).

Porm com a diminuio do tamanho dos componentes, outros efeitos (e

muitos deles indesejveis) foram surgindo ao longo dos anos, como por exemplo, o

efeito de canal curto (Short Channel Effect - SCE) que decorrente da diminuio

do comprimento do canal do transistor.

Tentando manter essa tendncia, as empresas, indstrias, laboratrios,

universidades entre outros, testam e projetam transistores baseados em novas

estrutura e materiais ao longo dos anos.

 20

Figura 1.1 Grfico representando a Lei de Moore

Fonte: http://pt.wikipedia.org/wiki/Lei_de_Moore

A tecnologia MOS convencional (Metal-Oxide-Semiconductor) uma

tecnologia muito utilizada at os dias de hoje. Porm, com o e avano nos estudos,

novas tecnologias foram sendo tambm utilizadas, como por exemplo a tecnologia

SOI (Silicon-On-Insulator).

Percebe-se nas Figura 1.2 e Figura 1.3 que uma das principais vantagens da

tecnologia SOI em relao tecnologia MOS convencional a maior integrao dos

transistores e simplicidade na fabricao.

 21

Figura 1.2 Estrutura CMOS convencional

Fonte: Autor

Na tecnologia MOS convencional, uma das maneiras para realizar o

isolamento dos transistores a criao de cavidades de isolamento (que ocupam

uma rea muito grande) e a realizao de implantaes de alta dopagem. J na

tecnologia SOI, o xido enterrado realiza essa funo ocupando uma rea bem

menor.

Figura 1.3 Estrutura SOI CMOS

Fonte: Autor

Alm da maior densidade de integrao, podemos citar como vantagens a

eliminao do efeito tiristor parasitrio (latch-up), menor capacitncia de juno,

 22

maior resistncia radiao, menor efeito de canal curto, melhor inclinao de

sublimiar, entre outros. [3]

Num transistor SOI, trs interfaces so as estudadas para entender o

funcionamento do transistor. Como mostra a Figura 1.4 a primeira interface a

interface entre o xido de porta e a camada de silcio, a segunda interface a

interface entre a camada de silcio e o xido enterrado e por fim, a terceira interface

entre xido enterrado e substrato.

Figura 1.4 Esquema de um transistor em lmina SOI destacando as trs interfaces estudadas.

Fonte: Autor

Atualmente, duas so as frentes mais promissoras para um menor

escalamento. A primeira de transistores em trs dimenses, onde uma grande

melhoria observada na presena de mais de uma porta (SOI MuGFETs SOI

Multiple Gate Field Effect Transistors) [4], como destacado na Figura 1.5,

melhorarando o controle do canal. A outra frente continua sendo de transistor SOI

planar, porm baseada na diminuio das espessuras das camadas e silcio (tSi) e
 23

de xido enterrado (toxb) (UTBB SOI MOSFETs Ultra Thin Body and Buried Oxide

SOI MOSFETs).

Figura 1.5 Modelo de transistores com a) porta simples; b) porta dupla (MuGFET) e c) porta tripla
(MuGFET)

Fonte: Autor

Na Figura 1.5 pode-se observar dois exemplos de transistores 3D. No

primeiro caso, Figura 1.5 a-) temos um transistor SOI MOSFET tradicional com porta
simples, onde a conduo da corrente feita apenas pelo plano de cima do
transistor. No caso b-) temos um transistor 3D de duas portas, uma em cima e outra
embaixo do canal, assim aprimorando o controle da passagem de corrente no canal.
No ltimo mostrado na Figura 1.5 c-) temos um dispositivo 3D de porta tripla, onde
temos conduo de corrente nas 3 superfcies da aleta.

Um dos dispositivos candidatos a dar continuidade ao alto nvel de integrao

dos dispositivos e seguir a Lei de Moore o UTBB SOI MOSFET.

O funcionamento dele igual ao de um transistor SOI convencional, porm

devido s espessuras da camada de silcio e do xido enterrado serem muito
pequenas, h um grande acoplamento entre as interfaces, gerando diferentes
efeitos, que sero focos desta dissertao.
 24

1.2 Objetivo

O objetivo deste trabalho estudar terica (usando modelo analtico) e

experimentalmente alguns dos diferentes efeitos gerados pelo forte acoplamento
entre a porta e o substrato do UTBB SOI MOSFET, dando nfase ao efeito do
substrato.

Dispositivos com dois diferentes comprimentos de canal foram estudados. Um

com canal longo de 10 m e o outro com canal curto de 70 nm.

Verificar atravs de simulaes numricas a concentrao de eltrons ao

longo do canal em diferentes condies de polarizao para entender melhor a
relao entre as 3 interfaces do transistor (Figura 1.4).

Analisar o potencial interno do transistor variando a temperatura a fim de

observar o comportamento do potencial no camada de silcio e nos xidos de porta e
enterrado.

As anlises sero feitas em dispositivos com e sem implantao de plano de

terra (Ground Plane GP), e as simulaes numricas so feitas com diferentes
valores de concentrao de substrato.

1.3 Estrutura do Trabalho

Este trabalho est dividido em cinco captulos, cuja descrio est

apresentada abaixo:

Captulo 1 - INTRODUO: Este captulo apresenta o histrico de evoluo

da microeletrnica e caractersticas gerais da tecnologia SOI. Tambm so
apresentados nesse captulo a motivao e objetivo do trabalho e sua estrutura.

Captulo 2 - CONCEITOS BSICOS: Neste captulo a tecnologia SOI

descrita com mais detalhes, comparando com a tecnologia MOS convencional e
dando nfase em algumas de suas principais caractersticas, como tenso de limiar
e inclinao de sublimiar.

Captulo 3 - PLANO DE TERRA EM UTBB SOI: Para uma melhoria nas

caractersticas do transistor SOI, feita uma implantao abaixo do xido enterrado,
 25

conhecida como Plano de Terra (ou Ground Plane GP), este captulo, explica e
detalha as melhorias ocorridas com essa implantao.

Captulo 4 - Modelo Analtico representando variao da queda de potencial

no substrato: Este captulo aborda o foco principal do trabalho que o efeito do
substrato no UTBB SOI. Resultados simulados, tericos e experimentais so
mostrados e comparados para uma anlise do efeito que o substrato do transistor
apresenta.

Captulo 5 - CONCLUSES E SEQUNCIA DO TRABALHO: O ltimo

captulo aborda as concluses do trabalho e sustes para complementar o trabalho.
 26

2 CONCEITOS BSICOS

Neste captulo sero apresentados os principais conceitos dos transistores

SOI e parmetros importantes que foram analisados durante o trabalho.

2.1 Tecnologia SOI

O transistor com estrutura SOI (Silicon-on-Insulator), mostrado na Figura 2.1,

tem como principal mudana em relao estrutura MOS convencional presena
de uma camada de xido enterrado logo abaixo do canal do transistor. A presena
dessa camada isolante traz vrias vantagens no funcionamento do dispositivo.

Nessa figura temos como parmetros importantes para anlise: t oxf

espessura do xido de porta, tSi espessura do camada de silcio, toxb espessura
do xido enterrado, L comprimento do canal, W- largura do canal, VGF - tenso
aplicada na porta, VS tenso aplicada na fonte, VD tenso aplicada no dreno e
VGB tenso aplicada no substrato.

Figura 2.1 Exemplo de dispositivo SOI nMOSFET.

Fonte: Autor
 27

Pode-se citar como principais vantagens: melhor isolao eltrica entre os

transistores que existem na mesma lmina, maior escalamento, controle do canal
melhorado, menor capacitncia de juno, maior resistncia a radiao, processo
mais simples a partir da lmina SOI, chaveamento mais rpido entre outras [3]

Os transistores SOI podem ser divididos em dois tipos principais:

Parcialmente depletados (PD SOI MOSFET - Partially depleted SOI

MOSFET) so aqueles que a espessura da camada de silcio grande
o suficiente para que a mxima regio de depleo da primeira e
segunda interface somadas fique abaixo da espessura do canal (tSi >
2xdmx).
Totalmente depletados (FD SOI MOSFET - Fully depleted SOI
MOSFET) so aqueles em que a espessura da camada de silcio
menor que a mxima regio de depleo de uma das interfaces (t Si <
xdmx).

(2.1)

onde a mxima largura da regio de depleo, a permissividade do

silcio, o potencial de Fermi do semicondutor e a concentrao de
dopantes no corpo, onde

( ) (2.2)

onde

onde k a constante de Boltzmann, T a temperatura em Kelvin, q a carga do

eltron, ni a concentrao intrnseca de portadores e Eg a largura da faixa
proibida.

As Figura 2.2a 2.2b mostram as faixas de energia dos dois tipos de transistores
citados.
 28

Figura 2.2 Diagrama de faixas de energia de um dispositivo parcialmente depletado (a) e um

totalmente depletado (b) desprezando-se a queda de potencial no substrato

Fonte: Autor.

2.1.1 Tenso de Limiar

A tenso de limiar a tenso que, aplicada na porta, gera o nmero suficiente

de portadores livres na primeira interface de forma a propiciar a conduo.

MOS Convencional

Em dispositivos MOSFET convencionais, essa tenso de limiar, pode ser

calculada atravs da equao (2.3).

(2.3)

onde a capacitncia do xido por unidade de rea (expresso tambm pela

relao de ox/tox) e a tenso de faixa plana.
 29

O valor de pode ser obtido a partir da diferena de funo trabalho entre o

metal de porta e o silcio , a capacitncia do xido e a densidade de cargas
fixas no xido conforme equao (2.4).

(2.4)

SOI MOSFET

a) Parcialmente Depletado

Como nos dispositivos SOI parcialmente depletados a regio de depleo da

primeira interface no interage com regio de depleo da segunda interface, o
comportamento desse transistor em relao tenso de limiar semelhante de
um MOS convencional, equao (2.3).

b) Totalmente Depletado

Nos dispositivos SOI totalmente depletados h uma interao entre a primeira

e a segunda interface. Assim, a tenso aplicada na porta (VGF), por exemplo, alm
de influenciar no potencial da primeira interface, gera mudanas tambm na
segunda interface. Analogamente a tenso aplicada no substrato (VGB), alm de
influenciar no potencial da segunda interface, influencia tambm no potencial da
primeira interface. Usando o modelo de Lim & Fossun [11], tem-se as equaes (2.5)
e (2.6) que regem essa interao entre o potencial das duas interfaces ( e )e
as tenses aplicadas na porta (VGF) e no substrato (VGB).

( ) (2.5)

( ) (2.6)

onde a diferena da funo trabalho entre o metal de porta e a camada de

silcio (tSi), a densidade efetiva de cargas fixas na primeira interface, a
 30

capacitncia na camada de silcio por unidade de rea, o potencial de

superfcie na primeira interface, o potencial de superfcie na segunda interface,
a carga de depleo total na camada de silcio por unidade de rea, a
carga de inverso por unidade de rea na primeira interface, a diferena da
funo trabalho entre o substrato e a camada de silcio, a densidade efetiva
de cargas fixas na segunda interface, a carga na segunda interface por
unidade de rea.

A partir dessas equaes possvel determinar a tenso de limiar para

dispositivos totalmente depletados em funo da condio da segunda interface.

b.1) Segunda interface em acumulao

Quando a segunda interface esta em acumulao, o potencial de superfcie

zero, admite-se que a carga de inverso seja zero e para inverter a primeira
interface o potencial igual a . Aplicando-se estas condies na equao
(2.5), resulta na equao (2.7).

( ) (2.7)

b.2) Segunda interface em inverso

Quando a segunda e a primeira interface estiverem em inverso, os potenciais

o e so iguais a e admite-se que a carga de inverso seja zero.
Aplicando-se estas condies na equao (2.5), resulta na equao (2.8).

(2.8)

b.3) Segunda interface em depleo

Quando a segunda interface esta em depleo o potencial entra em uma

condio especial onde sempre maior que zero, porm nunca chegar a .
Assim a tenso de limiar depender da tenso aplicada no substrato . Como
indicado na equao (2.9)

(2.9)
 31

2.1.2 Curvas ID x VGF

Como nos dispositivos SOI MOSFETs totalmente depletados pode ocorrer a

interao entre as duas interfaces, as curvas de corrente de dreno em funo da
tenso aplicada na porta, podem ser divididas em quatro regies (Figura 2.3). [12].

Figura 2.3 Corrente de dreno (IDS) em funo da tenso de porta (V GF) para diferentes valores de
tenso de substrato (VGB).

Fonte: COLINGE, J.P. Silicon-On-Insulator Technology: Materials to VLSI. 3rd Ed. Massachusetts:
Kluwer Academic Publishers, 2004.

Na regio A, percebe-se que a corrente na 2 interface est presente, e

influnciando no nvel de corrente diretamente, mesmo com a 1 interface em
acumulao. Na regio B, a 2 interface est depletada, assim no h influncia da
corrente da segunda interface, outro fator que a tenso de limiar depende da
tenso do substrato (equao 2.9). Na regio C pode-se observar que h um mnimo
deslocamento mnimo da curva, notando-se que a tenso no substrato no tem tanta
influncia na tenso de limiar, uma vez que a 2 interface est em acumulao. Na
regio D, tanto a 1 como a 2 interfaces esto depletadas, porm a 2 est prxima
da inverso, fazendo com que qualquer aumento na tenso de porta leve inverso
da 2 interface. [3]

2.1.3 Inclinao de Sublimiar

A inclinao de sublimiar (SS) um parmetro que determina o quo rpido o

transistor demora a sair do estado de corte para o estado de conduo.
 32

Ela determinada atravs do inverso da derivada do logartmico da corrente

de dreno em funo da tenso de porta, conforme equao (2.10) e ilustrado na
Figura 2.4.

(2.10)

Figura 2.4 Corrente de dreno (ID) em funo da tenso de porta (VGF)

-4
10

-6
10 blim
iar
-8
10
ID [A]

e Su

-10
o d

10
ina

-12
10
Incl

-14
10
-0,5 0,0 0,5 1,0 1,5 2,0
VGF [V]

Fonte: Autor

Em dispositivos SOI totalmente depletados, com a segunda interface

depletada, a expresso completa para a inclinao de sublimiar da primeira interface
(SSF) dada pela equao (2.11) [3].

[( ) ] (2.11)

onde e so as capacitncias de armadilhas de interfaces xido de

porta/camada de Silcio e camada de Silcio/xido enterrado. Sendo e
a densidade de armadilhas de interface.

Desprezando as capacitncias de armadilhas de interface obtm-se a

equao (2.12).

[ ] (2.12)
 33

Na literatura podemos encontrar que, o menor valor para inclinao de

sublimiar quando 60 mv/dc em temperatura ambiente (T=300 K) [3].

Em dispositivos SOI totalmente depletados com a segunda interface em

acumulao, a expresso completa para inclinao de sublimiar da primeira interface
dada por

[ ] (2.13)

A expresso da inclinao de sublimiar da primeira interface, desprezando as

capacitncias de armadilhas de interface (Cit), pode ser generalizada como infica a
equao (2.14).

(2.14)

Onde n o fator de corpo, sendo n = 1+ . [3].

Para dispositivos MOS convencional,

Em dispositivos SOI com a segunda interface em acumulao

Em dispositivos SOI com a segunda interface em depleo o valor de pode

ser escrito por, .

Numericamente falando, tem-se a seguinte relao

n SOI totalmente depletado < n MOS convencional < n SOI segunda interface acumulada

Portanto, menor inclinao de sublimiar no SOI totalmente depletado e um

melhor desempenho em relao ao MOS convencional.
 34

2.1.4 Efeito de Corpo ( )

Parcialmente Depletado

O efeito de corpo em um dispositivo SOI parcialmente depletado o mesmo

do MOS convencional se for feito .contato de corpo. Sem contato de corpo a
influencia de VGB em VTF zero.

Totalmente Depletado

No dispositivo SOI totalmente depletado o efeito do substrato se apresenta de

maneira diferente dos demais dispositivos citados.

A variao da tenso de limiar em funo da variao da tenso de substrato

pode ser obtida atravs da derivada das expresses (2.7), (2.8) e (2.9) em funo de
VGB resultando nas equaes (2.13) (2.14) e (2.15) respectivamente.

(2.13)

(2.14)

(2.15)

Quando uma polarizao suficientemente negativa for aplicada no substrato,

a segunda interface entra em acumulao e o valor de S2 igual a 0 V (constante),
no mais influenciando no valor da tenso de limiar da primeira interface (equao
2.13).

Do mesmo modo pode-se considerar que S2 igual a 2F quando a segunda

interface est invertida, e o aumento da polarizao do substrato mantm
(constante) e portanto no influencia na tenso de limiar da primeira interface
(equao 2.14).
 35

A equao (2.15) s tem validade se a camada de silcio estiver totalmente

depletada.

Baseado nessas condies, a figura 2.5 mostra a variao da tenso de limiar

da primeira interface em funo da tenso aplicada no substrato.

Figura 2.5 Modelo da variao da tenso de limiar da primeira interface para diferentes tenses de
substrato, potencial do substrato SUB = 0 V .

Fonte: COLINGE, J.P. Silicon-On-Insulator Technology: Materials to VLSI. 3rd Ed. Massachusetts:
Kluwer Academic Publishers, 2004.

2.2 Modelo Analtico representando variao da queda de potencial no

substrato

O modelo proposto por Martino et al [12] para o efeito do substrato em

dispositivos SOI composto pelas equaes (2.16) e (2.17) propostas por
Lim&Fossum [11] e mais uma terceira equao (2.18) que leva em considerao o
potencial na 3 interface [12].

( ) (2.16)

( ) (2.17)
 36

[ ( ) ] (2.18)

onde:

(2.19)

(2.20)

(2.21)

(2.22)

Desprezando o termo e incluindo o potencial na 3 interface, deve-se

reescrever a equao (2.17) como mostrada na equao (2.23):

( ) (2.23)

O conjunto de equaes (2.16), (2.17) e (2.23) representam o comportamento

do SOI MOSFET incluindo o efeito do substrato (variao de ) [12].

Os valores de VGBmx e VGBmin, expressos pelas equaes (2.19) e (2.20)

podem so representados na Figura 2.6 pelos pontos A e B respectivamente.

A Figura 2.6 mostra um comparativo da curva de tenso de limiar da primeira

interface em funo da tenso de substrato para as condies de e com
variando de 0V a .
 37

Figura 2.6 Curva de tenso de limiar da primeira interface, levando em considerao a variao da
queda de potencial no substrato. Ponto A tenso de substrato mxima (V GBmx) e ponto
B, tenso de substrato mnima (VGBmin).

Fonte: Autor.
 38

3 PLANO DE TERRA EM UTBB SOI

Neste captulo ser estudado o plano de terra (Ground Plane GP) desde
sua dopagem (implantao) at as influncias bsicas na tenso de limiar e na
inclinao de sublimiar.

3.1 Dispositivos Analisados e Simulaes

3.1.1 Dados Experimentais

Neste trabalho foram utilizados dispositivos UTBB SOI fabricados no centro

de pesquisa imec/Blgica.

Figura 3.1 Esquema do transistor UTBB SOI com a presena de Plano de Terra abaixo do xido
enterrado

Fonte: Autor

Os dispositivos estudados tm como caractersticas comuns xido de porta

(toxf) de 5 nm, espessura da camada de silcio (tSi) de 6nm, xido enterrado (toxb) de
18 nm, largura do canal (W) de 1m e material de porta TiN.

O valor de toxf relativamente alto, pois os transistores estudados foram

projetados para o estudo de memria, no qual a fuga de corrente pela porta
extremamente prejudicial.
 39

Entre os dispositivos analisados, parte deles no possuem implantao no

substrato (aproximadamente 1x1015cm-3) e os outros que possuem implantao de
plano de terra - GP (aproximadamente 1x1018cm-3) logo abaixo do xido enterrado.

Sero analisados transistores com comprimento de canal de 10 m e 70 nm.

Assim, tem-se quatro tipos de dispositivos diferentes: L=70 nm com GP,

L=10 m com GP, L = 70 nm sem GP e L = 10 m sem GP.

3.1.2 Simulaes Numricas

A utilizao de simuladores no trabalho tem como principais funes ampliar o

entendimento do dispositivo e facilitar a anlise dos dados.

Para esse trabalho foi utilizada o simulador numrico ATLAS, desenvolvido

pela Silvaco.[15]

O ATLAS permite simular a operao de dispositivos bidimensionais ou

tridimensionais, visualizar estruturas geradas, curvas, parmetros fsicos e eltricos
dos dispositivos e tambm calibrar os simuladores para melhor aproximao com a
realidade.

Para esse trabalho, foram feitas simulaes bidimensionais, utilizando os

modelos: CVT, BGN e SRH.

CVT: Modelo de degradao da mobilidade nas interfaces proposto por

Lombardi [19]

BGN: Este um modelo dependente da temperatura que considera o

estreitamento da faixa proibida devido ao alto campo eltrico.

SRH (ShockleyReadHall): Modelo de gerao-recombinao de portadores,

este processo envolve a troca de portadores entre a faixa de conduo e de valncia
descrito pela equao 2.1 [18]

Um exemplo de arquivo de entrada com as linhas de comando para

determinar curvas de corrente de dreno em funo de tenso de substrato pode ser
visto no ANEXO A
 40

3.1.2.1 Ajuste de carga de interface em simulaes

Nas simulaes numricas realizadas um parmetro muito importante

utilizado para fazer o ajuste com as medidas experimentais foi a densidade de
armadilha de interface da primeira, Nit1, e da segunda, Nit2, interfaces.

A partir de curvas experimentais, pode-se calcular os valores de inclinao de

sublimiar quando a segunda interface do dispositivo est em acumulao (SSB,acc) e
tambm em depleo (SSB,depl).

As equaes (3.1) e (3.2) foram utilizadas para se determinar os valores de

Nit1 e Nit2 a partir dos valores de SS B,acc e SS B,depl extrados experimentalmente

[21][25].

kT C Si Cit
SS B,acc = ln(10) 1 + 2
(3.1)
q C ox2

( CSi ( Cit1 + C ox1 )

SS B,depl
kT
= ln(10) 1 +
Cit2 ( CSi + Cit1 + C ox1 )
+
q C ox2 C ox2 (3.2)

(3.3)

Isolando-se Cit2 da equao (3.1) obteve-se o valor de Nit2 (Cit2 = qNit2). Com
o valor de Nit2 e SSB,depl, isolou-se o Cit1 e consequentemente Nit1, atravs da
equao (3.2)

Depois de algumas simulaes, um ajuste no valor de Nit1 e Nit2 foi feito e

conclui-se que para efeito de simulao os valores Nit1= Nit2 = 2x1011 e.V-1cm-2 eram
compatveis aos resultados experimentais para os transistores de canal de 10 m.
 41

3.2 UTBB (Ultra thin Body and Buried Oxide)

O UTBB surgiu como uma alternativa promissora para manter o alto

escalamento de dispositivos em um circuito integrado. Suas caractersticas fsicas,
as que do o nome ao dispositivo, so as pequenas espessuras da camada de
silcio e do xido enterrado.

A diminuio das camadas gera um forte acoplamento da porta com o

substrato, assim a tenso de limiar pode ser controlada mais facilmente pela tenso
aplicada no substrato (VGB) do que em dispositivos com camadas mais espessas.
Um melhor controle na induo do efeito de corpo flutuante, diminuio do efeito de
canal curto (SCE Short Channel Effect) e menor resistncia trmica esto entre
outras vantagens do UTBB SOI em relao ao SOI convencional. [3] [8] [9] [10] [14]

3.3 Implantao do Plano de Terra (Ground Plane, GP)

Em um transistor UTBB sem implantao adicional do substrato, a regio de

depleo formada abaixo do xido enterrado pode ser grande o suficiente para que
se aumente o valor equivalente do xido enterrado.

A implantao do GP uma alternativa para se reduzir/ eliminar esse efeito

de depleo formado no substrato logo abaixo do xido enterrado.

A Figura 3.2 mostra curvas simuladas de corrente de dreno em funo da

tenso no substrato na escala logartmica com diferentes valores de concentrao
de substrato para representar o efeito da presena do GP nos transistores UTBB
SOI. [13]. Nesse caso, as simulaes foram feitas para transistores com xido de
porta de 5 nm, camada de silcio de 50 nm e xido enterrado de 10 nm.

Percebe-se na figura 3.2 que a medida que a concentrao do substrato

aumenta (de NaSUB = 1015 cm-3 at NaSUB = 5x1018 cm-3) uma anomalia (kink)
percebida na curva vai diminuindo at desaparecer.
 42

Figura 3.2 Curva simulada da corrente de dreno (ID) em funo da tenso de substrato (VGB), para
diversos valores de concentrao no substrato (NaSUB).

-4
10 Simulado
-6
10
toxf = 5 nm
-8
W= 1m tSi = 50 nm
10 L= 1m
IDS [A]

VDS= 25 mV toxb = 10 nm
-10 VGF = 0 15 -3
10 Na = 10 cm

-12
10 15 16 17 18 18 -3
NaSUB = 10 ,10 ,10 ,10 ,5x10 cm
-14
10
-1 0 1 2 3 4 5
VGB [V]

Fonte: Autor

A Figura 3.3 mostra curvas experimentais de corrente de dreno em funo da

tenso aplicada no substrato na escala logartmica para dois dispositivos diferentes
de canal longo de 10 m. Um deles possui GP abaixo do xido enterrado e o outro
no possui nenhuma implantao. Esses dispositivos tem o xido de porta de 5 nm,
camada de silcio de 6 nm e xido enterrado de 18 nm.

Nessas curvas experimentais podemos perceber que nos dispositivos com a

presena do GP essa anomalia (kink) desaparece assim como visto na figura 3.2.
 43

Figura 3.3 Curva experimental da corrente de dreno (ID) em funo da tenso de substrato (VGB),
para dispositivos com e sem GP.

-4 Com GP
10 Sem GP
-6
10
IDS [A]

-8 VGF = -0,4 -0,2 0.0 V

10
-10
10
toxf = 5 nm W = 1 m
-12
10 tSi = 6 nm L = 10 m
toxb = 18 nm T = 25 C
-14
10
-4 -2 0 2 4
VGB [V]

Fonte: Autor

A Figura 3.4 mostra curvas experimentais de corrente de dreno em funo da

tenso de substrato para uma grande faixa de variao de tenso aplicada na porta
(VGF) na escala linear para dispositivos com e sem GP.

Figura 3.4 Corrente de dreno (ID) em funo da tenso de substrato (VGB), para diversos valores de
tenso de porta (VGF), com e sem GP.

2,5
VGF = 1,0 V
2,0 Sem GP (passo 0,2)
Com GP
1,5 tSi = 6 nm
ID [A]

toxf = 5 nm
1,0 toxb = 18 nm
W = 1 m
0,5 L = 10m
T = 25C
0,0 VGF = -1,0 V

-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 44

Pode-se observar na Figura 3.4 que para valores mais positivos de VGF as
curvas sem GP apresentam uma anomalia.

As anomalias vistas nas figuras 3.2, 3.3 e 3.4, so provenientes do mesmo

efeito. Quando a terceira interface est em acumulao, ou seja, valores mais
positivos de VGB, o valor do potencial do substrato ( ) constante e
aproximadamente zero. medida que a terceira interface passa da acumulao
para depleo o potencial de substrato passa a variar, influenciando no nvel de
corrente e na tenso de limiar do dispositivo.

Essa variao de a responsvel pela anomalia apresentada nas

curvas sem GP para VGF positivos.

3.4 Anlise da Tenso de Limiar e da Inclinao de Sublimiar

Para efeito de comparao, colocaram-se juntas as curvas experimentais e

simuladas da tenso de limiar da primeira interface (V TF) em funo da tenso
aplicada no substrato. Para dispositivos sem GP (figura 3.5) e com GP (figura 3.6)

Figura 3.5 - Curvas de tenso de limiar da primeira interface (VTF) em funo de VGB para valores
simulados e experimentais, em dispositivos sem GP para L = 10 m

2,0

1,5 15 -3
Simulado NaSUB = 10 cm
1,0 Experimental sem GP

0,5
VTF [V]

0,0 tSi = 6 nm B A
toxf = 5 nm
-0,5 t = 18 nm
oxb
-1,0 W = 1 m
L = 10 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 45

Figura 3.6 - Curvas de tenso de limiar da primeira interface (VTF) em funo de VGB para valores
simulados e experimentais, em dispositivos com GP para L = 10 m

2,0

1,5 18
Simulado NaSUB = 10 cm
-3

Experimental com GP
1,0

0,5
VTF [V]

0,0 tSi = 6 nm
toxf = 5 nm
-0,5 t
oxb = 18 nm
-1,0 W = 1 m
L = 10 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

A tenso de limiar (VT) foi extrada pelo mtodo da segunda derivada que se
baseia na extrao de VT atravs do valor do ponto mximo do pico existente na
segunda derivada da curva ID x VG. [22]

Atravs das figuras 3.5 e 3.6, pode-se perceber que o simulador utilizado
representa bem o efeito de substrato nos dispositivos SOI UTBB.

A figura 3.7 mostra curvas simuladas fazendo a comparao da tenso de

limiar da segunda interface (VTB) em funo da tenso de porta (VGF) dos
dispositivos com e sem GP.

Na Figura 3.7 percebe-se que a presena do GP aumenta a tenso de limiar

da segunda interface, para valores positivos de V GF a influncia do GP maior
ainda, pois a regio que a ausncia do GP gera variaes no potencial interno do
substrato ( ).
 46

Figura 3.7 Curvas simuladas de tenso de limiar da segunda interface (VTB) em funo da tenso
de porta (VGF), com e sem GP para L = 10 m.

Simulado
3

1 tSi = 6 nm
VTB [V]

toxf = 5 nm
0 t = 18 nm
oxb
W = 1 m
-1 L = 10m Com GP
T = 25C Sem GP
-2
-1,2 -0,8 -0,4 0,0 0,4 0,8
VGF [V]

Fonte: Autor

A figura 3.8 mostra curvas simuladas fazendo a comparao da tenso de

limiar da primeira interface (VTF) em funo da tenso de substrato (VGB) dos
dispositivos com e sem GP.

Figura 3.8 Curvas simuladas de tenso de limiar da primeira interface (V TF) em funo da tenso de
substrato (VGB), com e sem GP para L = 10 m.

1,50

Simulado
1,25

1,00
VTF [V]

0,75 tSi = 6 nm
toxf = 5 nm
0,50
t = 18 nm
oxb
W = 1 m
0,25 Com GP
L = 10m
Sem GP
T = 25C
0,00
-5 -4 -3 -2 -1 0
VGB [V]

Fonte: Autor
 47

Na Figura 3.8 o valor da tenso de limiar da primeira interface, V TF, sofre um

aumento com a presena do GP. Pode-se perceber que a presena do GP faz com
que a inclinao da curva VTF x VGB se modifique. Um dos fatores que pode
ocasionar essa mudana na curva a conduo pela segunda interface, uma vez
que o VGB est aumentando.

Outro parmetro que foi analisado para verificar a influncia do GP foi a

inclinao de sublimiar da primeira interface (SSF) e da segunda interface (SSB).

A figura 3.9 mostra curvas de inclinao de sublimiar da primeira interface

(SSF) em funo da tenso aplicada no substrato (V GB), baseadas em dados
simulados.

A figura 3.10 mostra curvas de inclinao de sublimiar da segunda interface

(SSB) em funo da tenso aplicada na porta (VGF), baseadas em dados simulados.

Figura 3.9 Curvas simuladas de inclinao de sublimiar da primeira interface (SS F) em funo da
tenso de substrato (VGB) com e sem GP para L = 10 m.

84
Sem GP
82 Com GP Simulado

80
SSF [mV/dc]

78

76 tSi = 6 nm
toxf = 5 nm
10%
74 t = 18 nm
oxb
W = 1 m
72 L = 10m
T = 25C

-5 -4 -3 -2 -1 0
VGB [V]

Fonte: Autor
 48

Figura 3.10 Curvas simuladas de inclinao de sublimiar da segunda interface (SS B) em funo da
tenso de porta (VGF) com e sem GP para L = 10 m.

260 Sem GP Simulado

Com GP

250
SSB [mV/dc]

240 tSi = 6 nm
toxf = 5 nm

t = 18 nm
230 oxb
W = 1 m
L = 10m
T = 25C
220 3%

-1,0 -0,8 -0,6 -0,4 -0,2 0,0

VGF [V]

Fonte: Autor

Na inclinao de sublimiar da primeira interface (SS F) em funo da tenso

aplicada no substrato (VGB), visto na figura 3.9, percebe-se que a presena do GP
diminui os valores de SSF em at 10% aproximando cada vez mais do valor mnimo
terico de 60 mV/dc.

Quando analisado a inclinao de sublimiar da segunda interface (SS B)

variando a tenso na porta (VGF) (figura 3.10) percebe-se que a presena do GP
influncia percentualmente em cerca de 3% nos valores de SSB.

Os valores apresentados de SSB esto acima de 200 mV/dc. Como visto nas
equaes (2.12) e (3.1), os valores de SSF e SSB dependem diretamente dos valores
de Cox1 e Cox2. Quando analisamos o valor de SSF o valor de Cox1 referente ao
xido de porta (toxf) e o de Cox2 referente ao xido enterrado (toxb).Como o valor do
xido enterrado maior que o valor do xido de porta, consequentemente o valor de
Cox2 ser menor que Cox1 fazendo com que o valor de SSB seja maior que SSF.
 49

4 EFEITO DO SUBSTRATO NO UTBB SOI

4.1 Anlise no Modelo Analtico

Atravs do modelo analtico citado na seo 2.2 foram analisadas curvas para
diferentes valores de camada de silcio, xido de porta, xido enterrado,
concentrao de substrato e concentrao no canal.

Variando a concentrao no substrato obtiveram-se curvas levando-se em

considerao o efeito do substrato e no levando em considerao esse efeito
( ), como mostram as figuras 4.1 e 4.2.

Figura 4.1 Curva terica de VTF em funo de VGB para diferentes valores de concentrao de
substrato

smbolos abertos - sem efeito do substrato

2,0 smbolos fechados - com efeito do substrato

1,5 15 -3
NaSUB = 10 cm
1,0 NaSUB = 10 cm
17 -3

0,5 18 -3
NaSUB = 10 cm
VTF [V]

0,0
tSi = 6 nm
-0,5
toxf = 5 nm W = 1 m
-1,0 toxb = 18 nm L = 10m
-1,5
-6 -4 -2 0 2 4 6
VGB[V]

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.
 50

Figura 4.2 Regio ampliada onde aparece o efeito do substrato da figura 4.1

simbolos abertos - sem efeito do substrato

simbolos fechados - com efeito do substrato
1,4
18 -3
VGBmin NaSUB=10 cm
1,2 17 -3
VGBmin NaSUB=10 cm
1,0 B 15 -3
VGBmin NaSUB=10 cm
VTF [V]

0,8

0,6
15 -3
NaSUB = 10 cm ~ ~
0,4 17 -3
B A=A=A
NaSUB = 10 cm

0,2 NaSUB = 10 cm
18 -3
B
-4 -3,39 VGB[V] -1,07 -0,08 1

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.

Os valores de VGBmin foram obtidos atravs da equao (4.5) e os valores de

VGBmax pela equao (4.4). Os dados obtidos esto na tabela 4.1.

Tabela 4-1 Valores de VGBmax e VGBmin para diferentes valores de NaSUB

NaSUB (cm-3) VGBmx (V) VGBmin (V) vGB

1015 0,57 -0,08 0,65
17
10 0,69 -1,07 1,76
1018 0,75 -3,39 4,14

Observando a equao (2.21) percebe-se que o aumento de NaSUB faz com

que o valor de VFB3 diminua. Na equao (2.19), quanto menor o valor de VFB3, maior
o valor de VGBmx. Na equao (2.22), o aumento de NaSUB faz com que VTF3
 51

aumente e consequentemente, como visto na equao (2.20), VGBmin diminui, como

pode-se conferir na tabela 4.1.

Variaram-se tambm os valores dos xidos de enterrado e porta para ver a

influncia desses parmetros na tenso de limiar da primeira interface (VTF), como
mostram as figuras 4.3 e 4.4 respectivamente.

Figura 4.3 Curva terica de VTF em funo de VGB para diferentes valores de toxb

2,0 toxb = 16 nm
1,5 toxb = 18 nm
1,0 toxb = 20 nm
0,5 tSi = 6 nm B A
VTF [V]

0,0 toxf = 5 nm
-0,5 W = 1 m
L = 10m
-1,0 -3
NaSUB = 1e15 cm
-1,5
-6 -4 -2 0 2 4 6
VGB[V]

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.

Figura 4.4 - Curva terica de VTF em funo de VGB para diferentes valores de toxf

2,0 toxf = 4 nm
1,5 toxf = 5 nm
1,0 toxf = 6 nm
0,5 tSi = 6 nm B A
VTF [V]

0,0 toxf = 5 nm
-0,5 W = 1 m
L = 10 m
-1,0 Na -3
SUB = 1e15 cm
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.
 52

Percebeu-se que no modelo analtico a variao de toxb e toxf tem um

comportamento contrrio. Uma vez que ao aumentar o valor de t oxb o
comportamento da curva muito similar ao se diminuir o valor de toxf.

Ao aumentar o valor de toxf a influncia da tenso aplicada na porta diminui,

uma vez que com o xido de porta mais espesso a capacitncia do xido diminui. O
mesmo efeito observado caso o valor de toxb diminua. Com o xido enterrado
menos espesso, a influncia da tenso aplicada no substrato maior.

Como visto nas figuras 3.5 e 3.6, os dados simulados e experimentais

coincidem em quase todos os pontos para L = 10 m. Para efeito de mais uma
comparao, colocaram-se as curvas experimentais e tericas (usando o modelo
analtico) dos dispositivos estudados juntas.

O modelo analtico [12] tem boa concordncia para valores de VGB at cerca
de 2V, at que a segunda interface entre em inverso (terceira interface acumula),
como se pode observar nas figuras 4.5 e 4.6.

Figura 4.5 Curvas de VTF em funo de VGB para valores experimentais e modelo analtico, em
dispositivos sem GP para L = 10 m

2,0

1,5
Experimental
1,0 Modelo

0,5
VTF [V]

0,0 tSi = 6 nm
toxf = 5 nm
-0,5
toxb = 18 nm
-1,0 W = 1 m
Sem GP
L = 10 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 53

Figura 4.6 - Curvas de VTF em funo de VGB para valores experimentais e modelo analtico, em
dispositivos com GP para L = 10 m

2,0

1,5
Experimental
1,0 Modelo

0,5
VTF [V]

0,0 tSi = 6 nm
toxf = 5 nm
-0,5 t
oxb = 18 nm
-1,0 W = 1 m
Com GP
L = 10 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

Analisando os dados, quando a segunda interface entra em inverso, o

modelo analtico perde a validade, pois os valores experimentais e simulados de VTF
so menores que os valores tericos previsto no modelo.

Verificando a equao (4.9) e (4.15), o termo foi desprezado. Como

representa as cargas de inverso da segunda interface, se o termo foi desprezado,
ento a partir do momento que a segunda interface inverte o modelo desenvolvido
no mais vlido.

4.2 Anlise da concentrao de eltrons na segunda interface

Utilizando o simulador ATLAS [15] pode-se analisar o comportamento do

potencial da primeira e segunda interface em relao terceira a fim de avaliar a
validade do modelo proposto por Martino et al [12] para os dispositivos UTBB.

As figuras 4.7, 4.8, 4.9 e 4.10 foram feitas a partir de uma anlise da
concentrao de eltrons ao longo do dispositivo com e sem GP
 54

A partir da anlise de VTF, adotou-se 3 valores de VGB: 3V (terceira interface

em acumulao), 0V (terceira interface em depleo) e -3V (terceira interface em
acumulao) para a anlise da concentrao de eltrons.

Alm disso, para esses valores de VGB, foram adotados valores de VGF
prximos aos respectivos valores de VTF.

Figura 4.7 Concentrao de eltrons no canal para VGB = 3, 0 e -3V e VTF prximo a tenso de limiar
em dispositivo sem GP

18
10 VGB = 3 V / VGF = -0.4 V
Concentracao de Eltrons [cm ]
-3

10
15 VGB = 0 V / VGF = 0.3 V
12 VGB = -3 V / VGF = 1.1 V
10
9
10
6
10
3 tSi = 6 nm
10 W = 1 m
NaSUB = 1015cm-3 toxf = 5 nm L = 10 m
0
10 Substrato toxb = 18 nm

0,0 0,2 0,4 0,6 0,8 1,0

Profundidade [m]

Fonte: Autor

Figura 4.8 Regio ampliada da figura 4.7 da concentrao de eltrons no canal para VGB = 3, 0 e -
3V e VTF prximo a tenso de limiar em dispositivo sem GP

18
10
Concentracao de Eltrons [cm ]
-3

15
10
12 VGB = 3 V / VGF = -0.4 V
10
VGB = 0 V / VGF = 0.3 V
Oxido Enterrado
Filme de Silicio

9
10
VGB = -3 V / VGF = 1.1 V
Oxido de Porta

6
10 NaSUB = 1015cm-3
3
10 tSi = 6 nm W = 1 m
L = 10 m
0 toxf = 5 nm
10 Substrato toxb = 18 nm

0 10 20 30 40 50 60 70 80
Profundidade [nm]

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.
 55

Figura 4.9- Concentrao de eltrons no canal para V GB = 3, 0 e -3V e VTF prximo a tenso de limiar
em dispositivo com GP

18
10 VGB = 3 V / VGF = -0.4 V

Concentracao de Eltrons [cm ]

-3 VGB = 0 V / VGF = 0.5 V
15
10
12
VGB = -3 V / VGF = 1.1 V
10
tSi = 6 nm
9
10 W = 1 m toxf = 5 nm
L = 10m
6 toxb = 18 nm
10
3
10
-3
10
0 NaSUB = 1018 cm
Substrato

0,0 0,2 0,4 0,6 0,8 1,0

Profundidade [nm]

Fonte: Autor

Figura 4.10 - Regio ampliada da figura 4.9 da concentrao de eltrons no canal para VGB = 3, 0 e -
3V e VTF prximo a tenso de limiar em dispositivo com GP

18
10 VGB = 3 V / VGF = -0,4 V
Concentracao de Eltrons [cm ]
-3

10
15 VGB = 0 V / VGF = 0,5 V

12
VGB = -3 V / VGF = 1,1 V
10
Oxido Enterrado

tSi = 6 nm
Filme de Silicio

9
10 W = 1 m toxf = 5 nm
Oxido de Porta

L = 10m
6 toxb = 18 nm
10
3
10
-3
10
0 NaSUB = 1018 cm
Substrato

0 10 20 30 40 50 60 70 80
Profundidade [nm]

Fonte: ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and
Systems Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.

As figuras 4.7 e 4.9 mostram a concentrao de eltrons ao longo da

profundidade no meio do canal (at 1m de profundidade). J as figuras 4.9 e 4.11
mostram apenas a concentrao e eltrons nos primeiros 80 nm do transistor (regio
do xido de porta, camada de silcio e xido enterrado).
 56

As figuras 4.8 e 4.10 mostram que para V GB = 3 V a terceira interface est em

acumulao, uma vez que h pouca concentrao de eltrons livres; no caso de VGB
= -3 V a concentrao de eltrons na terceira interface alta, portanto a terceira
interface est em inverso; para VGB = 0 V a terceira interface encontra-se em um
estado intermedirio, caracterizando o estado de depleo.

Nota-se que quando a terceira interface encontra-se em acumulao (VGB

=3V), a segunda interface inverte antes que a primeira nas figuras 4.8 e 4.10. Esse
efeito ocorre por causa do grande e forte acoplamento entre as trs interfaces, uma
vez que a tenso aplicada no substrato influncia diretamente no comportamento de
conduo do canal.

Nas figuras 4.7 e 4.9 pode-se perceber que a partir de 800 nm de

profundidade a concentrao de eltrons constante (2x105 cm-3 e 103 cm-3,
respectivamente) pois ambos encontram-se na regio neutra, onde , (p
a concentrao de lacunas livres e n a concentrao de eltrons livres).

Para dispositivos sem GP (figura 4.7) pode-se ver a variao de n da terceira

interface at a profundidade de 800 nm, que ocorre na regio de depleo. Para
dispositivos com GP (figura 4.10), a regio de depleo aproximadamente 30 nm,
uma vez que NaSUB = 1018cm-3.

4.3 Anlise do efeito da implantao de plano de terra (GP) em

transistores de 70 nm

Medidas eltricas foram feitas em transistores de canal de 70 nm com e sem

GP para observar o comportamento da corrente nesses transistores.

Uma primeira anlise foi feita observando o comportamento das curvas de

corrente de dreno (IDS) em funo da tenso aplicada no substrato (VGB).

Nesse caso, o comportamento dos transistores com comprimento de canal de

70 nm semelhante ao comportamento das curvas para transistores com
comprimento de canal de 10 m.
 57

Figura 4.11 - Curva experimental da corrente de dreno (IDS) em funo da tenso de substrato (VGB),
para dispositivos com e sem GP para L = 70 nm

-3
10
-5 VGF = 0.4V
10
passo = -0.2 V
-7
10
IDS [A]

-9 VGF = 0.0 V
10 toxf = 5 nm

-11
tSi = 6 nm W = 1 m
10 toxb = 18 nm L = 70 nm
Na = 10
15
cm
-3 T = 25 C
-13
10
-4 -2 0 2 4
VGB [V]

Fonte: Autor

Na figura 4.11 pode-se observar o comportamento das curvas de corrente de

dreno em funo da tenso aplicada no substrato para transistores com
comprimento de canal de 70 nm. O comportamento das curvas simular ao da
figura 3.3, para transistores de comprimento de canal de 10 m.

A partir das figuras 3.3 e 4.11 podemos ver a influncia do comprimento de

canal no nvel de corrente, como podemos ver na equao (4.9) [23] a corrente de
dreno inversamente dependente do comprimento de canal (L) [22].

[ ] (4.9)

Outra anlise que podemos fazer da tenso de limiar da primeira interface

(VTF), extrada a partir das curvas de corrente de dreno (I DS) em funo da tenso
aplicada na porta (VGF). O mtodo de extrao da tenso de limiar utilizado foi,
novamente, o da segunda derivada [22].

Os valores de VTF para transistores de canal curto de 70 nm e de canal longo

de 10 m [24], podem ser visto nas figuras 4.12 (com GP) e 4.13 (sem GP).
 58

Figura 4.12 Curvas experimentais de VTF em funo de VGB para transistores sem GP com
diferentes comprimentos de canais, 10 m e 70 nm

2,0
1,5 L = 70 nm
L = 10 m
1,0
0,5
UTBB
VTF [V]

0,0 toxf = 5 nm
Sem GP
-0,5 tSi = 6 nm
-1,0 toxb = 18 nm
W = 1 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

Figura 4.13 - Curvas experimentais de VTF em funo de VGB para transistores com GP com
diferentes comprimentos de canais, 10 m e 70 nm

2,0
1,5 L = 70 nm
L = 10 m
1,0
0,5
VTF [V]

UTBB
0,0 t = 5 nm
oxf
Com GP
-0,5 tSi = 6 nm
-1,0 toxb = 18 nm
W = 1 m
-1,5
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 59

Nas figuras 4.12 e 4.13 podemos observar que as duas curvas tem certo
paralelismo at cerca de VGB = 2V, depois disso os valores de VTF para transistores
de canal longo diminuem significativamente.

Para efeito de comparao e anlise, acrescentou-se s curvas das figuras

4.12 e 4.13 o modelo proposto por Martino apresentado na seo 4.1.3 e definido
pelas equaes (4.8), (4.15) e (4.10), gerando assim as curvas das figuras 4.14 e
4.15.

Outra anlise feita tambm nas figuras 4.15 e 4.16 uma anlise de erro
normalizada que apresentada nos eixos da direita de ambas as figuras. O erro foi
calculado baseado na equao (4.17).

( ) ( )
( ) (4.17)
( )

onde VTFexp,(VGB) o valor de VTF experimental para uma certa tenso de substrato,
VTFmod,(VGB) o valor de VTF terico para uma certa tenso de substrato e VTFmod,(VGB =
-5 V) o valor de VTF terico para tenso de substrato de -5 V.

Figura 4.14 Curvas experimentais de VTF em funo de VGB em dispositivos sem GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e modelo
analtico

2,0 100
1,5 L = 70 nm 90
L = 10 m
1,0 Modelo 80
0,5 70
0,0 60
UTBB sem GP
50
VTF [V]

-0,5 toxf = 5 nm
-1,0 tSi = 6 nm 40

-1,5 toxb = 18 nm 30
20
% Erro

-2,0
-2,5 10

-3,0 0
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 60

Figura 4.15 - Curvas experimentais de VTF em funo de VGB em dispositivos com GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e
modelo analtico

2,0 100
1,5 L = 70 nm 90
L = 10 m
1,0 80
Modelo
0,5 70
0,0 60
UTBB com GP
50
VTF [V]

-0,5 toxf = 5 nm
-1,0 40
tSi = 6 nm
-1,5 30
toxb = 18 nm
20

Erro
-2,0
-2,5 10

-3,0 0
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

Nas figuras 4.14 e 4.15 pode-se perceber que o modelo tem concordncia
tanto nos transistores de canal longo quanto nos de canal curto at cerca de V GB =
3V com erro menor que 10%. A partir desse ponto nota-se que os valores de VTF
para os transistores de canal curto so mais coincidentes com o modelo do que os
valores dos transistores de canal longo.

Como visto nos valores de erro, para transistores longos o erro pode chegar
at 30%, enquanto para transistores de canal curto o erro permanece abaixo dos
10% em toda faixa de VGB estudada.

De acordo com os resultados obtidos, tudo indica que os transistores de canal

curto de 70 nm so mais alinhados com o modelo analtico devido ao forte
acoplamento entre dreno/fonte e canal, que posterga a formao do canal de
inverso na segunda interface, mantendo assim o modelo analtico vlido para uma
faixa maior de VGB.
 61

4.4 Anlise na Extrao de Tenso de Limiar

Anlises mais detalhadas foram feitas na extrao de tenso de limiar para

valores de tenso de substrato maior que 3V (regio que o os dados experimentais
divergem com o modelo).

A figura 4.16 mostra uma sequencia de anlise na extrao de tenso de

limiar. A figura 4.16 A mostra a curva em escala linear de corrente de dreno em
funo da tenso de porta. A Figura 4.16 B mostra a primeira derivada da corrente
em funo da tenso de porta. A Figura 4.16 C representa a segunda derivada da
corrente de dreno em funo da tenso de porta. O ponto mximo da curva C o
valor extrado da tenso de limiar.

Figura 4.16 Passo a passo na extrao da tenso de limiar.

Fonte: Autor

Pode-se perceber que na figura 4.16 C h dois picos. O pico da esquerda

(menor valor de VGF) representa a inverso da segunda interface e o pico da direita
(maior valor de VGF) a inverso da primeira interface.

Os valores extrados inicialmente para as anlises foram do pico que

representa a inverso da segunda interface.
 62

Extraindo os valores de tenso de limiar do pico da primeira interface, pode-

se refazer as curvas 4.14 e 4.15 com os novos valores, representados na figura
4.17.

Na figura 4.17 percebe-se que o erro para os valores de tenso de limiar da

primeira interface para os transistores de L = 10m diminuiu consideravelmente, de
at 30% para menos de 10%

Figura 4.17 Curvas experimentais de VTF em funo de VGB em dispositivos sem GP para L = 70 nm,
L = 10 m e modelo analtico e erro normalizado entre resultados experimentais e modelo
analtico corrigidas.

2.0 100
1.5 L = 70 nm 90
L = 10 m
1.0 Modelo 80
0.5 70
0.0 60
Sem GP
VTF [V]

-0.5 50
toxf = 5 nm
-1.0 40
tSi = 6 nm 30
-1.5
toxb = 18 nm

% Erro
-2.0 20
-2.5 10
-3.0 0
-6 -4 -2 0 2 4 6
VGB [V]

2,0 100
1,5 L = 70 nm 90
1,0 L = 10 m 80
Modelo
0,5 70
0,0 60
Com GP
VTF [V]

-0,5 50
toxf = 5 nm 40
-1,0
-1,5 tSi = 6 nm 30
toxb = 18 nm 20
Erro

-2,0
-2,5 10
-3,0 0
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor
 63

4.5 Variao da Tenso de Limiar em Dispositivos com e sem Plano de

Terra

Tendo em vista analisar o efeito do substrato em dispositivos UTBB SOI, a

figura 4.18 mostra uma anlise feita em dispositivos com e sem GP. A figura 4.18
mostra valores experimentais de VTF e a diferena [VTF = VTF (com GP) VTF (sem
GP)] entre esses valores, em funo da tenso aplicada no substrato.

Figura 4.18 Curvas experimentais de VTF em funo de VGB para L = 70nm com e sem GP e a
diferena entre esses valores VTF

2,0 0,15
Com GP
1,5 Sem GP 0,10

1,0 0,05
UTBB
0,5 toxf = 5 nm

VTF [V]
VTF [V]

0,00
tSi = 6 nm
0,0 -0,05
toxb = 18 nm
-0,5 L = 70 nm -0,10
W = 1 m
-1,0 -0,15
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

A figura 4.19 mostra o VTF para trs condies diferentes: dispositivos com
canal longo de 10 m, canal curto de 70 nm e para o modelo analtico.

Uma boa concordncia entre as curvas observada na figura 4.19, o que

confirma que o modelo analtico utilizado pode tambm ser utilizado para
dispositivos UTBB SOI enquanto a segunda interface estiver em depleo (no
invertida).
 64

Figura 4.19 Diferena entre os valores de VTF entre dispositivos com e sem GP para modelo
analtico, resultados experimentais de L = 70 nm e L = 10 m

0,15
0,10
0,05
0,00
UTBB
VTF [V]

-0,05
toxf = 5 nm
-0,10
tSi = 6 nm L = 70 nm
-0,15
toxb = 18 nm L = 10 m
-0,20 W = 1 m Model
-0,25
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

Pode-se observar que os valores mximos, em mdulo, de VTF ocorrem

quando a terceira interface atinge a inverso (VGBmin -0,08V, como v-se na tabela
4.1), sendo |VTFmax| 200 mV para L=10 m e diminuindo |VTFmax| 100 mV para
L = 70 nm devido ao forte acoplamento eletrosttico entre fonte/dreno e canal.

Em regies onde VGB > VGBmax e VGB < VGBmin, o valor de VTF tende a ser
constante, devido ao potencial no substrato tambm ser constante nesses dois
casos. Para VGB > VGBmax, a terceira interface est em acumulao, portanto temos
, e quando VGB < VGBmin a terceira interface est em inverso, portanto
. Na prtica, quando a terceira interface est em acumulao ou
inverso, os valores de so ligeiramente diferentes dos valores adotados (0 e
). Assim os valores de VTF terico, so ligeiramente diferentes dos
experimentais.
 65

4.6 Anlise da influncia da temperatura

Medidas experimentais e simulaes foram feitas a 25C e a 200C, com e

sem GP para dispositivos de canal longo de 10 m, como pode ser visto nas figuras
4.20 e 4.21 [20].

Figura 4.20 - Corrente de dreno (IDS) em funo da tenso de substrato (V GB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 25C para L = 10 m
-4 -4
10 Experimental 10 Experimental
Simulado Simulado
-6 -6
10 10
VGF = 0,0V VGF = 0,0V
-8 -8

IDS [A]
10 10
IDS [A]

VGF = -0,4V VGF = -0,4V

-10 -10
10 tSi = 6 nm
10 tSi = 6 nm
W = 1 m W = 1 m
-12 toxf = 5 nm L = 10 m -12 toxf = 5 nm L = 10 m
10 10 T = 25C
toxb = 18 nm T = 25C toxb = 18 nm
-14 Com GP -14 Sem GP
10 10
-2 0 2 4 6 -2 0 2 4 6
VGB [V] VGB [V]

a) b)

Fonte: SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI nMOSFETs With and
Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.

Figura 4.21 - Corrente de dreno (IDS) em funo da tenso de substrato (V GB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 200C para L = 10 m
-4 -4
10 Experimental 10 Experimental
Simulado Simulado
-6 -6
10 10
VGF = 0,0V VGF = 0,0V
-8 -8
IDS [A]
IDS [A]

10 VGF = -0,4V
10 VGF = -0,4V

-10 -10
10 10 W = 1 m
tSi = 6 nm W = 1 m tSi = 6 nm
-12 -12 L = 10 m
10 toxf = 5 nm L = 10m 10 toxf = 5 nm
T = 200C
T = 200C
t = 18 nm Com GP t = 18 nm Sem GP
-14 -14
10 10
-2 0 2 4 6 -2 0 2 4 6
VGB [V] VGB [V]

a) b)
Fonte: SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI nMOSFETs With and
Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.

Novamente, nota-se que o simulador tem boa concordncia com os dados

experimentais mesmo para altas temperaturas.
 66

As figuras 22 e 23 mostram as curvas experimentais para dispositivos com

canal curto de 70 nm, com e sem GP, para temperatura ambiente (25C) e alta
temperatura (200C).

Figura 4.22 - Corrente de dreno (IDS) em funo da tenso de substrato (V GB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 25C para L = 70 nm

-3
10
-3
10
-5 -5
10 10
VGF = 0,0V VGF = 0,0V
-7 -7
10 10
VGF = -0,4V VGF = -0,4V

IDS [A]
IDS [A]

-9 -9
10 W = 1 m 10 tSi = 6 nm W = 1 m
tSi = 6 nm
-11 L = 70 nm -11 L = 70 nm
10 toxf = 5 nm 10 toxf = 5 nm T = 25C
T = 25C
-13 toxb = 18 nm Com GP -13 toxb = 18 nm Sem GP
10 10
-2 0 2 4 6 -2 0 2 4 6
VGB [V] VGB [V]
a) b)
Fonte: Autor

Figura 4.23 - Corrente de dreno (IDS) em funo da tenso de substrato (V GB), para diversos valores
de tenso de porta (VGF), com (a) e sem (b) GP 200C para L = 70 nm

-3
10
-3 10
-5
10
-5
10
VGF = 0,0V VGF = 0,0V
-7
10
-7
10
VGF = -0,4V
IDS [A]

VGF = -0,4V
IDS [A]

-9 -9 W = 1 m
10 W = 1 m 10 tSi = 6 nm
tSi = 6 nm L = 70 nm
-11 L = 70 nm -11 toxf = 5 nm T = 200C
10 toxf = 5 nm T = 200C 10
toxb = 18 nm Sem GP
-13 toxb = 18 nm Com GP -13
10 10
-2 0 2 [V]
VGB 4 6 -2 0 2 4 6
VGB [V]
a) b)
Fonte: Autor

Pode-se observar que o comportamento das curvas para dispositivos de canal

curto de 70 nm muito semelhante ao comportamento dos dispositivos de canal
longo de 10 m.

A figura 4.24 mostra uma comparao das curvas com e sem GP, para VGF =
0V e diferentes temperaturas (25C, 100C e 200C).
 67

Figura 4.24 Corrente de dreno (IDS) em funo da tenso de substrato (VGB), para diversos
valores de temperatura, com e sem GP para L = 10 m. Dados Experimentais (a) e
Simulados (b)

-5
10
Com GP
-6
10 T = 25C
-7 T = 100C >T
10 T = 200C tSi = 6 nm
-8 toxf = 5 nm
10
IDS [A]

Sem GP
-9 T = 25C toxb = 18 nm
10 T = 100C W = 1 m
-10 T = 200C
10 L = 10m
-11 VGF = 0,0 V
10
-12
a) 10
-13 VGBMAX
10
-14 Experimental
10
-6 -4 -2 0 2 4 6
VGB [V]

-5
10 Com GP
-6 T = 25C
10 T = 100C
-7 T = 200C >T
10
Sem GP tSi = 6 nm
-8
10 T = 25C toxf = 5 nm
IDS [A]

-9 T = 100C
10 T = 200C toxb = 18 nm
-10 W = 1 m
10
-11 L = 10m
10 VGF = 0,0 V
b) -12
10
-13
10 Simulado VGBMAX
-14
10
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI nMOSFETs With and
Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.

O nvel de Fermi est diretamente relacionado temperatura como pode-se

ver na equao 2.2. Uma vez que a temperatura aumenta, o valor de ni aumenta,
fazendo com que o valor do potencial de Fermi diminua.
 68

Assim, possvel observar que a variao mxima de V GB (VGBmax) diminui

com o aumento da temperatura por causa da diminuio do nvel de Fermi.

O mesmo comportamento observado experimentalmente para os

transistores de canal curto de 70 nm como pode-se observar na figura 4.25.

Figura 4.25 Curvas experimentais de corrente de dreno (IDS) em funo da tenso de substrato
(VGB), para diversos valores de temperatura, com e sem GP.e para L = 10 m

-3
10
-4
10 Com GP
25C
10
-5 >T
100C
-6 200C tSi = 6 nm
10
-7 Sem GP toxf = 5 nm
10
IDS [A]

25C
toxb = 18 nm
-8 100C
10 200C W = 1 m
-9
10 L = 70 nm
-10
10 VGF = 0,0 V
-11
10 VGBMAX
-12
10
-6 -4 -2 0 2 4 6
VGB [V]

Fonte: Autor

Na figura 4.26 pode-se observar que os valores de VGBmax para transistores

de canal curto de 70 nm diminuem em relao aos transistores de canal longo de
10m, devido ao maior acoplamento eletrosttico entre fonte/dreno e canal.
 69

Figura 4.26 Diferena mxima entre os valores de tenso de substrato (V GB) em dispositivos com e
sem GP para transistores de canal longo de 10m e canal curto de 70 nm em funo da
temperatura

0,9
VGB MAX = VGB(com GP) - VGB(sem GP)

0,8 L = 10 m
L = 70 nm
VGB MAX [V]

0,7

0,6 tSi = 6 nm
toxf = 5 nm

0,5 toxb = 18 nm
W = 1 m
VGF = 0,0 V
0,4
25 50 75 100 125 150 175 200
Temperatura [C]
Fonte: Autor

4.6.1 Anlise do potencial interno do substrato variando-se a temperatura

Simulaes numricas foram implementadas a fim de analisar o potencial

interno ao longo da estrutura SOI, com VGF=0 e VGB= -0,2V e 1V T=25oC e 200oC,
como mostrado nas figuras 4.27 e 4.28.

Para VGB= -0,2V, quando a terceira interface est prxima da inverso, nos
dispositivos com GP, o potencial do substrato sub1 praticamente zero, enquanto
para dispositivos sem GP o sub2 cerca de 0,6V T=25oC, como visto na figura
4.27.

Para altas temperaturas, o nvel de Fermi diminui, e consequentemente sub4

diminui para 0,2V em dispositivos sem GP, enquanto para dispositivos com GP sub3
0, tambm visto na figura 4.275.
 70

Figura 4.27 Simulao do potencial interno ao longo do potencial do substrato para VGF = 0V e VGB
= -0,2 e 1 V. Comparando dispositivos UTBB com e sem GP

1,0 Substrato

VGB= 1,0 V
0,8
0,6
0,4 T = 25C Sem GP UTBB
Potencial [V]

T = 25C Com GP toxf = 5 nm

0,2 T = 200C Sem GP
T = 200C Com GP
tSi = 6 nm
toxb = 18 nm
0,0 SUB4
-0,2

VGB= -0,2 V
SUB2 SUB3
-0,4
-0,6
SUB1
-0,8
-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2
Distancia [m]

Fonte: SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI nMOSFETs With and
Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.

Figura 4.28 - Simulao do potencial interno da porta at os primeiros 50nm de profundidade para
VGF = 0V e VGB = -0,2 e 1 V. Comparando dispositivos UTBB com e sem GP

UTBB
T = 25C Sem GP
toxf = 5 nm
T = 25C Com GP
1,0 T = 200C Sem GP tSi = 6 nm
T = 200C Com GP toxb = 18 nm
0,8
VGB= 1,0V

0,6
0,4
Potencial [V]

0,2
0,0
VGB= -0,2V
Porta Metlica

Filme de Silicio
Oxido de Porta

-0,2
-0,4
-0,6 Oxido Enterrado Substrato
-0,8
-10 0 10 20 30 40 50
Distancia [nm]

Fonte: SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI nMOSFETs With and
Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.
 71

Na figura 4.28 pode-se perceber que para VGB = 0,2 V nos dispositivos com
GP a queda de potencial dentro dos xidos (porta e enterrado) maior que nos
dispositivos sem GP. Isso ocorre, pois nos dispositivos com GP a queda de potencial
no substrato praticamente zero, podendo causar problemas de confiabilidade. Para
altas temperaturas 200oC, o potencial dentro dos xidos diminui.
 72

5 CONCLUSES E SEQUNCIA DO TRABALHO

Neste trabalho foram estudados dispositivos SOI com camada de silcio e de

xido enterrado ultrafinos (UTBB SOI).

A implantao do plano de terra (GP) nesse tipo de dispositivos essencial

para seu melhor funcionamento, uma vez que a implantao elimina ou reduz os
efeitos do substrato.

A partir de clculos e simulaes foi possvel estimar o valor de densidade de

armadilhas de interface para a primeira e segunda interface utilizado nas
simulaes. O valor obtido foi 2x1011 eV-1 cm-2.

A simulao numrica bidimensional dos dispositivos UTBB SOI com e sem

GP apresentaram boa concordncia com as curvas experimentais na faixa de tenso
estudada para dispositivos de canal longo de 10 m.

Nos dispositivos com canal curto de 70 nm o modelo analtico apresentou

maior concordncia em todas as regies estudadas, comparando com transistores
de canal longo de 10 m, devido ao forte acoplamento eletrosttico entre fonte/dreno
e canal, postergando a formao da regio de inverso na segunda interface
existente nos transistores de canal curto.

A partir do modelo analtico foi possvel determinar os valores de V GBmax e

VGBmin, que determinam a tenso que aplicada no substrato altera o estado da
terceira interface de inverso para depleo (VGBmin) e de depleo para acumulao
(VGBmax). Percebeu-se que medida que a concentrao no substrato aumentava os
valores de VGBmax e VGBmin mudavam. Os valores de VGBmax variaram de 0,57 V
0,75 V e os de VGBmin de -0,08 V -3,39 V, ambos considerando a concentrao de
substrato variando de 1015 cm-3 1018 cm-3.

As anlises a partir de simulao numrica de concentrao de eltrons

permitiu observar que quando a terceira interface entra em acumulao a segunda
interface comea a conduzir mais corrente que a primeira. Essa interferncia da
segunda interface na primeira gerada pelo forte acoplamento entre as trs
interfaces, uma vez que a tenso aplicada no substrato influncia diretamente no
comportamento de conduo do canal.
 73

A partir dessas simulaes tambm observou-se a concentrao de eltrons

ao longo do transistor inteiro. Prximo ao contato de substrato observou-se que a
concentrao de eltrons ficou constante obedecendo relao .

O potencial interno nos dispositivos com GP dentro do xido enterrado para

tenso de substrato = -0,2V muito menor do que em dispositivos sem GP. Por sua
vez os valores de queda de potencial no substrato nos dispositivos com GP so
praticamente nulo.

Para trabalhos futuros, a realizao de simulaes para transistores de canal

curto muito importante para entender o acoplamento eletrosttico de dreno/fonte
com o canal gerado. Assim podemos analisar com mais detalhes a concordncia do
modelo analtico com esses transistores e tambm realizar medidas experimentais
em transistores de comprimento do canal diferentes (intermedirios) para analisar o
comportamento da tenso de limiar em funo do comprimento de canal.

Implementar a variao da queda do potencial no substrato para outros

modelos analticos existentes e verificar o comportamento das curvas e comparar
com os dados experimentais.
 74

PUBLICAES GERADAS

ITOCAZU, V.; SONNENBERG, V.; SIMOEN, E.; CLAEYS, C; MARTINO, J. A.;

Analysis of the Silicon Film Thickness and the Ground Plane Influence on Ultra Thin
Buried Oxide SOI nMOSFETs em: 27th Symposium on Integrated Circuits and
Systems Design, 2012, - SBMicro2012, Brasilia, Brasil, 2012.

SONNENBERG, V.; ITOCAZU, V.; MARTINO, J. A.; SIMOEN, E.; CLAEYS, C;

Influence of High Temperature on UTBB SOI nMOSFETs With and Without Ground
Plane em 223rd Electrochemical Society Meeting ECS 2013, Toronto, Canada,
2013.

ITOCAZU, V.; SONNENBERG, V.; SIMOEN, E.; CLAEYS, C; MARTINO, J. A.;

Analysis of the Interface Trap Densities and the Ground Plane on Ultra Thin Buried
Oxide SOI Transistor em eighty Workshop on semiconductors and micro & nano
technology VIII SEMINATEC, Campinas, Brasil, 2013.

ITOCAZU, V.; SONNENBERG, V.; SIMOEN, E.; CLAEYS, C; MARTINO, J. A.;

Substrate Effect on UTBB em: 28th Symposium on Integrated Circuits and Systems
Design, 2013, - SBMicro2013, Curitiba, Brasil, 2013.

MARTINO, J. A; SONNENBERG, V.; ITOCAZU, V.; SIMOEN, E.; CLAEYS, C;

Substrate Effect on Threshold Voltage of long and short channel UTBB SOI
nMOSFET aceito em: EUROSOI 2014 X Workshop of the Thematic Network on
Silicon On Insulator Technology, Devices and Circuits, Tarragona, Espanha, 2014.
 75

REFERNCIAS

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Magazine, 1965, num. 4.

[2] MOORE, G. E. Progress in Digital Integrated Electronics. Intel, 1975.

Disponvel em: < http://download.intel.com/museum/Moores_Law/Articles-
Press_Releases/Gordon_Moore_1975_Speech.pdf>. Acesso em: 10 Abril 2013.

[3] COLINGE, J.P. Silicon-On-Insulator Technology: Materials to VLSI. 3rd Ed.

Massachusetts: Kluwer Academic Publishers, 2004.

[4] COLINGE, J. P. FinFETs and Other Multi-Gate Transistors. New York: Springer,
2008.

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CMOS problems, Technical Digest of EDM, 1898, p. 817-820.

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Engineering, 1988, vol. 8, num.3-4, p. 127-147.

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Magazine, 2003, p. 35-42.

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ground plane on FDSOI devices for 32 nm node and below. Solid State
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[11] LIM, H.-K.; FOSSUM, J. G. Threshold Voltage of Thin Film Silicon on Insulator
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10, p. 1244-1251.

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thin-film SOI MOSFETs, Electronics Lett, 1990, vol. 26, 1462.

[13] ITOCAZU, V. et al. Analysis of the Silicon Film Thickness and the Ground Plane
Influence on Ultra Thin Buried Oxide SOI nMOSFET, ECS Trans., 2012, 49, p.
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[14] FUJIWARA, M. et al. Impact of BOX Scaling on 30 nm Gate Length FD SOI

MOSFETs. Proceedings of 2005 IEEE International SOI Conference. Honolulu,
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[16] KILCHYTSKA, V. et al Ultra-thin body and thin-BOX SOI CMOS technology

analog figures of merit Solid-Estate Electronics, 2011, vol. 70, p.50-58.

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MOSFET With Ultrathin Buried Oxide for Adaptive Threshold Voltage and
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Simulation of Nonplanar Devices, IEEE Transactions on Computer-Aided
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[20] SONNENBERG, V. et al., Influence of High Temperature on UTBB SOI

nMOSFETs With and Without Ground Plane, ECS Trans, 2013, vol. 53, p. 85.

[21] MARTINO, J. A. et al., Transistor-Based Extraction of Carrier Lifetime and

Interface Traps Densities in Silicon-on-Insulator Materials, ECS Trans., 2013,
vol. 50, p. 225.
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Letters, 1991, p. 682.

[23] MARTINO, J.A.; PAVANELLO, M. A.; VERDONCK, P. B. Caracterizao Eltrica

de Tecnologia e Dispositivos MOS, editora Thomson, So Paulo, Brasil, 2004

[24] MARTINO, J. A; et al; Substrate Effect on Threshold Voltage of long and short
channel UTBB SOI nMOSFET submetido : EUROSOI 2014 X Workshop of the
Thematic Network on Silicon On Insulator Technology, Devices and Circuits.
[25] ITOCAZU, V.; et al; Substrate Effect on UTBB em: 28th Symposium on
Integrated Circuits and Systems Design, 2013, - SBMicro2013, Curitiba, Brasil,
2013.
 78

ANEXO A - EXEMPLO DE LINHAS DE COMANDO DE SIMULAO

go atlas

mesh infile=utbox16L10a.str

doping uniform n.type conc=1e20 reg=fonte

doping uniform p.type conc=1e15 reg=canal

doping uniform n.type conc=1e20 reg=dreno

doping uniform p.type conc=1e18 reg=substrato

contact name=gate workfunc=4.53

#contact name=substrate workfunc=4.95

# Carga na primeira interface

#interface xmin=0.02 xmax=0.145 ymax=-0.025 ymin=-0.032 QF=1E11

# Nitf=2e11 efetivo

set Nitf=0.38e10

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.0 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.02 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.04 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.06 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.08 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.1 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.12 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.14 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.16 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.18 degen=12 sign=3e-15 sigp=3e-14

 79

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.2 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.22 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.24 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.26 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.28 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.3 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.32 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.34 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.36 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.38 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.4 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.42 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.44 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.46 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.48 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.5 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.52 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.54 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.56 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.022 ymin=-0.026 acceptor density=$"Nitf" e.level=0.58 degen=12 sign=3e-15 sigp=3e-14

# Carga na segunda interface

#interface ymax=-0.005 ymin=-0.015 QF=1E11

# Nitb=2e11 efetivo

set Nitb=0.38e10

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.0 degen=12 sign=3e-15 sigp=3e-14

 80

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.02 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.04 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.06 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.08 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.1 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.12 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.14 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.16 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.18 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.2 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.22 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.24 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.26 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.28 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.3 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.32 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.34 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.36 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.38 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.4 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.42 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.44 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.46 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.48 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.5 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.52 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.54 degen=12 sign=3e-15 sigp=3e-14

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.56 degen=12 sign=3e-15 sigp=3e-14

 81

inttrap ymax=-0.010 ymin=-0.020 acceptor density=$"Nitb" e.level=0.58 degen=12 sign=3e-15 sigp=3e-14

#modelos utilizados

models bgn consrh cvt print

method gummel newton autonr bicgst trap maxtrap=20 carriers=2

solve init

solve prev

# Vgb= 0V

solve vdrain=0.0

solve vdrain=0.001

solve vdrain=0.005

solve vdrain=0.01

solve vdrain=0.025

solve vdrain=0.05

solve vsubstrate=0.5

log outf=utbox16L10a_F_nitf2e11_nitb2e11_pos.log

solve vgate=1.0 vfinal=-0.3 vstep=-0.01 name=gate

solve vsubstrate=1.0

solve vgate=1.0 vfinal=-0.5 vstep=-0.01 name=gate

 82

solve vsubstrate=1.5

solve vgate=1.0 vfinal=-0.5 vstep=-0.01 name=gate

solve vsubstrate=2.0

solve vgate=1.0 vfinal=-1.0 vstep=-0.01 name=gate

solve vsubstrate=2.5

solve vgate=1.0 vfinal=-1.0 vstep=-0.01 name=gate

solve vsubstrate=3.0

solve vgate=1.0 vfinal=-1.5 vstep=-0.01 name=gate

solve vsubstrate=3.5

solve vgate=1.0 vfinal=-1.5 vstep=-0.01 name=gate

solve vsubstrate=4.0

solve vgate=1.0 vfinal=-2.0 vstep=-0.01 name=gate

solve vsubstrate=4.5

solve vgate=1.0 vfinal=-2.5 vstep=-0.01 name=gate

solve vsubstrate=5

solve vgate=1.0 vfinal=-3.0 vstep=-0.01 name=gate

quit
 ESCOLA POLITCNICA DA UNIVERSIDADE DE SO PAULO

VITOR TATSUO ITOCAZU

EFEITO DO SUBSTRATO EM TRANSISTORES SOI DE CAMADA DE

SILCIO E XIDO ENTERRADO ULTRAFINOS

So Paulo
2014