4.

1 FORMA DE SOMA-DE-PRODUTO
1) ABC + ABC
2) AB + ABC + CD + D
3) AB + CD + EF + GH + HL

FORMA DE PRODUTO-DE-SOMA
1) ( A + B + C ) ( A + C )
2) ( A + B ) ( C + D ) F
3) ( A + C ) ( B + D ) ( B + C ) ( A + D + E )

4.2 SIMPLIFICAO DE CIRCUITOS LGICOS

4.3 SIMPLIFICAO ALGBRICA

Exemplo 4.1
Exemplo 4.5

4.4 PROJETANDO CIRCUITOS LGICOS COMBINACIONAIS

Exemplo 4.7 Projete um circuito lgico com trs estradas, A,B e C, cuja sada ser
nvel ALTO apenas quando a maioria das entradas for nvel ALTO.
Obs. Fazer a tabela verdade, obter a equao e simplificar.

Exemplo 3.8 Obter valores maiores que seis.

Obs. Deve ser simplificado em sala de aula.
Exemplo 4.9 Veja a figura abaixo. Em uma mquina copiadora, um sinal de parada. S,
gerado para interromper a operao da mquina e ativar um indicador luminoso
sempre que uma das condies a seguir ocorrer: (1) a bandeja de alimentao de papel
estiver vazia; ou (2) as duas microchaves sensoras de papel estiveram acionadas,
indicando um atolamento de papel. A presena de papel na bandeja de alimentao
indicada por um nvel ALTO no sinal lgico P. Cada uma das microchaves porduz sinais
lgicos (Q e R) que vo para nvel lgico ALTO sempre que um papel estiver passando
sobre a chave, que ativada. Projete um circuito lgico que gere uma sada S em nvel
ALTO para as condies estabelecidas e implemente-os usando o CI CMOS 74HC00 que
contm quatro portas NAND de duas entradas.
Obs. Fazer a tabela verdade

O circuito final mostrado abaixo

4.5 MTODO DO MAPA KARNAUGH
2.5 O CDIGO GRAY (reviso)

Agrupamento de dois quadros (pares)

Agrupamento de quatro quadros (quartetos)
Agrupamentos de oito quadros (oct

Exemplo 4.10
Exemplo 4.14
CONDIES DE IRRELEVNCIA ( DONT-CARE )

EXEMPLO 4.15 Vamos projetar um circuito lgico que controla uma porta de elevador
em um prdio de trs andares. O circuito na fig. 4.19(a) tem quatro entradas. M um
sinal lgico que indica quando o elevador est em movimento (M=1) ou parado (M=0).
F1, F2 e F3 so os sinais indicadores dos andares que so normalmente no nvel BAIXO,
passando para o nvel ALTO, apenas quando o elevador estiver posicionado em um
determinado andar. Por exemplo, quando o elevador estiver no segundo andar, F2=1 e
F1=F3=0. A sada do circuito o sinal ABRIR que normalmente nvel BAIXO e vai para
nvel ALTO quando a porta do elevador tiver que ser aberta.
Anlise atravs da forma PRODUTO-DE-SOMA.
4.6 CIRCUITO EXCLUSIVE-0R (OU-EXCLUSIVO) E EXCLUSIVE-NOR

74LS86, 74C86 e 74HC86 so CIs com quatro XOR

74LS266, 74C266 e 74HC266 so CIs com quatro XNOR
Exemplo 4.16
Exemplo 4.17 Compara quando dois nmeros com dois bits so iguais.
Exemplo 4.18

Z = ABCD + ABCD + AD
Z = AD(BC + BC) + AD
Z = AD(BC) + AD
4.7 CIRCUITOS GERADORES E VERIFICADORES DE PARIDADE
2.9 DETECO DE ERRO PELO MTODO DA PARIDADE
4.8 CIRCUITOS PARA HABILITAR/DESABILITAR
Exemplo 4.21 Projete um circuito lgico que permita a passagem de um sinal para a
sada apenas quando as entradas de controle B e C forem ambas nvel ALTO; caso
contrrio, a sada permanecer em nvel BAIXO. Obs. Figura (a)
Exemplo 4.22 Projete um circuito lgico que permita a passagem de um sinal para a
sada apenas quando uma, mas no ambas, for nvel ALTO; caso contrrio, a sada
permanecer em nvel ALTO. Obs. Figura (b)

Exemplo 4.23 Projete um circuito lgico com um sinal de entrada A, entrada de

controle B e sadas X e Y que operam da seguinte forma:
a) Quando B=1, a sada X segue a entrada A, e a sada Y 0.
b) Quando B=0, a sada X 0, e a sada Y segue a entrada A.
4.9 CARACTERSTICAS BSICAS DE CIs DIGITAIS
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
4.10 ANLISE DE DEFEITOS EM SISTEMAS DIGITAIS
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
4.11 FALHAS INTERNAS DOS CIS DIGITAIS
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
4.12 FALHAS EXTERNAS
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
4.13 ESTUDO DE UM CASO DE ANLISE DE DEFEITO
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
4.14 DISPOSITIVOS LGICOS PROGRAMAVIS (PLD)
(NO VISTO EM ELE0515 CIRCUITOS LGICOS)
Projeto e processo de desenvolvimento

(NO VISTO EM ELE0515 CIRCUITOS LGICOS)

4.15 REPRESENTANDO DADOS EM HDL
Matrizes de bits/vetores de bits.
TABELA-VERDADE USANDO VHDL: ATRIBUIO DE SINAL
SELECIONADA VHDL
ENTITY fig4_51 IS
PORT ( a,b,c : IN BIT; -- declara bits de entrada individual
Y : OUT BIT);
END fig4_51;
ARCHITECTURE truth OF fig5_51 IS
SIGNAL in_bits : BIT_VECTOR (2 DOWNTO 0 );
BEGIN
In_bit <= a & b & c ; -- concatena bits de entrada bit_vector
WITH in_bits SELECT
Y<= 0 WHEN 000
0 WHEN 001
0 WHEN 010
1 WHEN 011
0 WHEN 100
1 WHEN 101
1 WHEN 100
1 WHEN 111
END truth;
4.17 ESTRUTURAS DE CONTROLE DE DECISO EM HDL
IF/ELSE ( IF/THEN e IF/THEN/ELSE )
Para usar a estrutura de controle IF/THEM/ELSE, o VHDL exige que o cdigo seja
colocado dentro de um PROCESS. As declaraes que ocorrem dentro de um
processo so seqenciais, ou seja, a ordem em que so escritas afeta o
comportamento do circuito.
Exemplo 4.8 Relembrando o exemplo de um circuito lgico para indicar um
nmero binrio com quatro bits maior que seis.

Resolvendo o problema em VHDL com estrutura IF/THEN/ELSE

ENTITY fig4_22 IS
PORT ( valor_digital : IN INTEGER RANGE 0 TO 15;
z : OUT BIT);
END fig4_55 IS;
ARCHITECTURE decision OF fig1_55 IS
BEGEN
PROCESS ( valor_digital )
BEGIN
IF (valor_digital > 6 ) THEN
Z <= 1 ;
ELSE
Z <= 0 ;
ED IFN;
END PROCESS;
END decision;

ELSIF

EXEMPLO DE ELSIF USANDO VHDL

ENTITY fig4_59 IS
PORT (valor_digital: IN INTEGER RANGE 0 TO 15; --declara entrada
 Frio_demais, ideal, quente_demais: OUT BIT);
END fig4_59;
ARCHITECTURE howhot OF fig4_59 IS
SIGNAL status : BIT_VECTOR (2 downto 0);
BEGIN
PROCESS (valor_digital)
BEGIN
IF (valor_digital <=8 ) THEN status<=100;
ELSIF (vavor_digital > 8 AND valor_digital < 11 ) THEN
Status <= 010;
ELSE status <= 001;
END IF;
END PROCESS;
Frio_demais <= status (2): --atribui a status bits para a sada
Ideal <= status (1);
Quente_demais <= status (0);
END howhot:

CASE
EXEMPLO DE CASE USANDO VHDL