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Considerando CE = 0, tem-se:
Timing para leitura: Timing para escrita:
1º: 1º:
2º: 2º:
3º: 3º:
2. Projete um banco de memória de 16k x 8, contendo 12k de EPROM (endereços baixos) e 4k de RAM.
Estão disponíveis chips de EPROM de 4k x 8 e RAM de 4k x 8. Apresente também o mapa de
memória.
3. Projete um banco de memória de 64k x 8, contendo 48k de EPROM (endereços baixos) e 16k de
RAM. Estão disponíveis chips de EPROM de 16k x 8 e RAM de 8k x 4. Apresente também o mapa de
memória.
4. Projete um banco de memória utilizando os CIs abaixo. O barramento de endereços possui 13 linhas
(A12~A0). Coloque a EPROM nos endereços baixos e a E2PROM nos endereços altos. Apresente também
o mapa de memória.
6. Especifique o conteúdo da memória e projete o contador do circuito para que seja mostrada
repetidamente no display a mensagem abaixo, caracter a caracter. Conecte em Vcc ou GND os pinos de
entrada da memória que estiverem em aberto. Explique resumidamente o funcionamento.
000F
000E
000D
000C
000B
000A
0009
0008
0007
0006
0005
0004
0003
0002
0001
0000
a
f b DP g f e d c b a
g
e c
d
5 10 9 1 2 4 6 7
nível
ALTO
ativa o R3...R9
2 CTR segmento 470R
3
&
-->
CT=0 U3
10 11 1 16
14 12 9 A0 O0 12 2 I1 O1 15
+ DIV2 8 A1 O1 13 3 I2 O2 14
A2 O2 I3 O3
DIV8 0 9 7
A3 O3
15 4
I4 O4
13
1 8 6 16 5 12
+ CT 11 5 A4 O4 17 6 I5 O5 11
2 4 A5 O5 18 7 I6 O6 10
CLOCK 1Hz
U1 74LS93 3 A6 O6 19 I7 O7
A7 O7
-->
25 8 9
24 A8 GND COM
21 A9 ULN2003A
23 A10
2 A11
26 A12
27 A13
+5V A14
20
22 CE
1 OE
VPP
U2 27C256
0013
0012
0011
0010
000F
000E
000D
000C
000B
000A
0009
0008
0007
0006
0005
0004
0003
0002
0001
0000
D3 D2 D1 D0 VS
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
. . . . .
. . . . .
. . . . .
D/A ponderado de 4 bits (saída negativa) 1 1 1 1
9. A figura a seguir mostra um D/A ponderado de 4 bits com saída positiva. Considere R = 25k, R0 =
10k (questão anterior) e obtenha a forma de onda de saída (VS) a partir das formas de onda de
entrada. Supor “0” = 0V e “1” = 5V.
10. Projete um D/A ponderado de 4 bits com resolução de 0,2V, usando R = 1k. “0”=0V e “1”=5V.
11. Projete um D/A ponderado de 4 bits com fundo de escala de 7,5V. Supor “0” = 0V e “1” = 5V.
rede R/2R
de 4 bits
D3 D2 D1 D0 VS
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
. . . . .
. . . . .
. . . . .
D/A rede R/2R de 4 bits (saída negativa) 1 1 1 1
13. Projete um D/A rede R/2R de 4 bits com resolução de 1V (saída positiva - figura). Utilizar R = 10k.
Supor “0” = 0V e “1” = 5V.
14. O circuito da figura deve gerar o padrão de onda mostrado no gráfico. Considere que no power-on o
estado inicial do contador é zero (000).
a) especifique a freqüência do gerador de clock.
b) conecte em Vcc ou GND os pinos de entrada da memória que estiverem em aberto.
c) preencha a tabela com o conteúdo da memória. Deixe em branco os endereços não utilizados.
d) projete o conversor D/A, utilizando apenas resistores de 10k para a malha R/2R.
000E
000D
000C
000B
000A
0009
0008
0007
0006
0005
0004
0003
0002
0001
0000
16. Para um A/D do tipo aproximações sucessivas de 3 bits e D/A com degrau de 0,75V, apresente a
árvore de conversão e o valor da saída digital para uma entrada analógica de 3,9V.
Supondo TCLK = 1 ms, qual é o tempo de conversão desse A/D?
Aplicação típica
fundo de escala = +10,2V
VREF
IREF
RREF A A A
IOUT IREF 1 2 8 VO IOUT RF
2 4 256
limitar IREF em 2 mA