Cap. 4.

2 Implementação Serial-Paralelo
A segunda parte da implementação foi destinada a ’construção’ do bloco conversor
Serial-Paralelo, o qual tem a função de receber os dados de forma serial e modifica-los
para saı́das em paralelo. Os dados são advindos da memória ROM, e divididos em blocos
de M bits, separados em N canais, com mn bits cada.
Este trabalho apresenta o código VHDL para o conversor Serial-Paralelo. O algoritmo
proposto considera que para o serial paralelo de 2 entradas o código seja totalmente voltado
para uma implementação combinacional. Já o bloco desenvolvido para uma entrada de
24 bits leva em consideração que a cada subida da borda de clock, os oito bits de entrada
são divididos em grupos de dois. Dessa maneira fica clara que, há M=2 bits e N=4 canais.
As figura a seguir apresentam o esquemático referente a esse processo.

Figura 1: Bloco Serial-Paralelo

Para o primeiro bloco desenvolvido, foi projetado um demultiplexador. Esse recebe

dois bits por vez do memória ROM. Esses são distribuidos a quatro saı́das de dois bits cada
e encaminhados ao bloco de mapeamento QAM. A figura a seguir apresenta o esquemático
para esse bloco.

Figura 2: Bloco Serial-Paralelo com saı́da de 2 bits

Para o bloco de entrada com 24 bits e 8 bits de saı́da com a alocação de cada bit
para os N canais correspondentes no código VHDL foi feita de forma direta pelo opera-

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dor de atribuição (¡=). O apêndice *** apresenta a codificação para esse bloco. Esse
bloco foi projetado para que a cada subida de clock se tenha uma atualização da saı́da
correspondente. A representação do esquemático está apresentada a seguir.

Figura 3: Bloco Serial-Paralelo com saı́da de 8 bits