ATPG, JTAG

João Leonardo Fragoso

Por quê ATPG?

Automatic Test Pattern Generation

(Geração automática de padrões de
teste)

Para testar as falhas stuck
stuck--at
precisamos de estímulos de teste (test
patterns)

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 Relembrando

Determina todas as falhas detectadas

por um vetor de teste
Pequeno exercício:
Quantas falhas stuck-at
simples este padrão
detecta?

ATPG

Gera padrões de teste e dá estatísticas

sobre a cobertura de falhas para o
conjunto de padrões gerados
Pequeno exercício (pensar 5 minutos): imaginar um
algoritmo para gerar o padrão de teste do circuito
exemplo do slide anterior

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ATPG

Existem algoritmos eficientes que

estão por trás das ferramentas de EDA
(vistas na cadeira de teste)

Nesta disciplina seremos simples
usuários

Ferramenta: Encouter Test (CADENCE)

Tipos de falha

Gera--se padrões para

Gera
– Stuck-
Stuck-at
– Atraso de transição
– Atraso de caminho
– IDDq
– Bridging

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Boundary Scan - JTAG

Técnica de projeto visando a

testabilidade que simplifica o teste da
placa usando uma interface padrão

IEEE Std 1149.1

JTAG – Joint test Action Group – o
grupo que definiu o padrão

JTAG

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JTAG

JTAG

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Boundary Scan

Boundary Scan –
– permite acesso direto às entradas e
saídas do chip na placa
– Forma uma scan chain a nível de placa

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Usos

Interconexão com a placa para identificar

curtos, vias abertas.

Identificar componentes faltando, mal
colocados (virados)

Identificar problemas de fixture

Teste de componentes individuais na placa

Usos especiais programados especialmente,
por exemplo, programar um processador
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Programar Processador

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Instruções

3 requeridas
– Bypass
– Sample/reload
– EXTEST

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 Bypass

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Sample/Preload
Instrução para
carregar e
descarregar a
cadeia

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 EXTEST
Comando
para testar
curtos e
abertos

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BSDL

Boundary Scan Description Language

BSDL é um subconjunto de VHDL usado
para descrever como o JTAG é
implementado
É usado para automatizar o teste a nível
de placa, por exemplo. O testador
precisa saber como usar o boundary
scan
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Principais Elementos

descrição da entidade

Parâmetros genéricos

Descrição das portas lógicas

Comandos de uso

Mapeamento dos pinos

Identificação das portas scan

Descrição do registrador de instruções

Descrição do registrador de acesso

Descrição do registrador de boundary
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TetraMAX

Chamar:: tmax e no shell gui_start

Chamar
– tmax –man

No GUI: help –usage (lista todos os
comandos)
– help command_name

– Tetramax User Guide (SolvNet)

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Fluxo de Inserção de
Testes
1. Se necessário reprocesse a netlist para
atender aos requerimentos da ferramenta
2. Leia a netlist
3. Leia as bibliotecas necessárias
4. Construa o modelo para ATPG
5. Leia o arquivo de protocolo de teste
gerado pelo DFT (se tiver)
6. Determine a lista de falhas, analise os
barramentos para evitar contenção, acerte
as opções da ferramenta
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Fluxo de Inserção de
Testes
7. Rode a geração de padrões
8. Revise a cobertura de falhas atingida
e reinicie a geração se necessário
9. Compresse os padrões
10. Salve os padrões de teste e a lista de
falhas

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