Universidade Federal de Minas Gerais

Escola de Engenharia Departamento de Engenharia Eletrnica

Laboratrio de Sistemas Digitais
Aula 10: Mquina de Estados Finitos (Mquinas de Mealy e Mquinas de Moore)

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OBJETIVOS:
Esta aula prtica tem o objetivo de promover a familiarizao dos alunos com:
Projeto e simulao de Mquinas de Estados Finitos em VHDL no ambiente Quartus II Altera.
Implementao prtica no Kit didtico de lgica programvel.
Implementao na forma de mquinas de Mealy.
Implementao na forma de mquinas de Moore.
MATERIAL UTILIZADO:
Microcomputador com software Quartus II Altera Web Edition.
Kit didtico de lgica programvel marca EXSTO modelo XD301 com CPLD da famlia MAX3000A,
modelo EPM3064ALC44-10 e Gravador USB Blaster e cabo USB.
INTRODUO:
Uma mquina de estados finitos pode ser implementada de duas formas: como Mquina de Mealy ou
Mquina de Moore (Figura 1):
Mquina de Mealy neste modelo, a sada Z[t] de uma FSM gerada diretamente a partir de
ambos estado atual S[t] e valores das entradas simbolizadas X[t] no momento da transio de um
sinal de sincronismo. Este o caso mais geral e corresponde maioria dos projetos;
Mquina de Moore neste modelo, as sadas Z[t] so geradas diretamente a partir apenas do
estado atual da mquina S[t] e dependem das entradas apenas de forma indireta, via estado.

Mquina de Mealy: as sadas Z[t] dependem
diretamente do estado atual e das entradas:
ZMealy[t]=H(S[t],X[t])
Mquina de Moore: as sadas Z[t] dependem diretamente apenas do estado
atual. A dependncia das entradas se d de forma indireta, via estado:
ZMoore[t]=H(S[t])
FIGURA 1: Implementao cannica das redes sequenciais de Mealy e de Moore


Estado atual: S[t]
R
e
d
e

C
o
m
b
i
n
a
c
i
o
n
a
l

d
o

p
r

x
i
m
o

e
s
t
a
d
o

Prximo
estado:
S[t+1]
Entrada
atual: X[t]
R
e
g
i
s
t
r
a
d
o
r

d
e

e
s
t
a
d
o

Reiniciar
Clock
S[t]
S[t+1]=G(S[t],[X[t])
Sada
atual: Z[t]
R
e
d
e

C
o
m
b
i
n
a
c
i
o
n
a
l

d
a
s

s
a

d
a
s

Somente para Mquina de Mealy
X[t]
Moore: Z[t]=H(S[t])
Mealy : Z[t]=H(S[t],X[t])

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Aula 10: Mquina de Estados Finitos (Mquinas de Mealy e Mquinas de Moore)

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Apesar da diferena, o procedimento de projeto destas mquinas de estados no difere do
procedimento apresentado na aula prtica anterior. Adota-se, como visto, um algoritmo de 5 passos, os
quais so relembrados a seguir:
Passo 1 Capture o comportamento da FSM: desenhe o diagrama da FSM que descreva seu
comportamento.
Passo 2 Crie a arquitetura. No caso de programao em VHDL voc pode, por exemplo, definir a
arquitetura na forma cannica e usar o modelo de dois processos (TPM).
Passo 3 Codifique os estados. No caso da metodologia TPM sugerida aqui, atribua estados usando a
palavra type em VHDL para definir um tipo que assume os estados desejados (a atribuio binria de
cada estado ser feita automaticamente pelo compilador). Crie ento um process (clear,clock) para
atualizar o estado.
Passo 4 Crie a tabela de transio de estados e a tabela de sada: crie uma tabela-verdade para a lgica
combinacional de modo tal que a lgica ir gerar as sadas Z[t] e os sinais de prximo estado S[t+1] a
partir do estado atual S[t] e das entradas X[t]. Estas tabelas so a base para o projeto da lgica
combinacional funes G() e H(). Na construo desta rede combinacional, aplique mtodos de
simplificao (mapas de Karnaugh, etc.) se necessrio.
Passo 5 Implemente a lgica combinacional usando qualquer mtodo apropriado para tal funo
no caso da metodologia TPM citada, implemente um process(entradas, estado atual) para a rede
combinacional.
TAREFAS QUE DEVERO SER FEITAS ANTES DO DIA DA AULA (PR-RELATRIO)
1. Desenvolva o procedimento de 5 passos para a construo da mquina de estados finitos
segundo o modelo de Mealy e segundo o modelo de Moore para a situao problema do
mostrador de relgio de pulso apresentado no item 3 da aula prtica anterior. Assuma que
quando o boto B for pressionado, um bipe ser emitido. Observao: Esse projeto est
especificado no Livro de Sistemas Digitais do Frank Vahid no captulo 6 (exemplo 6.18).
2. Implemente uma FSM para a seguinte situao problema segundo o modelo de Mealy ou o
modelo de Moore: um controlador de semforos possui trs condies distintas. Sinal VERDE,
AMARELO e VERMELHO. O tempo em que o semforo fica em cada cor respectivamente:
VERDE (7 segundos), AMARELO (2 segundos) e VERMELHO (5 segundos). O controlador inicia-se
com a cor VERMELHA.
3. Complete o pr-relatrio com as atividades a seguir.
ATIVIDADES NO LABORATRIO:
a) Valide as FSM de Mealy e de Moore do cronmetro no kit XD301.
b) Aponte as vantagens e desvantagens de cada implementao do cronmetro.
c) Valide sua soluo do semforo no kit, usando um sinal de clock de entrada de 1Hz.
d) Mostre as montagens ao professor para avaliao.