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Conversores Analógico-
Analógico-Digital e Digital -
Analógico
• Introdução
– Analógico
g vs. Digital
g
– Vantagens e desvantagens
– Conversores A/D e D/A
• Digitalização
• Tecnologias de Conversão
“O mundo
d reall é quase ttotalmente
t l t analógico”.
ló i ”
11/08/2009 18:03 Prof. Douglas Bressan Riffel 3
UNIVERSIDADE FEDERAL DE SERGIPE
CENTRO DE CIÊNCIAS EXATAS E TECNOLOGIA
NÚCLEO DE ENGENHARIA MECÂNICA Analógico
g vs. Digital
g
• Programável
– Facilidade de se projetar: apenas lógica;
– Multi-usos e de fácil reconfiguração.
• Precisão e exatidão
e atidão
– Maior precisão e exatidão (Imunidade a ruídos);
• Reprodutibilidade
– mais robusto à variação da temperatura, tensão de alimentação,
envelhecimento, etc.
• Funções especiais
– Filtros
Filt d de ffase lilinear
– Sistemas adaptativos
• Facilidade de armazenamento
– apenas dois
d i valores,
l 0 ou 1
1;
• Compacto
– Cis (chips) digitais podem ser fabricados com mais dispositivos
internos
internos;
• Sistema
Si t bi
binário,
á i ou seja,
j sóó podem
d assumir
i
dois valores, ou faixas de valores:
• alto
lt (‘1’ – 5V) e
• baixo (‘0’ – 0V).
Filt Anti-
Filtro A ti C
Conversor
Amostragem e
Sobreposição de Analógico para
retenção
espectro Digital
Processador
Digital de Sinais
Conversor
Filtro de retenção de
Analógico para
reconstrução ordem zero
Digital
Processador
Digital de Sinais
Conversor
Filtro de retenção de
Analógico para
reconstrução ordem zero
Digital
• Introdução
• Digitalização
– Amostragem e retenção;
– Quantização
Q i ã e
– Codificação.
• Tecnologias de Conversão
• A reconstrução
ç é normalmente efectuada
utilizando retentores de ordem zero.
Amostragem Retenção de
ordem zero
(ZOH)
Ω S > 2Ω N ⇔ Fa > 2 FN
fS = 4 x fA
fS = 8 x fA
Sem Sobreposição
espectral
(aliasing)
Espectro do sinal
contínuo
Sobreposiçã
Espectro de Amostrage o espectral
uma sequência m (aliasing)
de diracs
Amostragem Reconstrução
É possível
através de
um filtro
passa baixo
desde que
exista
sobreposição
espectral
ΩS > 2ΩN
tconv
000 0001
A
D
0
tconv
Início
Fim
tconv
000 0001
S/H A
D
nício
Fim
In
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CENTRO DE CIÊNCIAS EXATAS E TECNOLOGIA
NÚCLEO DE ENGENHARIA MECÂNICA Retenção de ordem zero (ZOH)
Vi Vo
amostragem
retenção
1 LSB
Vi 2
C “leakage”
Vo “droop”
tempo
tempo de aquisição
• Digitalização
– Amostragem
g e retenção;
ç ;
– Quantização
– Codificação.
Codificação
8 bits ⇒ 28 valores
máximo
á i = 10 V
256 valores
Vin 10
Q= = = 39,0625 mV
2 n 256
(R l ã – Q)
(Resolução
11
10
01
00
1/4 2/4 3/4 Entrada (VIN)
00 01 10 11
1,25V 2,5V 3,75V 5V
Vin
Erro de quantização = 1 LSB Vref
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NÚCLEO DE ENGENHARIA MECÂNICA Quantização
Q ç
c/ offset Saída
11
10
01
00
1/4 2/4 3/4 4/4 Entrada (VIN)
00 01 10 11
0,625
, V 1,875
, V 3,125
, V 4,375
, V
11
10
01
00 VIN
00...00
0 5 0 5 VIN
1,25 V 76 mV
4 bits 312,5 mV
8 bits , mV
19,53
12 bits 1,22 mV
16 bits 76,29 μV
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NÚCLEO DE ENGENHARIA MECÂNICA ENOB (Effective Number Of Bits)
características do SAD
• Introdução
d ã
• Digitalização
g ç
• Tecnologias de Conversão
– Conversores AD por escada simples
– Conversores AD por rampa
– Conversores
C AD por aproximação
i ã sucessiva
i
– Conversores AD pelo método paralelo ou Flash
– Conversores AD “pipelined”
– Conversores AD por Σ−Δ
– Conversores DA
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UNIVERSIDADE FEDERAL DE SERGIPE Conversão A/D
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NÚCLEO DE ENGENHARIA MECÂNICA Rampa em escada simples
V vi
referência 7 segmentos
A
D
+ saída
vi
Gerador
G d do AND
comparador
de relógio
V vi
referência 7 segmentos
A
D
+ saída
vi
Gerador
G d do AND
comparador
de relógio
vi
vr
7 segmentos
Gerador “Buffer”
de rampa comparador
relógio
vi Impulsos
+
Gerador 17 impulsos
Comparador
d relógio
de ló i 1 0 0 0 1
_
controle
do integrador
g t1 t2
+
detector
Gerador dupla rampa
de relógio
(integrador) vo
divisor
frequência
saída do detector
& Precisão elevada
saída do AND
&Apenas 1 fonte de erro
tensão de referência
“tensão referência” declive ∝ vi
& CMRR mais elevado
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UNIVERSIDADE FEDERAL DE SERGIPE Conversão A/D
CENTRO DE CIÊNCIAS EXATAS E TECNOLOGIA
NÚCLEO DE ENGENHARIA MECÂNICA p ç
Aproximações sucessivas
V fundo
referência 7 segmentos escala
A
D
vi
_ Gerador
de relógio
vi +
comparador
-
em paralelo +
-
+
-
+
-
+
-
+
MSB LSSB
SH1 ADC DAC – SH2 ADC
grosso fino
atraso
mais
i rápido,
á id pois:
i
Processa amostra N+1 em paralelo com amostra N
Menos bits para converter, nos ADC
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NÚCLEO DE ENGENHARIA MECÂNICA Σ−Δ
vo = vin – v1-bit
polaridade do erro (acima ou abaixo de vin)
ADC de 1 bit
vin +
–
Σ ∫ +
?
– =
1 se v ≥ 0 V
1 bit
DAC 0 se v < 0 V
+Vref se 1
–Vref se 0
Vref
Vref ≥ vin
Σ
v1
-
v2 vo
+
∫ vi -
+
vo
N-2 N-1 N N+1 N+2 N+3
1 1 1 1 1 1 1 1 1 11 0 1 . . .
5 V vin + 10,5
–0,5
5 –0,5
10,0
0,0
9,5
4
4,5
3
5,5
–
Σ ∫ +
?
0
1
– =
–5,5
5,5 1 bit
1 se v ≥ 0 V
0 se v < 0 V
DAC
+Vref se 1
–Vref se 0
Vref 5,5 V
e assim
assim, sucessivamente ...
vin +
–
Σ ∫ +
?
– =
1 bit
DAC
Vref
1111111111101111111111111111111110111...
1’s – 35
0’s – 2
37
35
n º de 1' s =
37 4,9054 V
0V
10,4054 V
bits
24
ão
resoluçã
S-D
16 Aproximações sucessivas
Pipelined
p
8 Flash
Amostras/s
This approach is not satisfactory for a large number of bits because it requires too much precision in the summing resistors
R–2R
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NÚCLEO DE ENGENHARIA MECÂNICA Rede R-
R-2R
RF R R R R R R R
RF vo = − v1 − F v2 − F v3 − F v4 − F v5 − F v6 − F v7 − F v8
R 2R 4R 8R 16 R 32 R 64 R 128R
MSB R
2R
⎛v v v v v v v v ⎞
vo = − RF ⋅ ⎜ 1 + 2 + 3 + 4 + 5 + 6 + 7 + 8 ⎟
4R ⎝ R 2 R 4 R 8R 16 R 32 R 64 R 128R ⎠
8R
16R
32R ⎛ R⎞ 1⎛ v v v v v v v ⎞ 0
⎜ RF = ⎟ vo = − ⎜ v1 + 2 + 3 + 4 + 5 + 6 + 7 + 8 ⎟ vk = v ⋅ ik c/ i =
64R ⎝ 2⎠ 2⎝ 2 4 8 16 32 64 128 ⎠ 1
128R
1 ⎛ i i i i i i i ⎞
LSB vo = − ⋅ v ⋅ ⎜ i1 + 2 + 3 + 4 + 5 + 6 + 7 + 8 ⎟
2 ⎝ 2 4 8 16 32 64 128 ⎠
MSB
“1”
“1”
1 ⎛ 0 1 0 0 1 0 1 ⎞
“0” 1010 0101 vo = − ⋅ 5 ⋅ ⎜1 + + + + + + + ⎟
2 ⎝ 2 4 8 16 32 64 128 ⎠
LSB
“1” 1 ⎛ 1 1 1 ⎞
vo = − ⋅ 5 ⋅ ⎜1 + + + ⎟ = 3,22265...V
2 ⎝ 4 32 128 ⎠
2R
vr RR
2R
vi
va v0
Somador + Integrador
vi + vr vi + vr t *
va = − vi =
2 2 RC