Poligrafo de Sistemas Digitais - Renes

MINISTRIO DA EDUCAO E DO DESPORTO
UNIVERSIDADE FEDERAL DE SANTA MARIA
CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ELETRNICA E COMPUTAO
Projeto REENGE
Polgrafo da Disciplina de Sistemas Digitais A
Prof. Jos Renes Pinheiro

REENGE - Sistemas Digitais A 2
SUMRIO
1. BI-ESTVEIS ....................................................................................................................3
1.1. Flip flop SR (Set/Reset) (Latch)...................................................................................3
1.2. Flip flop SR sncrono (com clock).................................................................................5
1.3. Flip flop D ...................................................................................................................5
1.4. Flip flop T.....................................................................................................................7
1.5. Flip flop JK..................................................................................................................8
1.6. Flip flop Mestre Escravo ...............................................................................................8
1.7. Flip-Flop Edge-Triggered..............................................................................................9
2. CONTADORES................................................................................................................ 10
2.1. Tipos de contadores.................................................................................................... 11
2.2. Glossrio do captulo 10 - Flip flops e Registradores ................................................... 12
2.3. Aplicaes e Exerccios............................................................................................... 14
2.3.1. Uso do flip flop octal do tipo D em uma aplicao com Microcontrolador ............ 14
2.3.2. Schmitt Trigger .................................................................................................... 15
2.3.3. Switch Debouncing .............................................................................................. 16
2.3.4. Fonte de Tenso de 5 V ....................................................................................... 17
2.3.5. Um clock de 60 Hz .............................................................................................. 18
2.3.6. Fototransistor como entrada de um sistema de alarme .......................................... 18
2.4. Glossrio do captulo 11 - Consideraes prticas para projetos digitais ...................... 19
3. REGISTRADORES .......................................................................................................... 20
3.1. Registradores de Deslocamentos (Shift Registers) Sncrono ........................................ 20
4. DIAGRAMA DE ESTADOS ............................................................................................ 22
5. ANLISE DE CIRCUITOS SEQENCIAIS.................................................................... 23
5.1. Equaes de Entrada................................................................................................... 23
5.2. Equaes de Sada ...................................................................................................... 23
5.3. Tabela de Estados ....................................................................................................... 23
5.4. Diagrama de Estados .................................................................................................. 23
5.5. Tabela Caracterstica dos Flip Flops ............................................................................ 23
5.6. Tabela de Excitao dos Flip Flops ............................................................................. 23
6. PROCEDIMENTO DE PROJETO .................................................................................... 25
7. PROJETO DE CIRCUITO SEQENCIAS ....................................................................... 25
7.1. Projeto a partir das Equaes de Entrada .................................................................... 25
8. EXERCCIOS DE DIAGRAMA DE ESTADOS............................................................... 27
9. Conversor Analgico/Digital.............................................................................................. 31
10. Conversor Digital/Analgico............................................................................................ 34
11. BIBLIOGRAFIA............................................................................................................. 37
12. ANEXO 1 - Data sheet Flip Flop 54/7476, LS76 ............................................................. 37
Polgrafo baseado no livro: Digital Electronics - A practical Approach de William Kleitz

.
1. BI-ESTVEIS
Diagrama genrico de um circuito seqencial.
Caractersticas:
1) A sada depende do estado e pode ou no depender da entrada externa.

2) O circuito seqencial possui memria.
3) Possui realimentao.
4) Existe quase sempre relgio (clock) - Sistemas sncronos
Registradores - agrupamentos de flip flops

Memrias - agrupamentos de registradores
Mquina MEALY - Circuito seqencial onde a sada depende da entrada.

Mquina MOORE - Circuito seqencial onde a sada no depende da entrada.
1.1. Flip flop SR (Set/Reset) (Latch)

Com NOR
R
R Q
Q
S
Tabela Verdade Tabela caracterstica

S R Q Q Q S R Q(t+1)
1 0 1 0 0 0 0 0(proibido)
0 1 0 1 0 0 1 1
1 1 0 0 0 1 0 0
0 0 Q Q 0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0(proibido)
Q(t + 1) = S + R Q
Equao caracterstica do flip-flop SR
SR = 0
Com NAND
S Q
R Q
Tabela caracterstica
Q S R Q(t+1)
0 0 0 Indeterm.
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 Indeterm.
1.2. Flip flop SR sncrono (com clock)
R
Q
CLK
Q
S
1.3. Flip flop D
D
Q
CLK
Tabela Caracterstica
Q D Q(t+1)
0 0 0
0 1 1
1 0 0
1 1 1
Q(t + 1) = D Equao caracterstica do flip flop D

Erros mais freqentes:

- D Flip-Flop: No pense erroneamente que voc pode deixar a entrada assncrona
desconectada se ela no estiver sendo usada - ela precisa necessariamente ser HIGH.
Os estudantes freqentemente pensam que aplicando-se o sinal LOW em PRE ele far
com que Q = LOW.
Dica til
- Seria interessante para voc ver uma aplicao do flip-flop tipo D como registrador de
deslocamento e como flip-flop toggle - contador, conforme figuras abaixo.
Diagrama de blocos de um registrador de 4 bits para converso paralelo/serial

Contador ripple binrio de 3 bits.
1.4. Flip flop T
Q T Q(t+1)
0 0 0
0 1 1
1 0 1
1 1 0
Q(t + 1) = T Q + T Q Equao Caracterstica do flip - flop T

1.5. Flip flop JK
Outro tipo de flip-flop o J-K flip-flop. Ele difere do S-R flip-flop pelo fato de possuir
um novo modo de operao, chamado toggle. Por toggle deve-se entender que a cada borda do
relgio os estados de Q e Q alteram de valor entre si (Q chavear de 1 para 0 ou de 0 para 1).
A entrada assncrona do J-K flip-flop tem como label J, K, e Cp. J igual a entrada S e K
igual a entrada R do S-R flip-flop. O estado toggle obtido quando se coloca em HIGH as
entradas J e K antes da borda do relgio.
J Q
CLK
Q
K
Q J K Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Q(t + 1) = J Q + K Q Equao Caracterstica do flip - flop JK
1.6. Flip flop Mestre Escravo
O flip-flop mestre-escravo consiste de duas latches e um inversor. Um flip-flop SR

mestre-escravo mostrado na figura abaixo. Quando a entrada de clock ( C ) zero, a sada do
inversor 1. A latch escrava ento habilitada e a sada Q igual a sada Y do mestre. A
latch mestre est desabilitada, porque a entrada C zero. Quando um pulso de nvel lgico 1
aplicado na entrada de clock, os valores de S e R controlam o valor da sada Y. O escravo,

ento, est desabilitado porque a entrada C zero. Alguma mudana nas entradas externas S e
R mudam a sada Y do mestre, mas no afetam a sada Q do escravo. Quando o pulso
retorna a zero, o mestre desabilitado e as entradas S e R isoladas. Ao mesmo tempo, o
escravo habilitado e os valores de Y so transferidos para a sada Q do flip-flop.
A figura abaixo mostra um flip-flop mestre-escravo tipo JK.
1.7. Flip-Flop Edge-Triggered
Um flip-flop edge-triggered ignora o pulso enquanto ele est em um nvel constante e

dispara apenas durante a transio do sinal de clock. Alguns flip-flop edge-triggered so
disparados na borda positiva ( transio de 0 para 1 ) enquanto outros so disparados na borda
negativa ( transio de 1 para 0 ). Os diagramas lgicos dos flip-flops positive edge-triggered
tipo D e tipo JK so mostrados nas figuras abaixo:
Flip-flop positive edge-triggered tipo D
Flip-flop positive edge-triggered tipo D
2. CONTADORES
Circuito seqencial que produz uma seqncia de estados pr-estabelecida a partir da

aplicao de pulsos de entrada (pulsos de contagem).
Contador Binrio
n bits - n Flip flops
A contagem vai de 0 2n - 1
Ex.: contador binrio de 4 bits, 4 flip flops, 0000 - 1111 (0 - 15)
2.1. Tipos de contadores
Sncronos e Assncronos
Exerccios do captulo 10 do livro - Flip-Flops e Registradores

Flip-flop SR
Dica til
- SR Flip-Flop: Em relao ao circuito abaixo, voc pensa que no poder resolver o circuito
porque as entradas das NOR so desconhecidas. Lembre-se de que no necessrio saber o
valor das duas entradas. Se uma das entrada HIGH a outra LOW.
Flip-flop tipo D
Ateno:
- D Latch: Alguns estudantes usam a tabela verdade como um crutch. Isto pode tornar-se um
perigoso hbito quando as funes so mais complexas. Voc precisa habituar-se a entender a
descrio do circuito fornecida pelo fabricante. (Neste caso o que se quer dizer com
transparente e latched?)
Da tabela verdade voc poder ver que a sada Q segue D (transparente) enquanto a linha de
enable (E) HIGH. Quando E vai a LOW, a sada Q recebe um latch para o valor que D
possua antes da transio de E de HIGH para LOW.
Tabela Verdade do 7475a

Entrada Sada
Modo de Operao E D Q Q
Dados enable H L L H
H H H L
Dados latched L x q q
a
q = Estado de Q antes da borda em E de HIGH para LOW; x = dont care (no importa)
Dica til
- Existem dois caminhos para se obter um LOW em um flip flop assncrono:
a) the overbar on S p , e
b) the bubble on S d .
2.2. Glossrio do captulo 10 - Flip flops e Registradores
Active-Low (Ativo em baixo): A entrada ou a sada de um terminal deve possuir o sinal LOW
para estar habilitado ou ativo.
Asynchronous (Assncrono): a condio em que a sada de um dispositivo troca seu estado
instantaneamente com a mudana da entrada independente do sinal de relgio.
Clock (relgio): Os dispositivos usam um sinal digital peridico, que altera seu estado de LOW
para HIGH, constantemente.
Combinational Logic (Lgica Combinacional): usado por muitos componentes bsicos
(AND, OR, NOR, NAND) para formar funes lgicas mais complexas.
Complement (Complemento): Estado digital oposto - 0 o complemento de 1 e vice-versa.
Digital State (Estado digital): Nvel lgico de um circuito digital.
Disabled (Desabilitado): Condio na qual a entrada e a sada de um circuito digital no esto
aptos a aceitar ou transmitir estados digitais.
Edge Triggered (Trigado pela borda): O dispositivo digital s estar habilitado a aceitar
entradas ou alterar sadas somente na borda positiva ou negativa do sinal de controle ou de
relgio.
Enabled (Habilitado): A condio na qual o circuito est apto a receber ou transmitir estados
digitais.
Flip Flop (Flip flop): Circuito capaz de armazenar nvel lgico 0 ou 1 baseado em nveis
lgicos seqenciais.
Function Table (Tabela verdade): Indica as combinaes mais importantes de entrada e sada
dos estados de um dispositivo.
Latch (latch): Capacidade de armazenar um particular estado digital. O circuito armazena o
nvel lgico mesmo depois de alterada a entrada.
Level Triggeres (nvel trigado): veja Pulse Triggered.
Master-Slave (Mestre-Escravo): Dispositivo de controle constitudo de duas sees: seo
Mestre, que recebe os dados enquanto o relgio HIGH, e a seo Escravo, que recebe os
dados do Mestre quando o relgio vai a LOW.
Negative Edge (Borda negativa): Quando a borda do relgio ou o pulso do trigger transita de
HIGH para LOW.
Noise (Rudo): Qualquer flutuao na tenso geradora momento de chaveamento, cargas
eletrostticas podem causam irregularidades nos nveis das tenses: HIGH e LOW de um
sinal digital. Pode provocar erros nas leituras dos nveis lgicos.
Octal (ctuplo): Um grupo de oito. Um flip flop octal constitudo de 8 flip flops em um
encapsulamento.
Positive Edge (Borda positiva): Quando a borda do relgio ou pulso de trigger transita de
LOW para HIGH.
Pulse Triggered (Pulso trigado): O termo se d ao dispositivo digital que pode aceitar pulsos
de entrada durante os sinais de controle ou de relgio.
Register (Registrador): Grupo de flip flops ou latches que so usados para armazenar palavras
binrias e so controlados por um relgio ou sinal de controle comuns.
Reset (Reset): A condio que produz o estado digital LOW.
Sequential Logic (Lgica Seqencial): Circuito digital que envolve o uso de seqncias d
pulso de tempo em conjunto com dispositivos de armazenamento como flip flops e latches
e CIs funcionais como contadores ou registradores de deslocamento.
Set (Seta): A condio que produz o estado digital HIGH.
Setup Time (Tempo de Setup): Tempo durao da borda ativa do pulso de trigger (sinal de
controle), necessrio para estabilizar o sinal de entrada do dispositivo digital.
Store Register (Registro de armazenamento): Dois ou mais circuitos de armazenamento de
daos (como flip flops ou latches) usados em conjunto para armazenar bits de informaes.
Strobe Gates (Componentes de controle): Um componente de controle usado para habilitar ou
desabilitar entradas ou sadas de um dispositivo digital particular.
Synchronous (Sncrono): A condio na qual a sada de um dispositivo operar somente em
sincronismo com um pulso especfico ou sinal de trigger - HIGH ou LOW.
Toggle (Troca): Em um flip flop, toggle quando o nvel lgico Q muda para Q e Q muda
para Q.
Transition (Trnsito): Instante da transio do estado digital HIGH para LOW ou LOW para
HIGH.
Transparent Latch (Latch transparente): Dispositivo assncrono no qual as sadas
armazenaro os estados mais recentes das entradas. A sada imediatamente segue os
estados das entradas sem esperar a chegada do pulso de trigger e mantm os estados
mesmo depois das entradas serem removidas ou desabilitadas.
Trigger (Disparo): O sinal de controle de entrada de um dispositivo digital usado para

especificar o instante em que o dispositivo aceita as entradas ou muda as sadas.
2.3. Aplicaes e Exerccios
2.3.1. Uso do flip flop octal do tipo D em uma aplicao com Microcontrolador
Muitos dos latches e flip-flops bsicos esto disponveis em CIs octais. Nesta
configurao, esto oito latches ou flip flops em um simples encapsulamento. Se todos os oito
latches ou flip flops so controlados por um relgio comum, isto chamado de registrador de 8
bits. Um exemplo de registrador de 8 bits a base de flip flops o CMOS 74HCT273 de alta
velocidade (disponvel nas famlias TTL LS e S). O 74273 contm 8 flip flops do tipo D, todos
controlados com por um relgio comum (Cp) trigados pela borda. Na borda positiva do Cp, os
8 bits de dados de D0 a D7 so controlados nos 8 D flip flops e a sada de Q0 a Q7. O 74273
possui um reset mestre ( M r ) ativo em baixo (LOW), o qual proporciona um reset assncrono
para todos os flip flops.
Uma aplicao do 74273 D flip flop mostrado abaixo. usado um registrador update
e hold. A cada 10s ele recebe um pulso de relgio do microcontrolador 68HC11 da Motorola.
Os dados esto em D0 - D7 e a cada borda positiva do relgio so dirigidos para os
registradores e sadas Q0 - Q7.
O sensor de temperatura analgico usado para fornecer uma tenso de sada

proporcional temperatura em graus centgrados. O microcontrolador 68HC11 tem a
capacidade de ler valores de tenso analgico e converter em valor digital equivalente. O
software do microcontrolador converte a palavra digital em cdigo BCD de sada para o
mostrador.
A sada BCD do 68HC11 est em constante atualizao de acordo com as flutuaes da

temperatura. Uma maneira de estabilizar essas flutuaes dos dados o uso de um registrador
controlado, como o 74HCT273. O registrador s envia os dados para a sada a cada 10s,
facilitando assim a leitura.
Exerccio 10-2: Usando a ferramenta da Xilinx desenhe a forma de onda da sada Q para um S-
R flip flop.
Exerccio 10-15:
O smbolo lgico de meio flip flop dual tipo D 7474, apresentado na figura abaixo:
a) Usando a ferramenta da Xilinx, desenhe a sada Q com as entradas indicadas no
diagrama.
2.3.2. Schmitt Trigger
Dica til
muito importante que voc saiba como interpretar o manual dos componentes. Novos
dispositivos e CIs so constantemente apresentados no mercado. Freqentemente a nica
maneira de se conhecer sua operao estudando o data sheet.
Anexo 1 - Xerox das pginas 356 - 359 - Data sheet Flip Flop 54/7476, LS76.
Erros mais freqentes:

Usando um osciloscpio no modo X-Y, voc ver a funo de transferncia quando
voc aplica uma onda triangular de 0 - 5 V em Vin. Voc pensar que no est funcionando,
porque as linhas verticais no aparecem. Elas no aparecem, porque as sadas chaveiam muito
rpido. Apesar disso, os pontos so observveis.
Funo de transferncia de um Schmitt

trigger inversor 7414.
2.3.3. Switch Debouncing
Freqentemente chaves mecnicas so usadas em circuitos digitais. Infortunadamente

quase sempre as chaves apresentam o fenmeno chamado switch bounce. O switch bounce
ocorre quando uma chave mecnica aberta ou fechada, e, por um perodo curto de tempo ela
trepida entre os estados aberto e o fechado, ficando desse modo, o seu estado indeterminado.
Este perodo de indeterminao pode estender-se por longos 50 ms, podendo alterar o nvel
lgico do pino a que est ligado.
Existem vrias maneiras de se eliminar os efeitos do balano nas chaves.
Pode-se usar um Schmitt trigger como mostrado na figura abaixo. Com a chave aberta,
o capacitor se carregar a +5 V (1), mudando Vout=0. Quando a chave fechada, o capacitor
se descarrega rapidamente no resistor limitador de corrente de 100 , fazendo com que Vout =
1. Bem, quando a chave trepida, o capacitor carrega-se lentamente para HIGH e se descarrega
rapidamente at zero. A constante de tempo do circuito RC (10 k + 0,47 F) grande o
suficiente para que o capacitor no tenha a chance de mudar (acima de Vt+) antes da
trepidao estacionar para a posio fechado. Isto faz com que Vout mude e seje igual a 1.
Quando a chave reaberta, o capacitor carrega-se at +5 V. Quando ele cruza Vt+,
Vout chaveia em 0.
Simular o circuito acima no Spice e verificar as formas de onda: Vc, Vin e Vout.
Outra maneira de se estabilizar a trepidao de uma chave single-pole, double-throw

usando flip flop tipo D (atualmente qualquer flip flop com entrada S d e Rd assncronas pode
ser usado).
Quando a chave movimentada para a posio A, e ocorre balano, o flip flop seta,
mantm, seta, mantm, a sada repetidamente at que a chave se estabilize na posio A,
fazendo com que o flip flop seja setado. Quando ela movida para a posio B, o flip flop
ressetar, manter, ressetar, manter e assim por diante at que a chave torne a se estabilizar,
ressetando o flip flop.
2.3.4. Fonte de Tenso de 5 V
A maioria dos CIs TTL requerem fontes de tenso de 5,0 V 5% e corrente no

terminal Vcc na faixa de 20 a 100 mA.
Para o suprimento de potncia, a srie 78XX - reguladores de voltagem - so baratos e
de fcil utilizao. Para se construir uma fonte regulada de 5 V, usaremos o 7805 (o 05 designa
os 5,0 V; um 7808 designar 8,0 V). O 7805 um dispositivo de trs terminais (entrada, terra e
sada) com capacidade de suprir 5,0 V 0,2 % a 1000 mA. A figura abaixo mostra como o
regulador de tenso 7805 usado em conjunto com um circuito retificador AC/DC.
Na figura acima os 12,6 V rms so retificados nos diodos (ou nos 4 terminais da ponte
retificadora) em uma onda completa dc de aproximadamente 20 V. Os 3000 F de capacitncia
so necessrios para levantar para HIGH o nvel dc do 7805, para um nvel estvel. O 7805
decrementar os 20 V dc da entrada em uma tenso sem ripple de 5,0 V dc de sada.
O capacitor de 0,01 F recomendado pelos fabricantes de TTL para desacoplar a
fonte. Capacitores de Tntalo trabalham melhor e proporcionam a possibilidade de se colocar
qualquer CI TTL no circuito. Seu tamanho pode ser de 0,01 a 0,1 F com uma razo de tenso
5,0 V. A finalidade deste capacitor eliminar os efeitos dos picos de tenso criados no
interior das chaves TTL e rudos eletrostticos gerados nas linhas de alimentao e terra.
O 7805 esquentar muito se o circuito drenar mais que 0,5 A, neste caso, ser
necessrio mont-lo sobre um dissipador de calor.
2.3.5. Um clock de 60 Hz
A figura abaixo mostra o projeto de um circuito gerador de um clock de 60 Hz - TTL

(0 - 5 V) e que pode ser utilizado com o mesmo transformador da figura anterior. A
concessionria de energia eltrica nos fornece uma tenso AC a uma freqncia de 60 Hz. Para
se obter o clock de 60 Hz basta reduzir a tenso a um nvel desejado e manter a freqncia.
Gerador de pulso TTL - 60 Hz
2.3.6. Fototransistor como entrada de um sistema de alarme
Um fototransistor conduz ou no dependendo da incidncia ou no de luz na sua base.

A resistncia coletor emissor quando o transistor no est conduzindo possui valores tpicos de
1 a 10 M. Na conduo estes valores variam de 1000 a 10 , dependendo da intensidade
luminosa.
O fototransistor pode ser colocado junto porta, onde normalmente h incidncia de
luz. Neste caso, a resistncia do transistor baixa, porque h luminosidade na base e o ponto A
baixo. Quando a pessoa passa junto porta a incidncia de luz interrompida, fazendo a
tenso no ponto A subir de LOW para HIGH momentaneamente. O inversor Schmitt trigger
74HCI14 reage fornecendo na sada um pulso LOW para HIGH. Este, por sua vez, cria um
pulso de clock que fica trigado no flip flop tipo D, que armazenar o estado HIGH acionando o
alarme.
O alarme funcionar at que o boto RESET seja acionado.
Fototransistor usado na entrada de um sistema de alarme.

Para discutir: Pode ser usado um flip flop toggle no lugar do flip flop D. O que mudar na
operao do circuito?
Simular no Spice o circuito acima e plotar a forma de onda de Vout, incluindo o
funcionamento do RESET.
2.4. Glossrio do captulo 11 - Consideraes prticas para projetos

digitais
Duty Cycle: (Razo Cclica): A razo entre a durao de tempo em que a onda peridica
HIGH pelo perodo total da onda.
Float (flutuao): A condio na qual a entrada ou a sada em um circuito no nem HIGH
nem LOW devido ao fato de no estar conectado diretamente a um nvel de tenso high ou
low.
Hold Time (Tempo de espera): A durao de tempo, depois da borda do clock estar ativa, que
deve ser respeitado at que os dados estejam seguros para o seu reconhecimento.
Hystetesis (Histerese): Em digitais, especialmente nos CIs Schmitt triggers, Histerese a
diferena de tenso entre o nvel positivo de chaveamento e o nvel negativo de chaveamento.
Jitter: Termo usado em eletrnica digital para descrever formas de onda que possuem algum
grau de rudo eletrnico, causando rudo na subida e queda entre e durante a transmisso do
nvel.
Power-Up: Termo usado para descrever o evento ou estado inicial quando se liga um CI ou
sistema digital
Pull_Down Resistor: Resistor com uma terminao ligada a LOW e a outra conectada na
entrada ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta linha ser
instantaneamente colocada no estado LOW.
Pull_Up Resistor: Resistor com uma terminao ligada a HIGH e a outra conectada na entrada
ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta linha ser
instantaneamente colocada no estado HIGH.
Race Condition: A condio na qual o nvel digital (1 ou 0) est mudando de estado no

mesmo instante em que a borda de clock de um dispositivo sncrono, faz com que o nvel do
sinal de entrada neste tempo seje indeterminado.
SPST Switch (Chave SPST): Abreviao de polo simples, polo throw. Uma chave SPST
usada para fazer ou interromper o contato com uma linha eltrica simples.
3. REGISTRADORES
Grupo de flip flops que tem por funo armazenar bits.

1 flip flop armazena 1 bit
n flip flops armazenam n bits
3.1. Registradores de Deslocamentos (Shift Registers) Sncrono

Funo: Deslocamento da informao contida para a esquerda ou para a direita.
Aplicao: - Transmisso Serial
- Converso srie paralela
- Multiplicao e Diviso por 2
Diagrama Lgico de um registrador de deslocamento universal.
Funo de Entrada dos Flip flops:

DA0 = ILSL + X0P + A1SR

DA1 = A0SL + X1P + A2SR
DA2 = A1SL + X2P + A3SR
DA3 = A2SL + X3P + IRSR
Pode ser acrescentado algo dos livros.
Introduo:
Registradores so necessrios em sistemas digitais para armazenar temporariamente um
grupo de bits. Bits de dados (1s ou 0s) necessitam em sistemas digitais ser temporariamente
copiados, movidos, deslocados para a direita, deslocados para a esquerda uma ou mais
posies.
Um registrador de deslocamento facilita a manipulao desses bits de dados. Muitos
registradores de deslocamento podem lidar com movimento paralelo de bits, assim como
movimento serial, e podem ser usados para a converso paralela e serial paralela.
Tipos de Registradores de Deslocamento:

Converso paralela para serial
Registrador Recirculante
Converso serial para paralela
Contador em anel e Contador Johnson Shiff
Registrador de deslocamento 74164 8 bits entrada serial, sada paralela.

O 74164 possue duas entradas seriais (DSa e DSp), lidas em sincronismo com a borda
positiva do clock (CP). Cada borda do pulso positivo deslocar os bits de dados uma posio
para a direita. O MR ativo em LOW, isto , ele reseta todos os flip flops quando possui
pulso LOW.
Das
Dsb
Cp MR Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Exerccio: Montar o circuito com a ferramenta Xilinx usando o diagrama lgico e

desenhe a forma de onda para uma converso de serial para paralela do nmero binrio
11010010 usando o 74161, usando os seguintes sinais.
MR
Clk 0 1 2 3 4 5 6 7 8 9 10
Strobe
Cp 1 2 3 4 5 6 7 8
DSb 1 1 0 1 0 0 1 0
4. DIAGRAMA DE ESTADOS
Para mquinas Mealy, as linhas diretas so nomeadas com dois nmeros binrios
separados por uma barra. A entrada no estado presente precede a barra e o valor aps a barra
fornece o valor da sada durante o estado presente (atual) com a entrada dada aplicada.
Para mquinas Moore a barra no includa, a sada depende apenas do estado e no do
valor da entrada.
5. ANLISE DE CIRCUITOS SEQENCIAIS
5.1. Equaes de Entrada

Grupo de funes booleanas que descrevem a lgica de prximo estado. As equaes
tem a funo de gerar os sinais de propagao dos componentes digitais.
5.2. Equaes de Sada

Grupo de funes booleanas que descrevem a lgica de sada. Geram os sinais de sada
externos.
5.3. Tabela de Estados

Tabela que relaciona as variveis de estado (estado), as entradas, as sadas e o prximo
estado.
5.4. Diagrama de Estados

a representao grfica da Tabela de Estados.
5.5. Tabela Caracterstica dos Flip Flops
a) RS b) JK c) D d) T
S R Q(t+1) J K Q(t+1) D Q(t+1) T Q(t+1)

0 0 Q(t) 0 0 Q(t) 0 0 0 Q(t)
0 1 0 0 1 0 1 1 1 Q (t )
1 0 1 1 0 1
1 1 ? 1 1 Q (t )
5.6. Tabela de Excitao dos Flip Flops
a) RS b) JK
Q(t) Q(t+1) S R Q(t) Q(t+1) J K

0 0 0 X 0 0 0 X
0 1 1 0 0 1 1 X
1 0 0 1 1 0 X 1
1 1 X 0 1 1 X 0
c) D d) T
Q(t) Q(t+1) D Q(t) Q(t+1) T

0 0 0 0 0 0
0 1 1 0 1 1
1 0 0 1 0 1
1 1 1 1 1 0
6. PROCEDIMENTO DE PROJETO
1) Descrever o comportamento do circuito
2) Obteno da Tabela de Estados
3) Reduo de estados (se o circuito seqencial puder ser representado por uma relao
entrada/sada independente dos estados)
4) Atribuir valores binrios a cada estado.
5) Determinar o nmero de flip flops necessrios e nome-los.
6) Escolher o tipo de flip flop
7) A partir da Tabela de Estados deduzir as tabelas de Excitao e sada do circuito.
8) Usando o Mapa de Karnough ou qualquer outro mtodo de simplificao deduzir as funes
de sada do circuito e as funes de entrada do flip flop.
9) Desenho do diagrama lgico.
7. PROJETO DE CIRCUITO SEQENCIAS
O projeto de circuitos seqenciais parte de uma srie de especificaes e culmina em um

diagrama lgico ou em uma lista de funes booleanas com qual o diagrama lgico pode ser
obtido.
O nmero de flip flops determinado pelo nmero de estados do circuito: n flip flops
representam 2n estados binrios. O circuito combinacional derivado da tabela de estados pela
avaliao das equaes de entrada e sada.
Objetivo:
Reduo de custos, reduzindo o nmero de estados e reduo da lgica
combinacional.
Dado um diagrama de estados qualquer, define-se uma seqncia de entrada e partida
do estado inicial.
Um algoritmo para a reduo de estados de uma tabela de estados especfica :
Dois estados so ditos equivalentes se, para cada membro do conjunto de entrada,
eles resultam exatamente a mesma sada e enviam o circuito ou para o mesmo
estado ou estado equivalente. Portanto, quando dois estados so equivalentes, um
deles pode ser removido sem alterar as relaes de entrada/sada.
7.1. Projeto a partir das Equaes de Entrada
Deve-se manipular as equaes a fim de que se adaptem s equaes de estados dos flip
flops.
Tipo D: Q(t+1) = D
Tipo T: Q(t+1) = T Q + T Q
Tipo JK: Q(t+1) = J Q + K Q
Tipo RS: Q(t+1) = S + Q R com S.R = 0
Ex:
A (t + 1) = (CD + C D)
A (t + 1) = (CD + C D) ( A + A)
A (t + 1) = (CD + C D) A + (CD + CD) A
Lembrando que: Q(t + 1) = JA + KA
Temos:
JA = (CD + C D) A e KA = (CD + C D) A
8. EXERCCIOS DE DIAGRAMA DE ESTADOS
Exerccio 1
Projete um circuito sequencial observando o diagrama de estados e atribuio. Use a
tabela de estado reduzida, com atribuio binria - Atribuio 1. Use flip flop JK. Apresentar o
circuito lgico.
Tabela de Excitao do flip flop JK
Q(t Q(t+1) J K
)
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tabela de Atribuies de Estados Binrios reduzido
Estados Atribuio 1 Atribuio

2
a 001 000
b 010 010
c 011 011
d 100 101
e 101 111
Diagrama de Estado da Atribuio 1

Tabela de Excitao - Atribuio 1
Est. Atual Ent. Prx.Estado Sada do Circ. Comb. - Ent. FFs Sad
a
A B C X A B C JA KA JB KB JC KC Y
0 0 1 0 0 0 1 0 X 0 X X 0 0
0 0 1 1 0 1 0 0 X 1 X X 1 0
0 1 0 0 0 1 1 0 X X 0 1 X 0
0 1 0 1 1 0 0 1 X X 1 0 X 0
0 1 1 0 0 0 1 0 X X 1 X 0 0
0 1 1 1 1 0 0 1 X X 1 X 1 0
1 0 0 0 1 0 1 X 0 0 X 1 X 0
1 0 0 1 1 0 0 X 0 0 X 0 X 1
1 0 1 0 0 0 1 X 1 0 X X 0 0
1 0 1 1 1 0 0 X 0 0 X X 1 1
Mapas de Karnaught - Funes de entrada e sada
CX CX CX
JA 00 01 11 10 KA 00 01 11 10 JB 00 01 11 10
00 X X 00 X X X X 00 X X 1
AB 01 1 1 AB 01 X X X X AB 01 X X X X
11 X X X X 11 X X X X 11 X X X X
10 X X X X 10 1 10
JA = BX KA = C X JB = A X
CX CX CX
KB 00 01 11 10 JC 00 01 11 10 KC 00 01 11 10
00 X X X X 00 X X X X 00 X X 1
AB 01 1 1 1 AB 01 1 X X AB 01 X X 1
11 X X X X 11 X X X X 11 X X X X
10 X X X X 10 1 X X 10 X X 1
KB = C + X JC = x KC = X
CX
Y 00 01 11 10
00 X X
AB 01
11 X X X X
10 1 1
Y = AX
Desenhe o diagrama lgico do circuito 1:

Exerccio 2
Repetir o exerccio nmero 1 com Atribuio 2. Apresentar o circuito lgico.
Diagrama de Estado da Atribuio 2
Tabela de Excitao - Atribuio 2
Est. Atual Ent. Prx.Estado Sada do Circ. Comb. - Ent. FFs Sada
A B C X A B C JA KA JB KB JC KC Y
0 0 0 0 0 0 0 0 X 0 X 0 X 0
0 0 0 1 0 1 0 0 X 1 X 0 X 0
0 1 0 0 0 1 1 0 X X 0 1 X 0
0 1 0 1 1 0 1 1 X X 1 1 X 0
0 1 1 0 0 0 0 0 X X 1 X 1 0
0 1 1 1 1 0 1 1 X X 1 X 0 0
1 0 1 0 1 1 1 X 0 1 X X 0 0
1 0 1 1 1 0 1 X 0 0 X X 0 1
1 1 1 0 0 0 0 X 1 X 1 X 1 0
1 1 1 1 1 0 1 X 0 X 1 X 0 1
Mapas de Karnaught - Funes de entrada e sada
CX CX CX
JA 00 01 11 10 KA 00 01 11 10 JB 00 01 11 10
00 X X 00 X X X X 00 1 X X
AB 01 1 1 AB 01 X X X X AB 01 X X X X
11 X X 11 X X 1 11 X X X X
10 X X X X 10 X X 10 X X 1
JA = B + CX KA = B x JB = C X
CX CX CX
KB 00 01 11 10 JC 00 01 11 10 KC 00 01 11 10
00 X X X X 00 X X 00 X X X X
AB 01 1 1 1 AB 01 1 1 X X AB 01 X X 1
11 X X 1 1 11 X X X X 11 X X 1
10 X X X X 10 X X X X 10 X X
KB = X + C JC = B KC = x
CX
Y 00 01 11 10
00 X X
AB 01
11 X X 1
10 X X 1
Y = AX
Desenhe o diagrama lgico do circuito 2:
Exemplo 3:
Um somador completo, conforme figura abaixo, recebe duas entradas externas X e Y, a
terceira entrada Z vem de uma sada de um flip flop D. A sada carry (vai-um) transferida para
o flip flop a cada pulso de clock. A sada externa S resulta da soma de X, Y e Z. Assuma que X
e Y varie aps a transio de descida do pulso de clock.
X Somador S
C
Y Completo
Z C
Q
Exemplo 4:
Projete um circuito sequencial com dois flip flops e uma entrada. Quando a entrada for
igual a 1, a sada do flip flop repete a seqncia 00, 01, 10. Quando a entrada for igual a zero,
eles repetem as seguintes seqncias: 11,10,01. Projete o circuito com:
a) Flip flop tipo T
b) Flip Flop tipo D
Exemplo 5:
Projete um circuito com um flip flop e duas entradas conforme mostrado no diagrama
de temporizao abaixo. A sada do flip flop setada quando A=1 e B=0, e limpada quando
A=1 e B=1 e deixada no mesmo estado nos outros casos.
Clock
t
A
t
B
t
Q
t
Exemplo 6:
Projete um circuito seqencial cujo diagrama de estados dado. Use flip flops tipo RS.
11/ 0
00 / 0 01 / 0
0 1
01 / 1 10 / 0
10 / 1 11 / 1
00 / 1
9. Conversor Analgico/Digital
A tarefa de um conversor D/A a de transformar uma entrada digital numa sada analgica. A
fig. 9.1 ilustra a funo do conversor D/A. Um nmero binrio introduzido nas entradas
esquerda com uma tenso de sada correspondente direita. A tabela-verdade detalha um
conjunto de possveis entradas e sadas do conversor D/A.
8s 4s 3s 1s
Conversor
D/A
Fig. 9.1
Fila Entrada Binria Sada

D C B A Analgica
( 8s ) ( 4s ) ( 2s ) ( 1s ) Vout
1 0 0 0 0 0
2 0 0 0 1 1
3 0 0 1 0 2
4 0 0 1 1 3
5 0 1 0 0 4
6 0 1 0 1 5
7 0 1 1 0 6
8 0 1 1 1 7
9 1 0 0 0 8
10 1 0 0 1 9
11 1 0 1 0 10
12 1 0 1 1 11
13 1 1 0 0 12
14 1 1 0 1 13
15 1 1 1 0 14
16 1 1 1 1 15
Consideremos a tabela-verdade acima para o conversor D/A. Se cada uma das entradas
for BAIXA, a tenso de sada ( Vout ) ser 0 V conforme definido na fila 1 da tabela. A fila 2
mostra apenas a entrada ( A ) DE 1s sendo ativada por uma ALTA. Com a entrada como
LLLH ( 0001 ), a sada do conversor D/A 1 V. A fila 3 mostra apenas a entrada B ativada (
0010 ). Isto produz uma sada de 2 V. A fila 5 mostra apenas a entrada C ativada ( 0100 ).
Isto produz uma sada de 4 V. A fila 9 mostra apenas a entrada D ( 1000 ) ativada,
produzindo uma sada de 8 V do conversor D/A. Notar que as entradas ( D, C, B, A ) so
ponderadas. A ponderao relativa de cada entrada dada como 8 para a entrada D, 4 para a
entrada C, 2 para a entrada B e 1 para a entrada A na fig. 9.1.
O conversor D/A consiste em duas partes funcionais. A fig. 9.2 mostra um diagrama em blocos
de um conversor D/A. O conversor dividido numa rede de resistores e num amplificador de
soma. A rede de resistores pondera adequadamente as entradas 1s, 2s, 4s e 8s, enquanto o
amplificador de soma escala a tenso de sada de acordo com a tabela-verdade.
Tipicamente usa-se um amplificador operacional como o amplificador de soma num

conversor D/A.
Entradas
Binrias
8s 4s 2s 1s
D C B A Conversor D/A
Sada
Analgica
Rede de Amplificador Vout

resistores de
soma
Fig. 9.2
Um conversor bsico digital-analgico ilustrado na fig. 9.3. O conversor D/A est

dividido em dois circuitos, a rede de resistores e o amplificador somador. A tenso ( Vin ) de
entrada aplicada atravs das chaves de entrada ( D, C, B, A ). O resistor R4 ( MSB ) o
resistor de valor mais baixo. O resistor R3 o dobro da resistncia de R4. Tambm o resistor
R2 o dobro da resistncia R3, e assim por diante.
D C B A Amplificador de
soma
R4 R3 R2 R1
Rf
Rede de resistores
Fig. 9.3
10. Conversor Digital/Analgico

O conversor analgico-digital ( A/D ) inverte o processo do conversor D/A. Uma
tenso analgica desconhecida introduzida no conversor A/D, e h uma sada binria
correspondente. A sada binria ser proporcional entrada analgica. Um diagrama de blocos
de um conversor A/D mostrado na fig. 10.1. Este conversor A/D tem uma tenso de entrada
analgica na faixa de 0 a 3 V. A sada binria ser ento lida em forma binria de 0000 a 1111.
Notar que o conversor A/D tambm tem uma entrada de relgio ( clock ).
Sada
Binria
8s 4s 2s 1s
D C B A
Clock
Conversor
Tenso de
A/D
entrada 0-3 V
analgica
Fig. 10.1
A tabela-verdade abaixo detalha a operao do conversor A/D. Notar que o lado de

entrada da tabela mostra as tenses de entrada analgicas, enquanto o lado de sada fornece a
correspondente leitura binria.
Fila Entrada Entrada Binria

Analgica D C B A
Vin ( 8s ) ( 4s ) ( 2s ) ( 1s )
1 0 0 0 0 0
2 0,2 0 0 0 1
3 0,4 0 0 1 0
4 0,6 0 0 1 1
5 0,8 0 1 0 0
6 1,0 0 1 0 1
7 1,2 0 1 1 0
8 1,4 0 1 1 1
9 1,6 1 0 0 0
10 1,8 1 0 0 1
11 2,0 1 0 1 0
12 2,2 1 0 1 1
13 2,4 1 1 0 0
14 2,6 1 1 0 1
15 2,8 1 1 1 0
16 3,0 1 1 1 1
O conversor A/D um contador crescente que entra em seqncia para cima de acordo
com a tabela-verdade at que a tenso correta seja alcanada. Se a tenso de entrada do
conversor A/D descrito na tabela-verdade for 2,95 V, a unidade atravessar 15 ciclos at que a
contagem do binrio 1111 seja alcanada e exibida. A anlise da operao do conversor A/D
consome tempo; no entanto, o circuito opera muito rapidamente baseado na freqncia do
clock de entrada. A freqncia do clock num conversor A/D pode ser mais do que 1 MHz.
Sadas binrias
D C B A
Contador
Clock A mod-16
B CLK
Entradas
A Comp.
Conversor
Tenso analgica de
tenso
desconhecida D/A
B A>B=1
B>A=1
Tenso rampa ( realimentao )

Fig. 10.2
O conversor A/D ilustrado um dos vrios tipos usados. Esta unidade chamada
conversor A/D do tipo de contador em rampa. O contador e o conversor D/A formam uma
tenso que aumenta gradualmente ( de forma semelhante a uma rampa ) que realimentada ao
circuito comparador. Um tipo de unidade muito rpida o de aproximaes sucessivas. Estes
so bastante comuns, mas so mais complexos do que os conversores do tipo rampa.
Conversores A/D so usados em qualquer lugar em que uma tenso de entrada
analgica deve ser transformada em forma binria ou digital. Muitos processos industriais usam
uma interface deste tipo. Um exemplo comum do uso do conversor A/D o voltmetro digital.
O conversor A/D transforma a tenso de entrada analgica em binrio. O binrio
decodificado, e uma leitura decimal digital de sada prontamente obtida.
11. BIBLIOGRAFIA
KLEITZ, W. Digital Electronic - A Practical Approach, Ed. Prentice Hal, Upper Saddle
River, New Jersey, 1996.
12. ANEXO 1 - Data sheet Flip Flop 54/7476, LS76

Poligrafo de Sistemas Digitais - Renes

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MINISTRIO DA EDUCAO E DO DESPORTO

UNIVERSIDADE FEDERAL DE SANTA MARIA

DEPARTAMENTO DE ELETRNICA E COMPUTAO

Polgrafo da Disciplina de Sistemas Digitais A

Prof. Jos Renes Pinheiro

Polgrafo baseado no livro: Digital Electronics - A practical Approach de William Kleitz

Diagrama genrico de um circuito seqencial.

1) A sada depende do estado e pode ou no depender da entrada externa.

Registradores - agrupamentos de flip flops

Mquina MEALY - Circuito seqencial onde a sada depende da entrada.

1.1. Flip flop SR (Set/Reset) (Latch)

Tabela Verdade Tabela caracterstica

1.2. Flip flop SR sncrono (com clock)

1.3. Flip flop D

Q(t + 1) = D Equao caracterstica do flip flop D

Erros mais freqentes:

Diagrama de blocos de um registrador de 4 bits para converso paralelo/serial

Contador ripple binrio de 3 bits.

1.4. Flip flop T

Q(t + 1) = T Q + T Q Equao Caracterstica do flip - flop T

1.5. Flip flop JK

Q(t + 1) = J Q + K Q Equao Caracterstica do flip - flop JK

1.6. Flip flop Mestre Escravo

O flip-flop mestre-escravo consiste de duas latches e um inversor. Um flip-flop SR

aplicado na entrada de clock, os valores de S e R controlam o valor da sada Y. O escravo,

A figura abaixo mostra um flip-flop mestre-escravo tipo JK.

1.7. Flip-Flop Edge-Triggered

Um flip-flop edge-triggered ignora o pulso enquanto ele est em um nvel constante e

Flip-flop positive edge-triggered tipo D

Flip-flop positive edge-triggered tipo D

Circuito seqencial que produz uma seqncia de estados pr-estabelecida a partir da

2.1. Tipos de contadores

Exerccios do captulo 10 do livro - Flip-Flops e Registradores

Tabela Verdade do 7475a

2.2. Glossrio do captulo 10 - Flip flops e Registradores

Trigger (Disparo): O sinal de controle de entrada de um dispositivo digital usado para

2.3. Aplicaes e Exerccios

O sensor de temperatura analgico usado para fornecer uma tenso de sada

A sada BCD do 68HC11 est em constante atualizao de acordo com as flutuaes da

2.3.2. Schmitt Trigger

Erros mais freqentes:

Funo de transferncia de um Schmitt

2.3.3. Switch Debouncing

Freqentemente chaves mecnicas so usadas em circuitos digitais. Infortunadamente

Outra maneira de se estabilizar a trepidao de uma chave single-pole, double-throw

2.3.4. Fonte de Tenso de 5 V

A maioria dos CIs TTL requerem fontes de tenso de 5,0 V 5% e corrente no

A figura abaixo mostra o projeto de um circuito gerador de um clock de 60 Hz - TTL

Gerador de pulso TTL - 60 Hz

2.3.6. Fototransistor como entrada de um sistema de alarme

Um fototransistor conduz ou no dependendo da incidncia ou no de luz na sua base.

Fototransistor usado na entrada de um sistema de alarme.

2.4. Glossrio do captulo 11 - Consideraes prticas para projetos

Race Condition: A condio na qual o nvel digital (1 ou 0) est mudando de estado no

Grupo de flip flops que tem por funo armazenar bits.

3.1. Registradores de Deslocamentos (Shift Registers) Sncrono

Diagrama Lgico de um registrador de deslocamento universal.

Funo de Entrada dos Flip flops:

DA0 = ILSL + X0P + A1SR

Pode ser acrescentado algo dos livros.

Tipos de Registradores de Deslocamento:

Registrador de deslocamento 74164 8 bits entrada serial, sada paralela.

Exerccio: Montar o circuito com a ferramenta Xilinx usando o diagrama lgico e

5. ANLISE DE CIRCUITOS SEQENCIAIS