UNIVERSIDADE FEDERAL DO PARAN UFPR

CURSO DE ENGENHARIA ELTRICA

BRUNO BONALDI TEIXEIRA GRR20140855

EDSON AMADO DA SILVA JUNIOR GRR20172195

RELATRIO TCNICO
DISCIPLINA TE246 MICROELETRNICA 1

LABORATRIO 3 DE MICROELETRNICA 1

PROFESSORA SIBILLA BATISTA DA LUZ FRANA

CURITIBA
2016
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Objetivo:
O objetivo deste relatrio descrever e exemplificar a realizao da prtica de
laboratrio 3 da disciplina de Microeletrnica 1, conforme solicitado. A atividade foi
dividida em trs partes, desafios 1,2 e 3. No primeiro desafio, o objetivo
implementar as portas lgicas XOR, XNOR e a operao de deslocamento de um bit
esquerda e a direita(em ciclo neste ltimo caso). Em um segundo desafio, a
atividade ser obter a expresso lgica simplificada atravs do mapa de Karnaugh e
utilizar os operadores booleanos para implementar a expresso lgica. Por fim, em
um terceiro desafio, utilizar as chaves do kit como parmetros de entrada de um
decodificador para ilustrar num display de 7 segmentos o cdigo da disciplina
(TE246).

Desenvolvimento:
Desafio 1

No desafio 1, foi realizado a implementao de um programa para realizar as

operaes XOR, XNOR e de deslocamento de bit. Para que essas operaes
pudessem ser implementadas foi utilizado a funo STD_LOGIC_VECTOR, da
biblioteca padro do IEEE, que criou o equivalente em outras linguagens como
arranjos . Aps esta criao dos arranjos foi realizado as operaes XOR seguido de
um deslocamento a esquerda e XNOR seguida de um deslocamento cclico. Foram
realizadas converses de tipo de vetor por conta dos operadores SLL e ROR que
realizam os deslocamentos, uma vez que esses operadores no admitem vetores do
tipo STD_LOGIC como parmetro. Os resultados dessas operaes foram
armazenados no vetor LDs, como pode ser observado no da figura 1.
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Figura 1: Cdigo desafio 1.

Fonte: O Autor, 2017.

O endereamento fsico com a pinagem das chaves e leds que foram utilizados no
desenvolvimento foram baseados nos materiais disponibilizados e esto
relacionado no cdigo .ucf mostrado na figura 2 e o esquema final pode ser
observado na figura 3.

Figura 2: Endereamento fsico desafio 1

Fonte: O Autor, 2017

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Figura 3: Circuito equivalente desafio 1

Fonte: O Autor, 2017

Desafio 2

Durante o desafio 2, foi obtido duas expresso lgicas para a tabela 1, considerando
A,B,C e D como sinais de entrada e como sada W e Z. A equao 1 representa a
sada W e a equao 2 representa a sada Z.
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Tabela 1: Tabela Verdade

Fonte: Sibila Frana\ A. Mariano 2017

Tabela 2: Mapa de Karnaugh da sada W.

Fonte: O Autor, 2017

Tabela 3: M
apa de K
arnaugh da sada Z.

Fonte: O Autor, 2017

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Expresses mnimas:
W = (A. B ) + (B. D) Equao 1
Z = A. (C + D) Equao 2
Como pode ser observado na Figura 3, o LDs(1) recebe o resultado da equao 1, (
sada W), e quando esse valor for verdadeiro o led endereado em J15 ir
acender. De modo anlogo, o LDs(0) recebe o resultado da equao 2, (sada Z), e
quando Z assume o valor 1, o led do kit endereado em J14 ir acender, como
pode ser verificado na figura 4.

Figura 4: Cdigo desafio 2

Fonte: O Autor, 2017

O cdigo .ucf utilizado para enderear fisicamente os pinos das chaves e leds
utilizados no desafio 2 pode ser analisado na figura 5 e o esquema final pode ser
observado na figura 6.
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Figura 5: Endereamento Fsico

Fonte: O Autor, 2017

Figura 6: Circuito Equivalente Obtido no Desafio 2

Fonte: O Autor, 2017

Desafio 3

No desafio 3 realizou-se a implementao de um cdigo que gera a frase TE246

em um display de 7 segmentos, a partir da combinao de chaves, sendo que cada
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combinao gera uma letra da frase. A figura x exibe o cdigo implementado.

Observa-se a utilizao da condio, when, fazendo com que dependendo da
combinao utilizada, sadas diferentes so acionadas.
Observa-se tambm a utilizao do nvel 0 para o led do display ligado e 1 para o
led do display desligado, isso foi motivado pelo fato de que os pinos do display
possui a configurao pull up para 3,3V.

Figura 7: Cdigo desafio 3

Fonte: O Autor, 2017

O cdigo .ucf utilizado para realizar o endereamento fsico das chaves e do display
de 7 segmentos utilizados no desafio 3 pode ser analisado na figura x.
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Figura x: Endereamento Fsico desafio 3

Fonte: O Autor, 2017

Resultados:

A partir das simulaes e testes realizados, foi possvel validar o

funcionamento do cdigo implementado, como pode ser observado nas figuras 8,9 e
10.

Na simulao do desafio 1, foram utilizados trs conjuntos de 8 bits cada como

entrada para os switchs. Simulando assim, o comportamento da chave fsica. Dessa
forma foi possvel observar a resposta do circuito lgico implementado com os trs
conjuntos de 8 bits resultantes. A resposta foi coerente com as operaes de XOR,
XNOR e deslocamentos de bits realizados.
Figura 8: Simulao do desafio 1.
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Na simulao do desafio 2, foi utilizada a expresso mnima obtida para implementar

o circuito equivalente da tabela verdade. Para efeito de simulao, foram utilizadas
as primeiras 8 linhas da tabela. Os resultados para as variveis W e Z foram
coerentes.
Fonte: O Autor, 2017

Figura 9: Simulao do desafio 2.

Fonte: O Autor, 2017

Na simulao do desafio 3, utilizou-se como parmetro de entrada os conjuntos de 5

bits solicitados, bem como os pinos do display 7 segmentos(a,b,c,d,e,f). Como
resultado, tivemos os vetores de 7 bits esperados que correspondem ao cdigo da
disciplina.

Figura 10: Simulao do desafio 3.

Fonte: O Autor, 2017

Ao compararmos os resultados dessas simulaes com os resultados

esperados(tabelas verdade e mapas de Karnaugh), conclumos a resoluo das
atividades alcanando os objetivos propostos.