ELECTRNICA II

1 Exame, 14/1/2014, Durao:2h 30m

Sem consulta. Em todas as questes explique sucintamente os seus raciocnios.

Responda a cada um dos grupos de questes em folhas separadas

DEEC- AC I Filtros
Electrnica
a) Determine a funo de transferncia de um filtro passa-banda Butterworth de
segundo grau, com frequncia central wo = 100 rad/s, frequncia de corte inferior w1 =
10 rad/s, 3dB de ondulao na banda de passagem e ganho 20dB na frequncia f0.
Notas:
Polinmio de Butterworth de grau 1: D(S ) S 1 ;
Polinmio de Butterworth de grau 2: D(S ) S 2 2.S 1 ;
Atenuao: A() 10 . log( 1 2 2 n )

R1 C
C
R1
R
R2 R
Vi
V1
V2
R3 V3

Figura 1

Considere o circuito da Figura 1 em que os AMPOPs so ideais.

2
b) Considerando wo 1 , mostre que V1 KVi 1 wo V1 wo2 V1 e determine Q e K como
RC Q s s
funo de R2 e R3.
Sugesto: Expresse V1 como funo de Vi, V2 e V3 e em seguida expresse V2 e V3 como
funo de V1 e de wo .

c) Determine as funes de transferncia V1 , V2 e V3 . Identifique o tipo de filtro

Vi Vi Vi
disponvel em cada uma destas sadas.

d) Dimensione o circuito da Figura 1 para que este implemente um filtro passa-banda

com o mesmo valor de Q e de wo que o filtro projectado na alnea a). Se possvel, faa
C = 10 nF e R2 = 10 k.
Caso no tenha resolvido a alnea a) considere: T (s) 2 1500.s 4 e caso no tenha
s 150.s 10
2
resolvido a alnea b) considere: 2 R3 2 R2 wo w
V1 Vi V1 o2 V1
R2 R3 R2 R3 s s
 VCC
R1 = 10 k
R2 = 10 k
II Realimentao R3 = 100 k
R2
O circuito da Figura 2 representa um amplificador vO
realimentado. Considere que o PFR tal que a
transcondutncia de Q1 gm = 10 mA/V e r = 10 k.
R3
a) Desenhe o esquema incremental do circuito
identificando os diportos A e . vI R1
Q1
b) Calcule os parmetros das matrizes mais adequadas
para descrever A e .

c) Determine o ganho kv = vo/vi.

Figura 2

III Projecto de circuitos digitais

O cdigo seguinte implementa uma mquina de estados recorrendo linguagem verilog.

module fsm (
7 clock , // clock 37 end else begin
8 reset , // Active high, syn reset 38 next_state = IDLE;
9 req_0 , // Request 0 39 end
10 req_1 , // Request 1 40 GNT0 : if (req_0 == 1'b1) begin
11 gnt_0 , // Grant 0 41 next_state = GNT0;
12 gnt_1 42 end else begin
13 ); 43 next_state = IDLE;
14 //-------------Input Ports----------------------------- 44 end
15 input clock,reset,req_0,req_1; 45 GNT1 : if (req_1 == 1'b1) begin
16 //-------------Output Ports---------------------------- 46 next_state = GNT1;
17 output gnt_0,gnt_1; 47 end else begin
18 //-------------Input ports Data Type------------------- 48 next_state = IDLE;
19 wire clock,reset,req_0,req_1; 49 end
20 //-------------Output Ports Data Type------------------ 50 default : next_state = IDLE;
21 reg gnt_0,gnt_1; 51 endcase
22 //-------------Internal Constants-------------------------- 52 end
23 parameter SIZE = 3 ; 53 //----------Seq Logic-----------------------------
24 parameter IDLE=3'b001, GNT0=3'b010, GNT1 = 3'b100; 54 always @ (posedge clock)
25 //-------------Internal Variables--------------------------- 55 begin
26 reg [SIZE-1:0] state ; 56 if (reset == 1'b1) begin
27 reg [SIZE-1:0] next_state ; 57 state <= #1 IDLE;
28 //----------Code starts Here------------------------ 58 end else begin
29 always @ (state or req_0 or req_1) 59 state <= #1 next_state;
30 begin 60 end
31 next_state = 3'b000; 61 end
32 case(state) 62 //----------Output Logic-----------------------------
33 IDLE : if (req_0 == 1'b1) begin 90 endmodule
34 next_state = GNT0;
35 end else if (req_1 == 1'b1) begin
36 next_state= GNT1;
O cdigo anterior est formatado em duas colunas e o nmero do lado esquerdo de cada
linha representa o nmero da linha correspondente.

a) Explique, de forma sucinta, qual o objectivo do cdigo entre as linhas 29 e 39.

b) Faa um diagrama de estados em que ilustre 1) os estados possveis e a sua
codificao e 2) as condies de transio entre estados.
c) Escreva o cdigo verilog a acrescentar por forma a que no estado GNT0 s a
sada gnt_0 seja 1, no estado GNT1 s a sada gnt_1 seja 1 e, nos restantes
esestados ou combinaes das variveis de estado ambas as sadas sejam 0,

Cotao: I- a)3 b)3 c)2 d)2 II- a)2 b)2 c) 2 III- a)1 b)1 c) 2