Atividade 1 - NMOS - PMOS - Gustavo Augustin

UNIVERSIDADE FEDERAL DO PARANÁ
SETOR DE CIÊNCIAS DE TECNOLOGIA

MESTRADO EM ENGENHARIA ELÉTRICA
GUSTAVO AUGUSTIN
RELATÓRIO ATIVIDADE 1 – CARACTERIZAÇÃO DE TRANSISTORES NMOS E

PMOS
CURITIBA
2021
2
GUSTAVO AUGUSTIN
RELATÓRIO ATIVIDADE 1 – CARACTERIZAÇÃO DE TRANSISTORES NMOS E

PMOS
Relatório de simulação apresentado à

disciplina de Dispositivos eletrônicos do
Curso de mestrado em engenharia elétrica
da Universidade Federal do Paraná.
Professor: Prof. Dr. André Augusto

Mariano
CURITIBA
2021
3
SUMÁRIO
1 INTRODUÇÃO ......................................................................................................... 4
2 METODOLOGIA ...................................................................................................... 5
2.1 MONTAGEM DOS ESQUEMÁTICOS ................................................................... 5
2.2 SIMULAÇÃO DOS ESQUEMÁTICOS ................................................................... 5
2.3 SIMULAÇÃO DOS EFEITOS DE CORPO ............................................................ 6
2.4 SUPOSIÇÃO DO VALOR DE TENSÃO DE EARLY NFET / PFET ....................... 7
3 RESULTADOS E DISCUSSÕES ............................................................................. 7
3.1 NFET ..................................................................................................................... 7
3.2 PFET ..................................................................................................................... 9
3.3 ZVTNFET ............................................................................................................ 11
3.4 HVTNFET33 ........................................................................................................ 12
3.5 HVTPFET33 ........................................................................................................ 14
3.6 LVTNFET ............................................................................................................ 16
3.7 LVTPFET............................................................................................................. 17
3.8 EFEITO DE CORPO ........................................................................................... 19
3.9 ESTIMATIVA DA TENSÃO DE EARLY ............................................................... 25
4 CONCLUSÃO ........................................................................................................ 29
5 REFERENCIAS...................................................................................................... 30
4
1 INTRODUÇÃO
Transistores bipolares foram inventados e rapidamente substituíram as válvulas

a vácuo, que eram até então utilizadas, abrindo caminho então para os circuitos
integrados, dentro da aplicação em sistemas eletrônicos. Isto no ano de 1945 nos
laboratórios Bell pelos cientistas Shockley, Brattain e Bardeen (RAZAVI, 2010). Neste
trabalho trataremos de um estudo direcionado justamente relacionado com os
transistores, mais especificadamente, o NMOS e o PMOS. Eles diferente dos
transistores bipolares inventado nos laboratórios da Bell, são transistores tripolares, o
que confere a eles, maior gama de aplicações se comparado com os bipolares.
Quanto algumas destas funções, podemos citar: amplificação de sinais, logica digital
e memória. Seu princípio de funcionamento básico, está em aplicar uma tensão entre
dois terminais para controlar a corrente que transpassa um terceiro terminal (SEDRA;
SMITH, 2005).
Neste presente relatório justamente buscamos fazer algumas simulações e
montagens por meio do software Cadence, fornecido pela Universidade Federal do
Paraná, para verificarmos as características de transistores do tipo Nmos e Pmos,
além de também verificarmos os efeitos de corpo para as tecnologias que possuem e
termos uma ideia de como encontrar a tensão de Early para outras tecnologias,
fazendo que assim o estudo fosse enriquecido. A seguir apresentaremos nossos
resultados obtidos seguidos de comentários, bem como também a metodologia
utilizada para que o processo possa ser repetido e os mesmos resultados encontrados
por quaisquer necessidades ou interesses.
5
2 METODOLOGIA
Serão apresentados abaixo os passos seguidos para realização de cada

processo desenvolvido dentro da atividade.
2.1 MONTAGEM DOS ESQUEMÁTICOS
Para montagem dos esquemáticos, utilizou-se além da leitura do material de aula

previamente lido, o software Cadence via acesso terminal SSH, feito pelo programa
X2Go para auxílio do acesso de computadores com sistema operacional Windons.
Mediante isto bastou seguir a documentação de apoio postada também pelo
professor, que então, as montagens poderiam ser realizadas.
2.2 SIMULAÇÃO DOS ESQUEMÁTICOS
Na simulação, foram retirados gráficos que realizavam a comparação de valores

de corrente de dreno (ID), em relação a valores de tensão de gatilho/fonte (VGS) e de
dreno/fonte (VDS). Para realização das simulações, podemos seguir o fluxograma da
figura 1, abaixo mostrada.
Figura 1: Fluxograma de simulação
Fonte: Do autor (2021)

6
Dentro de cada etapa descrita, comandos no Cadence devem ser executados,

esses comandos são especificados também dentro da documentação fornecida
previamente pelo professor.
Além disto, para cada transistor foi utilizado uma tensão 4 V contínua para todas
as fontes envolvidas nas montagens, variando sua polarização de acordo com a
necessidade de cada transistor.
2.3 SIMULAÇÃO DOS EFEITOS DE CORPO
Nesta etapa, a consulta em materiais refenciados ao final do relatório foi

necessário, para que as alterações pertinentes no esquemático fossem realizadas
corretamente. Para a parte da simulação, algo parecido com o comentado na figura
1, mostrada anteriormente foi realizado, porém agora com alguns passos adicionais,
apresentados no fluxograma da figura 2.
Figura 2: Fluxograma para simulação dos efeitos de corpo.
Dentro de cada etapa descrita, comandos no Cadence devem ser executados,

esses comandos são especificados também dentro da documentação fornecida
previamente pelo professor. Além disto, para obtenção de variadas curvas com o
7
objetivo expressar melhor o efeito de corpo, em cada passo da simulação, descrito na

figura 2, utilizou-se um degrau de 1V para tal variação, iniciando em 1 e indo até 4V.
2.4 SUPOSIÇÃO DO VALOR DE TENSÃO DE EARLY NFET / PFET
Para suposição do valor, foi necessário o aproveitamento das simulações

realizadas para verificar a relação da corrente de dreno (ID) com as tensões de
gatilho/fonte (VGS) e dreno/fonte (VDS). Com essas simulações realizadas e seus
respectivos gráficos apresentados pelo Cadence, aplicou-se as equações da reta, por
meio de pontos retirados, e fórmulas matemáticas para primeiramente a definição de
coeficiente angular “m”, dado pela fórmula abaixo:
𝑦 −𝑦
𝑚=
𝑥 −𝑥
Onde os valores de x e y eram pontos verificados via Cadence, e após isto com
auxílio da equação da reta, mostrada abaixo:
𝑦 − 𝑦 = 𝑚 ⋅ (𝑥 − 𝑥 )
Poderiamos chegar em uma equação geral da reta mostrada no programa, e

com a atribuição desta função F(x) com y=0, conseguiu-se chegar em um valor
estimado de tensão de Early.
3 RESULTADOS E DISCUSSÕES
Nesta sessão, serão apresentados e discutidos os resultados obtidos dentro de

cada simulação para cada transistor, que são 7 ao total: Nfet, Pfet, Zvtnfet, Hvtnfet33,
Hvtpfet33, Lvtnfet e Lvtpfet.
3.1 NFET
Para o transistor NFET, montou-se o esquemático da figura 3. Nele, de acordo

com a bibiografia e material de aula consultado ligou-se gate (G) e dreno(D)
diretamente polarizados, ambos com uma tensão igual de 4V e foi aterrado a fonte(S).
8
Figura 3: Esquemático do NFET
Em seguida, a simulação foi realizada e as curvas obtidas estão apresentadas

nas figuras 4 e 5, onde basicamente a representação de ID x VGS e ID x VDS são
plotadas.
Figura 4: ID x VGS do NFET

9
Figura 5: ID x VDS do NFET
Para ambas as curvas, o resultado apresentado na simulação já era esperado,

visto que justamente a literatura fala e representa algo muito similar.
3.2 PFET
Para o transistor PFET, montou-se o esquemático da figura 6. Nele, de acordo

com a bibiografia e material de aula consultado ligou-se gate (G) e dreno(D)
inversamente polarizados, ambos com uma tensão igual de 4V e foi aterrado a
fonte(S).
10
Figura 6: Esquemático do PFET

plotadas.
Figura 7: ID x VGS do PFET

11
Figura 8: ID x VDS do PFET
No caso das curvas do PFET, a resposta encontrada divergiu do que a literatura

apresenta, pelo menos visualmente. Na figura 7, há um efeito entre as tensões 0,4V
e 3V os quais não se esperava. Já para a figura 8, o gráfico encontrado também
divergiu em comparação com o dos demais transistores com dopagem positiva.
3.3 ZVTNFET
Para o transistor ZVTNFET, a exemplo do transistor NFET, montou-se o

esquemático da figura 9. Nele, de acordo com a bibiografia e material de aula
consultado ligou-se gate (G) e dreno(D) diretamente polarizados, ambos com uma
tensão igual de 4V e foi aterrado a fonte(S).
Figura 9: Esquemático do ZVTNFET

12

plotadas.
Figura 10: ID x VGS do ZVTNFET
Figura 11: ID x VDS do ZVTNFET
Para ambas as curvas, o resultado apresentado na simulação era esperado que

se aproximasse do NFET, o que se verificarmos os gráficos, acontece.
3.4 HVTNFET33
Para o transistor HVTNFET33, a exemplo do transistor NFET, montou-se o

13
Figura 12: Esquemático do HVTNFET33

plotadas.
Figura 13: ID x VGS do HVTNFET33

14
Figura 14: ID x VDS do HVTNFET33
Para ambas as curvas, o resultado apresentado na simulação era esperado

que se aproximasse do NFET, o que se verificarmos os gráficos, acontece.
3.5 HVTPFET33
Para o transistor HVTPFET33, a exemplo do transistor PFET, montou-se o

consultado ligou-se gate (G) e dreno(D) inversamente polarizados, ambos com uma
15
Figura 15: Esquemático do HVTPFET33

plotadas.
Figura 16: ID x VGS do HVTPFET33

16
Figura 17: ID x VDS do HVTPFET33
No caso deste transistor o HVTPFET33, nota-se uma aproximação maior com

o resultado esperado (bibliografia), visto que o pnp é o inverso do npn.
3.6 LVTNFET
Para o transistor LVTNFET, a exemplo do transistor NFET, montou-se o

Figura 18: Esquemático do LVPNFET

17

plotadas.
Figura 19: ID x VGS do LVTNFET
Figura 20: ID x VDS do LVTNFET
Para ambas as curvas, o resultado apresentado na simulação era esperado

que se aproximasse do NFET, o que se verificarmos os gráficos, acontece.
3.7 LVTPFET
Para o transistor LVTPFET, a exemplo do transistor PFET, montou-se o

consultado ligou-se gate (G) e dreno(D) reversamente polarizados, ambos com uma
18
Figura 21: Esquemático do LVTPFET

plotadas.
Figura 22: ID x VGS do LVTPFET

19
Figura 23: ID x VDS do LVTPFET
No caso deste transistor o LVTPFET, nota-se uma aproximação maior com o

resultado esperado (bibliografia), visto que o pnp é o inverso do npn.
3.8 EFEITO DE CORPO
Conforme o solicitado, montou-se esquemáticos para os transistores

HVTPFET, HVTNFET, LVTNFET e LVTPFET. Estes esquemáticos foram montados
com base nos esquemáticos utilizados para retirada dos gráficos comparativos de
corrente x tensão dos itens anteriores, com a diferença que foi adicionado uma fonte
no corpo com polarização de acordo com a dopagem do mesmo.
Nas figuras 24, 25, 26 e 27, estão sendo apresentadas essas montagens para
cada transistor.
20
Figura 24: Esquemático do HVTPFET efeito de corpo
Neste caso com a fonte do terminal de corpo diretamente polarizada, visto que
o substrato do transistor é do tipo p, que deve ser ligada ao nível mais alto do circuito.
Figura 25: Esquemático do HVTNFET efeito de corpo

21
Neste caso com a fonte do terminal de corpo reversamente polarizada, visto que
o substrato do transistor é do tipo n, que deve ser ligada ao nível mais baixo do circuito.
Figura 26: Esquemático do LVTPFET efeito de corpo
Neste caso com a fonte do terminal de corpo diretamente polarizada, visto que
o substrato do transistor é do tipo p, que deve ser ligada ao nível mais alto do circuito.
Figura 27: Esquemático do LVTNFET efeito de corpo
Neste caso com a fonte do terminal de corpo reversamente polarizada, visto que
o substrato do transistor é do tipo n, que deve ser ligada ao nível mais baixo do circuito.
22
Montado os esquemáticos para cada transistor, a simulação foi realizada e as

figuras 28, 29, 30, 31, 32, 33, 34 e 35
Figura 28: ID x VGS de corpo HVTPFET33
Figura 29: ID x VDS de corpo HVTPFET33

23
Figura 30: ID x VGS de corpo HVTNFET33
Figura 31: ID x VDS de corpo HVTNFET33
Figura 32: ID x VGS de corpo LVTPFET

24
Figura 33: ID x VDS de corpo LVTPFET
Figura 34: ID x VGS de corpo LVTNFET
Figura 35: ID x VDS de corpo LVTNFET

25
Observando cada gráfico obtido com resultado da variação da tensão de corpo,

pode-se claramente notar que é possível realizar o controle da relação corrente tensão
de saída do transistor por meio da tensão de corpo. O que vale a pena comentar
também, é que há regiões em que este controle pode não funcionar corretamente.
Então desta forma, deve-se ter preferência de pontos de operação em locais que
sejam mais propícios para tal finalidade.
3.9 ESTIMATIVA DA TENSÃO DE EARLY
Para os transistores NFET e PFET, uma estimativa de tensão de Early deveria

ser feita. Com base nas esquações apresentadas no item 2.0, foram retirados 3 pontos
diferentes das curvas de corrente de dreno (ID) por tensão de dreno/fonte (VDS),
preferencialmente de região mais linearizada possível, para que a assintótica fosse a
mais satisfatória. Abaixo, nas figuras 36, 37 e 38, estão apresentados os pontos
utilizados para cálculo da equação da assintótica.
Figura 36: Ponto 1 ID x VDS NFET

26
Conforme figuras acima, os pontos foram respectivamente P1 (2,60 ; 0,0118),

P2 (3,2 ; 0,01208) e P3 (3,008 ; 0,01202), resultando então em um m = -0,0003378 e
a equação geral abaixo.
𝑦 = 3,378𝑒 ∗ 𝑥 + 11,005𝑒 3
Sabendo que a corrente resultante da tensão de Early é muito próxima de 0,

iguala-se a equação acima a zero e então acha-se o x que será a tensão de Early,
que para o caso do NFET ficou igual a -32,58V.
O mesmo procedimento, foi realizado para encontrarmos a tensão de Early
para o PFET. Nas figuras 39, 40 e 41 temos os pontos utilizados para cálculo da
equação assintótica.
27
Figura 39: Ponto 1 ID x VDS PFET

28
Conforme figuras acima, os pontos foram respectivamente P1 (2,60 ; -0,00542),

P2 (3,2 ; -0,00574) e P3 (2.998 ; - 0.00564), resultando então em um m = -0,0005365
e a equação geral abaixo.
𝑦 = 3,378𝑒 ∗ 𝑥 + 11,005𝑒 3
Sabendo que a corrente resultante da tensão de Early é muito próxima de 0,

iguala-se a equação acima a zero e então acha-se o x que será a tensão de Early,
que para o caso do NFET ficou igual a -7,53V.
29
4 CONCLUSÃO
Em linhas gerais, o experimento foi de grande valor para que todos pudessem
se ambientar ao software Cadence, além de trabalhar os conceitos vistos dentro das
tutorias da disciplina. Com as simulações de todos os transistores, observou-se
semelhança em linhas gerais entre os transistores da mesma família (tipo n e tipo p),
mas ao mesmo tempo pode-se verificar sutis mudanças de um tipo para o outro, da
mesma forma.
Como as maiores dificuldades, pode-se deixar anotado como o primeiro acesso
e passos até se realizar a primeira simulação. Após isto, o uso do software torna-se
fácil e ágil, fazendo com que a velocidade aumente consideravelmente deixando o
trabalho mais eficiente. Outro fator que gerou um pouco de dificuldade foi o
entendimento das curvas advindas dos transistores tipo p, que foi necessário a
consulta em bibliografias para entendimento dos resultados.
30
5 REFERENCIAS
SEDRA, Adel; SMITH, Kenneth. Microeletrônica. São Paulo - Brasil. Ed 4; Editora

Person Prentice Hall, 2002.
RAZAVI, Behzad. Fundamentos de microeletrônica. [Fundamentals of

microelectronics (inglês)]. Tradução e revisão técnica de J. R. Souza. reimpr. Rio de
Janeiro: LTC, 2014.

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Professor: Prof. Dr. André Augusto

Transistores bipolares foram inventados e rapidamente substituíram as válvulas

Serão apresentados abaixo os passos seguidos para realização de cada

2.1 MONTAGEM DOS ESQUEMÁTICOS

Para montagem dos esquemáticos, utilizou-se além da leitura do material de aula

2.2 SIMULAÇÃO DOS ESQUEMÁTICOS

Na simulação, foram retirados gráficos que realizavam a comparação de valores

Figura 1: Fluxograma de simulação

Fonte: Do autor (2021)

Dentro de cada etapa descrita, comandos no Cadence devem ser executados,

2.3 SIMULAÇÃO DOS EFEITOS DE CORPO

Nesta etapa, a consulta em materiais refenciados ao final do relatório foi

Figura 2: Fluxograma para simulação dos efeitos de corpo.

Fonte: Do autor (2021)

Dentro de cada etapa descrita, comandos no Cadence devem ser executados,

objetivo expressar melhor o efeito de corpo, em cada passo da simulação, descrito na

2.4 SUPOSIÇÃO DO VALOR DE TENSÃO DE EARLY NFET / PFET

Para suposição do valor, foi necessário o aproveitamento das simulações

Poderiamos chegar em uma equação geral da reta mostrada no programa, e

Nesta sessão, serão apresentados e discutidos os resultados obtidos dentro de

Para o transistor NFET, montou-se o esquemático da figura 3. Nele, de acordo

Figura 3: Esquemático do NFET

Fonte: Do autor (2021)

Em seguida, a simulação foi realizada e as curvas obtidas estão apresentadas

Figura 4: ID x VGS do NFET

Fonte: Do autor (2021)

Figura 5: ID x VDS do NFET

Fonte: Do autor (2021)

Para ambas as curvas, o resultado apresentado na simulação já era esperado,

Para o transistor PFET, montou-se o esquemático da figura 6. Nele, de acordo

Figura 6: Esquemático do PFET

Fonte: Do autor (2021)

Em seguida, a simulação foi realizada e as curvas obtidas estão apresentadas

Figura 7: ID x VGS do PFET

Fonte: Do autor (2021)

Figura 8: ID x VDS do PFET

Fonte: Do autor (2021)

No caso das curvas do PFET, a resposta encontrada divergiu do que a literatura

Para o transistor ZVTNFET, a exemplo do transistor NFET, montou-se o

Figura 9: Esquemático do ZVTNFET

Fonte: Do autor (2021)

Em seguida, a simulação foi realizada e as curvas obtidas estão apresentadas

Figura 10: ID x VGS do ZVTNFET

Fonte: Do autor (2021)

Figura 11: ID x VDS do ZVTNFET

Fonte: Do autor (2021)

Para ambas as curvas, o resultado apresentado na simulação era esperado que

Para o transistor HVTNFET33, a exemplo do transistor NFET, montou-se o

Figura 12: Esquemático do HVTNFET33

Fonte: Do autor (2021)

Em seguida, a simulação foi realizada e as curvas obtidas estão apresentadas

Figura 13: ID x VGS do HVTNFET33

Fonte: Do autor (2021)

Figura 14: ID x VDS do HVTNFET33

Fonte: Do autor (2021)

Para ambas as curvas, o resultado apresentado na simulação era esperado

Para o transistor HVTPFET33, a exemplo do transistor PFET, montou-se o