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03 - Codificacao Reset
03 - Codificacao Reset
Objetivo
2
1
Tipos de Reset
3
Hard Reset
Power on reset
Soft Reset
Controlado por watchdog
2
Recomendações
5
Watchdog
6
3
Implementação
7
Exemplo de reset
8
VHDL entity badFFstyle is
4
Resultado
9
d q1 q2
rst_n enable
Exemplo 2
10
Um pouco
architecture rtl of goodFFstyle is
melhor signal q1 : std_logic;
begin
process(clk)
begin
if (clk’event and clk = ‘1’) then
if (rst_n = ‘0’) then
q1 <= ‘0’;
else
q1 <= d;
end if;
end if;
end process;
process(clk)
begin
if (clk’event and clk = ‘1’) then
q2 <= q1;
end if;
end process;
end rtl;
5
Resultado
11
d q1 q2
rst_n
Sem reset no
segundo flip-flop
clk