Faculdade de Engenharia de Ilha Solteira – Departamento de Engenharia Elétrica

Circuitos Digitais II – Profa Suely Cunha Amaro Mantovani. – 1o. sem /2022

Memórias RAMs
1. Introdução
2. Célula RAM Estática - Funcionamento básico
3. Estrutura Interna das Memórias SRAM
4. Célula da Memória RAM Estática ao Nível de Transistores
5. Procedimentos para Leitura/Escrita
6. Temporização de SRAM
7. Dispositivos RAMs Estáticas Comerciais
8. SRAM Assíncronas e Síncronas.
Referências

1. Introdução
As Memórias de Acesso Aleatório (Random Access Memories – RAMs) são
empregadas para armazenamento temporário de programas e dados. São utilizadas em
equipamentos digitais como memória de programa e dados para armazenamento de
forma temporária, visto que são voláteis. Existem dois tipos que são classificados
conforme sua célula de armazenamento:
 Memórias RAMs Estáticas ou Static RAMs - SRAMs
 Memórias RAMs Dinâmicas ou Dynamic RAMs – DRAMs.
Características das memórias resumidas a seguir:
SRAMs DRAMs
Célula básica- flip-flop ou Latch (biestáveis) Célula básica – capacitores
Alta velocidade. Baixa velocidade.
Baixa densidade, alto custo. Alta densidade (4X mais), baixo custo.
Alto consumo. Baixo consumo (3 a 5X menor).
............................ Necessita refresh.

Inicia-se este tópico pelas RAMs Estáticas, Figura1.

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 Figura1- Simbologia da Memória RAM estática

Fonte: Tocci, Widmer, Moss (2019)

 Vantagem principal: operações de leitura/escrita com iguais facilidades;
 Principal desvantagem: volatilidade - as SRAMs armazenam os dados enquanto a
tensão de alimentação estiver aplicada ao circuito integrado;
 As SRAMs são encontradas nas capacidades: 1K, 4K, 8K, 16K, 128K, 256K, 1M,
2M,4M, 8M,16M ,32M, 64M, 128M, 256M, 512M, 1G e apresentam palavras de 1, 4,
8, 16 , 32 bits;
 Tecnologias de SRAMs: Bipolar, MOS (Semicondutor de Óxido Metálico) e BiCMOS.
Tecnologias mais usuais: NMOS (Semicondutor de Óxido Metálico canal n) e CMOS
(Semicondutor de Óxido Metálico Complementar). As memórias CMOS são um
pouco mais lentas do que as NMOS e bipolares, contudo tem menor consumo e maior
imunidade ao ruído.

2. Célula RAM Estática - Funcionamento básico

Nos circuitos integrados as células de memória são construídas com diversas

tecnologias, o exemplo a seguir, na Figura 2, é mostrado devido ao seu aspecto didático.

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 Figura 2- Célula básica para uma RAM estática (com portas lógicas)

Fonte: Taub (1984)

Para escrita: seleciona-se a célula, através de um circuito de endereçamento que faz

SEL = 1, faz-se o sinal de controle para escrita, WE=0. Depois se aplica o dado no terminal
D (configurado como entrada). Na Figura 3 a seguir, mostra-se a célula de memória nesta
situação.

Figura 3- Funcionamento da célula SRAM na escrita

Fonte: Taub (1984)

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 Observa-se que a porta NAND superior terá nível 0 na saída, e com isto, os buffers
nas entradas do flip-flop estarão habilitados, configurando assim um flip-flop tipo D, ao
mesmo tempo a porta NAND inferior terá um nível 1 na saída fazendo com que o buffer de
saída do flip-flop esteja em alta impedância, de modo que o dado presente em D esteja
conectado à entrada do flip-flop e seja então armazenado.

Para a leitura: seleciona-se igualmente a célula fazendo SEL=1 e WE=1, assim o

dado armazenado é obtido em D. Veja na Figura 4 a seguir, a célula nesta situação.

Figura 4- Funcionamento da célula SRAM na leitura

Fonte: Taub (1984)

Nesta, a porta NAND superior tem nível 1 na saída, isto faz com que os buffers de
entrada do flip-flop estejam em tri-state (alta impedância). As portas NAND que
constituem o flip-flop estão agora desconectadas (estado de alta impedância) e devido a
sua característica construtiva, reconhecem esta situação como um nível 1, o que faz com
que o flip-flop mantenha o estado anterior (Qf = Qa). Enquanto isto, a porta NAND inferior
tem nível 0 na saída, o que faz com que o buffer de saída esteja habilitado, e com isto o bit
armazenado no flip-flop estará no terminal D.

No caso da célula não ser selecionada (SEL = 0), as duas portas NAND
apresentarão nível 1 em suas saídas, deixando todos os buffers em alta impedância e a
célula terá sua saída desativada (em alta impedância), impedindo qualquer escrita ou
leitura de dados.

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3. Estrutura interna das memórias SRAM

A menor unidade de memória é chamada uma célula e pode ser usada para
armazenar um bit de informação, isto é, ‘0’ ou ‘1’ lógico. Um número determinado de
células juntas forma uma palavra e as células de uma palavra são lidas ou escritas ao
mesmo tempo.
Para formar uma célula de memória pode-se utilizar um Flip-Flop ou latch , Figura
5. Nesta figura cada palavra da memória é composta por duas células. Então, a memória
tem 4-palavras e cada palavra tem 2-bits. Assim, a capacidade da memória, é igual a 8-bits,
e a organização da memória é 4X2.
Figura 5- Memória RAM estática 4X2

Fonte: Taub (1984)

Cada palavra da memória tem uma locação associada a um endereço definido pelos
bits de endereço A1A0.
Endereço Posição
A1A0 Dados
00 Palavra 0
01 Palavra 1
10 Palavra 2
11 Palavra 3

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 Os endereços são decodificados pelo decodificador de endereços formado pelas
portas AND G0, G1, G2 e G3, cujas saídas quando ativas conectam as saídas das células às
linhas de bits, preparando a posição para uma operação de leitura ou escrita. As memórias
sempre incorporam o decodificador de endereço para limitar o número de pinos da
memória.
A memória é habilitada pelo sinal Seleciona-Circuito (CS). Quando CS =0 (inativo)
as chaves operadas por lógica, que ligam as linhas de bits às saídas ou entradas da
memória, estão abertas, colocando as saídas/entradas memória em tri-state, desconectando-
a do barramento. As operações de leitura/escrita só podem ser realizadas com a memória
habilitada, CS=1 (nível ativo).
As operações de leitura e escrita são controladas pelo sinal habilita-escrita. Quando
em nível baixo, as chaves operadas por lógica das entradas I 1I0 estão fechadas, conectando
I1I0 às linhas de bits. No nível alto, as chaves operadas por lógica das saídas, O 1O0 estão
fechadas, assim, colocam as linhas de bits em ligação com as saídas. Na Figura 6 tem-se
outro exemplo de SRAM, 64x4 .

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 Figura 6- Memória RAM estática 64X4

Fonte: Taub (1984)

Operação de Leitura: Operação de Escrita:

Operação Seleciona Circuito: CS  0 - memória selecionada

CS  1 - memória em alta impedância (não habilitada)

3.1. Estrutura interna bidimensional

A memória é organizada internamente em linhas e colunas, com um decodificador

de linhas e outro decodificador de colunas, conforme a Figura 7.

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 Figura 7- Decodificação em linhas e colunas para uma memória 16X1.

Fonte: Taub (1984)

Os decodificadores de linhas e de colunas são de 2-entradas e 4-saídas, cada um
tem quatro portas AND de 2-entradas, reduzindo pela metade a quantidade de portas e
entradas na periferia do dispositivo.
3.2. Terminal comum de entrada-saída
Para reduzir a quantidade de pinos na periferia dos CIs de memória são empregados
pinos comuns para entrada e saída de dados, Figuras 8 e 9. O buffer entre a linha de bits e o
terminal de I/O externo “protege“ o estado do flip-flop, ou seja, mantém o conteúdo da
memória inalterado.

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 Figura 8 - Terminais comuns de I/O

Seleciona-Circuito=1: a chave na linha de bits fecha.

Leitura/Escrita=0: S1 fecha, pode-se escrever na memória.
Leitura/Escrita=1: S2 fecha, pode-se ler dados da memória.
O 74ALS299 é um registrador de 8 bits com linhas I/O comuns. Muitos CIs de
memória e microprocessadores têm transferência bidirecional de dados. Exemplo de I/O
em uma memória (Figura 9), compatível para uso com barramentos bidirecionais de
microprocessadores.
Figura 9. Exemplo de I/O em memória.

Fonte: Tecmundo (2013)

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4. Célula da memória RAM estática ao nível de transistores

Como visto anteriormente, as células de uma RAM Estática são flip-flops (ou
latches) que permanecem em um dado estado (armazenam um bit) indefinidamente, desde
que a alimentação do circuito não seja interrompida. As RAMs, apesar da disponibilidade
de outras tecnologias, na maioria das aplicações são empregadas RAMs NMOS ou CMOS.
As memórias bipolares tinham a vantagem de serem mais rápidas, mas atualmente
as memórias CMOS tem diminuído esta diferença gradualmente. Os dispositivos MOS têm
uma capacidade maior e um consumo menor. Na Figura 10 (a) é mostrada uma célula
típica SRAM bipolar e na Figura 10 (b) uma célula NMOS. A célula bipolar apresenta dois
transistores bipolares e dois resistores, enquanto que na célula NMOS mostra-se em sua
estrutura quatro MOSFETs (Transistor de Efeito de Campo-FET de porta isolada,
MOSFET ou simplesmente MOS) canal-N.

Um bloco de memória estática consiste em um conjunto imenso de células iguais à

representada nestas figuras, dispostas em uma matriz de colunas e linhas, em que cada uma
destas células é capaz de memorizar 1 bit. Em condições normais, um transistor se
encontrará sempre saturado e o outro em estado de corte.

A célula bipolar requer mais área no chip, do que a célula MOS por causa do
transistor bipolar que é mais complexo e dos resistores separados. A célula MOS usa
MOSFETs como resistores (Q3 e Q4).
A célula CMOS, Figuras 10 (c) ou (d) são similares a uma célula NMOS, mas usam
MOSFETs canal-P no lugar de Q3 e Q4. Com isso diminui o consumo, mas aumenta a
complexidade do chip.

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Figura 10- Célula de SRAM de 1 bit. (a) Tecnologia bipolar (b) NMOS. (c) e (d) CMOS
Tecnologia Bipolar Tecnologia NMOS

(a)
(b)

(c)

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 (d)
Fonte: Static Random-access memory (2018)

5. Procedimentos para leitura/escrita

Em operação normal a memória deve permanecer na forma de leitura e haver:
1) Níveis lógicos estáveis nas entradas de endereço e correspondentes à locação de
memória a ser lida;
2) A entrada R/ W correspondente ao comando de leitura/escrita, em nível ‘1’ e CS em
‘0’;
3) As saídas devem apresentar uma cópia da informação armazenada na locação desejada.

No armazenamento (escrita) de uma informação em uma dada posição deve-se

proceder conforme a seguir:
1) Colocar CS em ‘1’, ou seja, ativar o terceiro estado das saídas;
2) Colocar níveis lógicos estáveis nas entradas de endereço, correspondentes à locação de
memória onde deseja-se armazenar os dados;
3) Colocar os dados a serem armazenados nas entradas de dados;
4) Colocar CS em ‘0’ e a entrada R/ W em nível ‘0’, durante um intervalo de tempo
mínimo igual ao tempo de escrita da memória. Enquanto esta entrada estiver em nível ‘0’,
as linhas de dados e de endereço devem permanecer inalteradas;
6) Colocar a entrada R/ W em nível ‘1’, retornando à posição de leitura.

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 Repetir os passos anteriores para o armazenamento nas demais posições da
memória. Todos esses procedimentos devem ser executados de forma a garantir os
parâmetros no tempo, especificados pelo fabricante, para cada memória.

6. Temporização de SRAM
Os CIs de memórias interfaceados com a CPU devem ser rápidos, o suficiente, para
responder aos comandos de R/ W e um projetista de um sistema de computador precisa
observar as diversas características de temporização das RAMs.
Nem todas as RAMs têm as mesmas características de temporização, mas a maioria
dessas características é similar. A nomenclatura dos diferentes parâmetros varia de um
fabricante para outro.
Como normalmente as linhas de endereço ( Ai ' s ) e dados ( Di ' s ) são múltiplos não

podem ser representadas por um sinal em nível ‘0’ ou ‘1’, por esta razão, quando válidas,
são representadas por linhas cruzadas. Seguem um exemplo de temporização de leitura,
Figura 11 e um exemplo de temporização de escrita, Figura 12.
Figura 11-Temporização típica para uma RAM- Ciclo de leitura

Fonte: Tocci, Widmer, Moss (2019)

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Parâmetros Definição
t0 => instante de aplicação do novo endereço.
tACC(t1-t0) =>tempo de acesso- intervalo de tempo entre a aplicação de um novo
endereço e a disponibilização de dados válidos nas saídas.
tCO => tempo entre a ativação do sinal seleciona- circuito e as saídas irem de Hi-Z para
dados válidos.
tOD =>tempo entre a desabilitação do sinal seleciona - circuito e as saídas de dados se
tornarem inválidas.
tRC => tempo do ciclo de leitura, t0 até t4, enquanto o endereço é válido.

Figura 12 - Temporização típica para uma RAM- Ciclo de escrita

Parâmetros Definição
tAS => tempo de preparação do endereço
tW => intervalo de tempo de escrita
tDS => tempo de setup (preparação)
tDH => tempo de retenção de dado
tAH => tempo de retenção de endereço
tWC => tempo do ciclo de escrita.

Nas Tabelas 1 e 2 têm-se exemplos de tempos de acesso para SRAMs e ROMs.

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 Tabela 1- Exemplos de tempos de ciclo de leitura/escrita para memórias SRAM
Dispositivo tRC(mín) ns tWC(mín) ns
CMOS -MCM6206C (32KX8) 15 15
NMOS - 2147H (4KX1) 35 35
BICMOS - MCM6708A (64KX4) 8 8

Tabela 2- Tempos de acesso para memórias ROMs

Memórias tACC- faixa (ns)
Bipolares típicas 30 a 90
NMOS 35 a 500
CMOS 20 a 60

7. Dispositivos RAMs Estáticas Comerciais

RAM estática 6810

Está organizada em 128 palavras de 8 bits (128X8), usada nos sistemas baseados no
microprocessador 6800 da Motorola. Dispõe de 6 entradas CS, duas com ativação alta e
quatro com nível baixo, características resumidas:
Organização: 128 X 8 bits
Tecnologia : NMOS
Alimentação: 5 V
Dissipação típica: 130 mW
E/S dados bidirecional e tri-states
Encapsulado : DIL - 24 pinos

Dados Endereço Controle, Alimentação e Terra

D0-D7 A0 - A6 CS0,CS1, CS2, R/W, Vcc, GND
CS3,CS4,CS5

RAM estática 2114

Estrutura de 1024 palavras de 4 bits, sendo cada um dos quatro bits de dados
bidirecionais, e lógica tri-state para permitir sua conexão em barramento de dados. Linhas
de controle CS e WE. Esta segunda linha é equivalente a R/W - se WE = 0 a operação
efetuada será de escrita, caso contrário, WE = 1 é leitura. Características principais:
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Organização: 1024 X 4 bits
Tecnologia: NMOS
Alimentação: 5 V
Dissipação típica : 300 mW
Encapsulado DIL -18 pinos
Endereço: 10 linhas (210=1024)
Saídas de dados: 4 bits, 4 pinos.

Dados Endereço Controle, Alimentação e Terra

I/O1- I/O4 A0 – A9 CS WE, Vcc, GND

RAM CMOS MCM6264C (8k X 8)

Símbolo e tabela de modo de operação, Figura 13, estrutura de 8192 palavras de 8
bits, Figura 14 e Temporização na Figura 15. Cada um dos oito bits de dados é
bidirecional- lógica tri-state para permitir sua conexão em barramento de dados, e Linhas
de controle CE1, CE2 e WE (equivalente a R/W) - se WE = 0 a operação efetuada será de
escrita, caso contrário, WE = 1 é leitura. Características principais:
Organização: 8K X 8 bits.
Tecnologia: CMOS.
Alimentação: 5 V.
Dissipação típica: 100 mW.
Encapsulado DIL -28 pinos.
13 linhas de endereço: 213=8192.
Saídas de dados tristate: 8 bits, 8 pinos.

Dados Endereço Controle, Alimentação e Terra

I/O1- I/O8 A0 – A12 CE1, CE2 OE,WE, Vcc, GND

Figura 13-Símbolo e Tabela de Modo - CMOS MCM6264C

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 Figura 14 – Estrutura interna da RAM CMOS MCM6264C

Figura 15 – Ciclo de Leitura da RAM CMOS MCM6264C

8. SRAM Assíncronas e Síncronas.

Escolher a SRAM correta para uma dada aplicação é uma decisão baseada em
preço e performance da SRAM. Para encontrar o compromisso associado com a largura de
banda consideram-se alguns fatores como frequência máxima de operação, temporizações
do barramento, latência (atraso associado à leitura de dados em uma memória, causado
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pelos requisitos de temporização de colocação dos endereços de linha e coluna e o tempo
para os dados estabilizarem na saída), entre outros.
 Até 1991- SRAMs eram assíncronas - características determinantes: tamanho,
velocidade e comprimento da palavra. Todas as versões funcionavam do mesmo
modo: tensão de alimentação de 5V, mesmos terminais de controle (CE#, OE#,
WE#) e a mesma arquitetura básica. SRAM assíncrona tornava a escolha simples,
mas apresentava uma performance limitada;
 Por volta de 1992, as memórias 'synchronous burst' ou SyncBurst SRAMs-
foram desenvolvidas para aplicações de memórias 'cache' de alta velocidade e
com esquemas de controle mais complexos, depois evoluíram para memórias
´cache' de microprocessadores atuais (Pentium e Power PC), com sucesso. Devido
a alta demanda, esses dispositivos tornaram-se 'commodity' (oferecido por vários
fabricantes);
 Outras RAMs estáticas síncronas: Zero Bus Turn around (Zbt) SRAMs; Late
Write SRAM (desenvolvida para atender as necessidades de sistemas com clocks
(no barramento) de 166MHz e maiores); Double Data Rate - DDR SRAM ( taxa
de transferência de dados mais alta- usa taxa dupla de dados, que pode ser duas
vezes a frequência do clock de entrada da SRAM: exemplo, taxa de transferência
de dados igual a 300 MHz pode ser controlada com sinais de controle e clock de
150 MHz (STATIC RANDOM-ACCESS MEMORY, 2018)

Referências Bibliográficas

Static random-access memory. Disponível em:

https://en.wikipedia.org/wiki/Static_random-access_memory. Acesso em: 11 abr. 2018.
TAUB, H. – Circuitos Digitais e Microprocessadores, 1a edição, São Paulo: McGraw-Hill
do Brasil, 1984, 510p.
TECMUNDO. Disponível em: http://www.tecmundo.com.br/curiosidade/2845-o-que-sao-
flops-.htm#ixzz2cN9JtucN. Acesso em: 03 mar.2013.
TOCCI, R.J.; WIDMER, N.S.; MOSS, G. L. Sistemas Digitais: Princípios e Aplicações. 12ª
edição, Editora Pearson Prentice Hall, 1056p, 2019.

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