Escolar Documentos
Profissional Documentos
Cultura Documentos
Descrição
Propósito
Preparação
Objetivos
Módulo 1
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 1/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Módulo 2
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 2/33
29/10/2023, 12:15 Arquitetura CISC X RISC
meeting_room
Introdução
Os termos RISC e CISC podem ser compreendidas como tipos de
conjuntos de instruções de máquinas que fazem parte da
arquitetura de computadores desenvolvidas pela indústria de
computação.
Bons estudos!
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 3/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Vamos começar!
video_library
Revisões sobre o funcionamento do
computador
Veja alguns conceitos importantes para o funcionamento do
computador.
Arquitetura CISC
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 4/33
29/10/2023, 12:15 Arquitetura CISC X RISC
O conceito da arquitetura
video_library
Abordagem CISC na arquitetura de
processadores
Origem
A abordagem CISC surgiu de uma evolução dos processadores. Essa
sigla só começou a ser usada após a criação do conceito de RISC no
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 5/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Exemplo
É possível adicionar uma instrução específica para multiplicar números
reais em vez de realizar repetidas somas (instrução mais simples).
Características
Veja na tabela exemplos de processadores CISC, sua evolução no que
diz respeito à quantidade e ao tamanho das instruções.
Tamanho da
Processador Ano
instrução
Múltiplo endereçamento
Observando a última coluna da tabela anterior, é possível perceber o
conceito principal e uma das definições mais usuais de arquitetura com
abordagem CISC: diversos tipos de endereçamento.
R-R
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 6/33
29/10/2023, 12:15 Arquitetura CISC X RISC
R-M
M-M
Código de máquina
A linguagem de máquina é o conjunto de instruções (em binário) que
determinado processador consegue executar.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 7/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Assembly
content_copy
Clock
Para operar de forma organizada, o processador utiliza um relógio (Clock)
que gera pulsos em intervalos regulares. A cada vez que um pulso de clock é
recebido, uma “etapa” é executada, e todo o circuito avança um passo.
Dessa forma, uma instrução que leve 2 pulsos (ciclos) de clock será
executada após dois pulsos serem emitidos para o circuito.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 8/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Analogia da hamburgueria
video_library
Arquitetura CISC – Na analogia da
hamburgueria
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 9/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Hambúrguer (1)
Cheeseburger (2)
O mesmo funcionário desempenhava diferentes funções:
edit
Anotar o pedido
Busca de Instrução.
lunch_dining
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 10/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Montar os sanduíches
1 ou 2 (Execução)
transfer_within_a_station
Entregar o pedido no balcão
WriteBack ou Escrita de Registrador.
No balcão
Registrador.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 11/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Em casa
Escrita em memória.
Por conta desse incremento, mais de cem tipos de lanches podiam ser
pedidos.
warning Espaço
warning Tempo
( à ói b d )
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 12/33
29/10/2023, 12:15 Arquitetura CISC X RISC
(acesso à memória para buscar um operando),
aumentando a espera pelo pedido.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 13/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Montar os lanches
EXE – Execução.
Entregar no balcão
WB – WriteBack.
Entregar em domicílio
AM – Acesso à Memória.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 14/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Comentário
video_library
O pipeline do processador
Intel
A Intel Corporation, empresa de tecnologia americana, é uma das maiores
produtoras mundiais de chips, principalmente processadores. É reconhecida
pela criação da série de chips x86 e também da série Pentium.
P5 (Pentium) 5
P6 (Pentium 3) 14
P6 (Pentium Pro) 14
NetBurst (Willamette) 20
NetBurst (Northwood) 20
NetBurst (Prescott) 31
Core 14
Broadwell 14 a 19
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 15/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Sandy Bridge 14
Silvermont 14 a 17
Haswell 14 a 19
Skylake 14 a 19
Kabylake 14 a 19
Resposta
Questão 1
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 16/33
29/10/2023, 12:15 Arquitetura CISC X RISC
B Busca de Registrador e Operação Aritmética na ULA.
Questão 2
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 17/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Arquitetura RISC
O conceito da arquitetura
video_library
Abordagem RISC na arquitetura de
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 18/33
29/10/2023, 12:15 Arquitetura CISC X RISC
processadores
Origem
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 19/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Premissas e características
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 20/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Pipeline
Execução (EXE)
WriteBack (WB).
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 21/33
29/10/2023, 12:15 Arquitetura CISC X RISC
1.
Começa no primeiro pulso de clock.
2.
Começa no segundo pulso de clock.
3.
Começa no terceiro pulso de clock.
Convertendo o código
No módulo anterior, vimos as seguintes linhas de pseudocódigo de alto
nível:
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 22/33
29/10/2023, 12:15 Arquitetura CISC X RISC
keyboard_arrow_right 1
keyboard_arrow_right 2
keyboard_arrow_right 3
keyboard_arrow_right 4
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 23/33
29/10/2023, 12:15 Arquitetura CISC X RISC
border_color
Atividade discursiva
De quem é a responsabilidade de converter a linguagem de alto nível
para esse conjunto reduzido de instruções?
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 24/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Chave de respostaexpand_more
Exemplo
Veja algumas arquiteturas que usam a abordagem RISC:
R-R
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 25/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Registrador-Registrador.
Preparador
DI – Decodificar Instrução.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 26/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Montador
EXE – Execução.
Entregador
AM – Acesso à Memória.
Balconista
WB – WriteBack.
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 27/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Comentário
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 28/33
29/10/2023, 12:15 Arquitetura CISC X RISC
video_library
Comparação entre as arquiteturas
CISC e RISC
Veja as diferenças e semelhanças, além das vantagens e desvantagens
entre as abordagens.
Tendências
video_library
Tendências de junção das
arquiteturas CISC e RISC nos
processadores atuais
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 29/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Questão 1
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 30/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Questão 2
O pipeline ideal tenta realizar 1 instrução por ciclo, com cada etapa
sendo executada de forma independente em 1 ciclo.
Considerações finais
Vimos como a evolução da arquitetura dos processadores aumentou a
sua complexidade. Com a inclusão de instruções mais complexas e
endereçamento múltiplo, essa abordagem viria a ser chamada de CISC
(Complex Instruction Set Computer – Computador com Conjunto
Complexo de Instruções).
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 31/33
29/10/2023, 12:15 Arquitetura CISC X RISC
headset
Podcast
Para encerrar, ouça uma discussão sobre as arquiteturas CISC e RISC,
incluindo uma comparação entre as suas principais características e
propriedades.
Explore +
Confira o que separamos especialmente para você!
Pesquise:
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 32/33
29/10/2023, 12:15 Arquitetura CISC X RISC
Referências
PATTERSON, D. A.; HENESSY, J. L. Organização e projeto de
computadores: a interface hardware/software. 4. ed. Rio de Janeiro:
Editora Elsevier, 2014.
Download material
Relatar problema
https://stecine.azureedge.net/repositorio/00212ti/00436/index.html# 33/33