Escolar Documentos
Profissional Documentos
Cultura Documentos
LogP Aula1t
LogP Aula1t
Lgica Programvel
INE 5348
Aula 1-T
Formas de implementao de sistemas digitais. Introduo Linguagem VHDL e familiarizao com o Quartus II da Altera.
ASIC
(full custom)
processador controlador
FPGA
Faltam algumas ou todas etapas de fabricao Configurao=definio das mscaras (masked) Configurao ocorre quando o circuito fabricado (i.e., ocorre na Foundry) Chip fabricado e encapsulado Configurao por fusveis, transistores especiais ou SRAM Configurao ocorre aps o circuito ter sido fabricado INE/CTC/UFSC Lgica Programvel - semestre 2007/2
Chip fabricado e encapsulado ou projeto validado que pode ser embarcado Configurao por linguagem de montagem ou de alto nvel Chip fabricado e encapsulado Configurao =ligao entre os chips Prof. Jos Lus Gntzel
slide 1T.3
massa P P N N poo P
Substrato
Difuso P
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.4
Difuso N
Gnd
DIP: dual-inline package
slide 1T.5
VDD
f = x1x2 + x2x3
7408 7432
x1 x2 x3 slide 1T.6
f
Prof. Jos Lus Gntzel
ASIC
(full custom)
processador controlador
FPGA
endereo
O endereo seleciona uma linha na qual est armazenado o valor de sada para cada uma das funes implementadas
F1
F2
F3
F4
slide 1T.8
A 0 0 0 0 1 1 1 1
F1 F2 F3 F4
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
F1 0 1 0 0 0 0 1 1
F2 0 1 0 0 0 1 1 1
0 0 1
2 3 4 5 6 7
slide 1T.9
0 1 A B C 2 3 4 5 6 7
fusvel
ou
F1
F2
F3
F4
Transistor (MOS)
Prof. Jos Lus Gntzel
slide 1T.10
chave aberta
(sem corrente eltrica)
D S DS D S
chave fechada
G=1 D
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.12
Plano E
Plano OU
entradas
sadas
slide 1T.14
slide 1T.15
Um PAL comercial (pequeno) possui: 8 entradas 8 sadas 8 sees, cada uma com uma soma de produtos com 8 entradas
sadas
Plano E
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.16
slide 1T.17
Flip-flop D Q Clock
Para o plano E
slide 1T.18
slide 1T.19
slide 1T.20
Estrutura de um CPLD
Bloco de E/S
Rede de interconexo
CPLDs existentes no mercado: Possuem entre 2 a 100 blocos tipo PAL Variedade de encapsulamentos, com at 200 pinos (QFP)
Prof. Jos Lus Gntzel
Bloco de E/S
Bloco de E/S
CPLDs reais: Cada bloco possui em torno de 16 macrocells Cada porta OR possui entre 5 a 20 entradas
PAL-like block
macrocell
D Q
D Q
D Q
slide 1T.23
slide 1T.24
slide 1T.25
Estrutura de um FPGA
chaves programveis (ligaes do bloco com as linhas de interconexo) I/O block
I/O block
chaves programveis (ligaes entre linhas verticais e horizontais) bloco lgico programvel
I/O block
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.27
Implementadas com muxes 2:1 e bits de memria, SRAM (reprogramabilidade) Normalmente, possuem 4 ou 5 entradas
F
Implementam qualquer funo lgica. Para 4 entradas, existem 2 = 65.536 diferentes funes!!!
4
C
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.28
A B
0 1 0 0 0 0 1 1
F1
C
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.29
Flip-flop
LUT
Clock
D Q
slide 1T.30
Bloco de E/S
Bloco de E/S
1
SRAM
0
SRAM
0
SRAM
Bloco de E/S
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.31
x1 x1 0 0 f 1 x2 0 1 x2 0 1 f 2 x3 0 0
x2
f1 0 1 f 1 f2 1
slide 1T.32
Virtex 4: 1 MB 4 MB
Blocos DSP
Multiplicadores 18x18 para funes de imagem, udio, telecomunicaes
Transparncia de F. Moraes (PUCRS)
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.34
Transceivers gigabit
Blocos serializadores / deserializadores para receber dados em altas taxas de transmisso Virtex-4 capaz de receber e transmitir dados em freqncias de 3.2 Gbps
Outros
Ethernet MAC Criptografia do bitstream Controle para auto-reconfigurao (ICAP)
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.35
slide 1T.36
Formas de Implementao de Sistemas Digitais DCM Digital Clock Manager Multiplica / divide o sinal de relgio Reduz o skew Exemplo para o mdulo DCM:
slide 1T.37
I-Cache (16KB)
D-Cache (16KB)
Execution Unit
(32x32 GPR, ALU, MAC)
D-Side OCM
5-stage data path pipeline Multiply / divide unit 32 x 32-bit general purpose regs. Dedicated on-chip memory interface Debug and trace support
Transparncia de F. Moraes (PUCRS)
slide 1T.38
Altera 37%
http://www.yeald.com/Yeald/a/17251/pld_market_shares.html
slide 1T.39
Famlia Virtex
Alto desempenho (maior custo) Virtex II, Virtex II-Pro, Virtex IV, Virtex V
slide 1T.40
Arquitetura Virtex II
CLBs
Slice S3 Slice S2 Switch Matrix
CLB, CLB, Switch Switch IOB, IOB, Matrix Matrix DCM DCM Fully Buffered Fast, Predictable
Slice S1 Slice S0
BRAM
Block RAM
18KBit True Dual Port Up to 3.5Mbits / device
Multipliers
18b x 18b mult 200MHz pipelined
slide 1T.41
CARRY
SINGLE
LONG
HEX
TRISTATE BUSSES
LONG HEX
HEX
SINGLE
SWITCH MATRIX
SINGLE
Matrix de conexo
CLB s linhas de roteamento
Linhas de roteamento
Simples Hexas Longas Tri-state
DIRECT CONNECT
SINGLE
LONG
HEX
SLICE
Local Feedback
SLICE
DIRECT CONNECT
CLB
CARRY CARRY
slide 1T.42
CARRY
Slice
Slice
slide 1T.43
slide 1T.44
LUT
6 entradas independentes 256bits por CLB 550 MHz, PLL e DCM DSP48E 550MHz 640 slices por dispositivo
4 entradas
64bits por CLB 500 Mhz DCM DSP48 500 MHz 512 slices por dispositivo
Fonte: xilinx
slide 1T.45
Famlia Cyclone
Baixo custo Mais usada atualmente Cyclone II
Famlia Stratix
Famlia mais atual Stratix II: mais usada atualmente, freqncia de clock de at 600MHz Stratix III: alto desempenho (maior custo) Stratix IV: baixo consumo de energia Stratix V: recm lanada
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.46
slide 1T.47
slide 1T.48
slide 1T.49
slide 1T.50
slide 1T.51
ALMs
1 LAB
slide 1T.52
slide 1T.53
slide 1T.54
Leonardo Spectrum
Desenvolvido pela Mentor Graphics (suporta projeto com FPGAs dos principais fabricantes)
SynplifyPro
Desenvolvido pela empresa Synplicity (suporta projeto com FPGAs dos principais fabricantes) Possui verso de avaliao, com licena de 1 ms (www.synplicity.com/downloads)
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.56
http://www.chipdesignmag.com/display.php?articleId=115&issueId=11 (2005) Transparncia de F. Moraes (PUCRS) Prof. Jos Lus Gntzel slide 1T.57
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
Menor time-to-market Muito flexveis Permitem implementar SoCs complexos ( >5 Mgates) Permitem implementar funes de telecomunicao para protocolos rpidos ( > Gbps) Menor custo de engenharia (NRE) Menor custo que ASIC se volume <30.000 peas/ano (2006)
Transparncia de F. Moraes (PUCRS)
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.58
Circuitos analgicos
um problema! Xilinx introduziu converso A/D e D/A nas Virtex5
slide 1T.59
Automotivo
Xilinx Automotive (XA) family
Supercomputao (Cray)
Transparncia de F. Moraes (PUCRS)
INE/CTC/UFSC Lgica Programvel - semestre 2007/2
slide 1T.60