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Ementa

Universidade de So Paulo
Elementos de Lgica Digital II Jorge Luiz e Silva

Introduo Circuitos Sequenciais Sncronos Atribuio e Minimizao de Estados Circuitos Sequenciais Assncronos Projeto

Introduo
Rever Combinacinal Flip-Flop Comando VHDL

Ementa
Introduo Circuitos Sequenciais Sncronos Atribuio e Minimizao de Estados Circuitos Sequenciais Assncronos Projeto

Circuitos Sequenciais Sncronos

Diagrama de Estados Tabela de Estados

Ementa
Introduo Circuitos Sequenciais Sncronos Atribuio e Minimizao de Estados Circuitos Sequenciais Assncronos Projeto

2/25/2008

Atribuio e Minimizao de Estados

(One-hot Encoding) FSM (Finite State Machine) Modelo de Mealy e Modelo de Moore Mquinas incompletamente especificadas

Ementa
Introduo Circuitos Sequenciais Sncronos Atribuio e Minimizao de Estados Circuitos Sequenciais Assncronos Projeto

Circuitos Sequenciais Assncronos

Sntese de FSM Assncronos Reduo de Estados em FSM Assncronos Exemplo de FSM Assncronos

Ementa
Introduo Circuitos Sequenciais Sncronos Atribuio e Minimizao de Estados Circuitos Sequenciais Assncronos Projeto

Projetos
Contadores Detectores de sequncia Alarmes Relgios CPUs

Avaliao
Critrio de Aprovao: PT1 - Prova Terica1 (18/04/08); PT2 - Prova Terica 2 (20/06/08); SUB (27/06/08 Das trs notas sero consideradas as duas melhores); PP - Projeto Prtico(27/06/08); TM = Taxa de Manuteno peso 100% de MPT se entrega de Projeto Prtico Final Seno 60% de MPT; MF=MPT*0,75*TM+PT*0,25.

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Bibliografia
Bibliografia "Livro Texto:-BROWN, S. ; VRANESIC, Z. Fundamentals of Digital Logic with VHDL Design, McGraw Hill, 2000 (livro texto).