Material de Aula TOPAv ARQ Unidade 3 Subsistema Memoria 2015 1

TOP AV EM ARQUITETURA
Unidade 3
TPICOS SOBRE O SUB-SISTEMA DE
MEMRIA parte 1
SUB-SISTEMA DE MEMRIA
Hierarquia de Memrias Princpio da Localidade

Endereamento linear e por linha/coluna em memrias DRAM.
* Exerccios
Memria Cache
* Organizao e Funcionamento das Memrias Cache
* Elementos de Projeto de Caches
HIERARQUIA DAS MEMRIAS

POR QUE H TANTOS TIPOS DE
MEMRIAS NOS SISTEMAS DE
COMPUTAO?
Memrias cache, memrias RAM,
Memrias secundrias, HDs, etc

MEMRIA IDEAL:
* Rpida (tempo de latncia mais baixo possvel
* Grande capacidade
* Maior disponibilidade (no voltil)
* Custo mais baixo possvel
COMPARAO DE DESEMPENHO PROCESSADOR/MEMRIA

PRINCIPAL

- Comparao de velocidades do Processador e MP
- Princpio da Localidade
- Nveis de memria - hierarquia
Comparao de velocidades do Processador e MP

Processador
Memria Principal
Operao
soma = 2 ns
Transferncia = 100 ns
Princpio da Localidade
Princpio da Localidade
ESPACIAL Aps um processador realizar um acesso a um endereo de
memria muito provvel que o prximo acesso seja ao endereo contguo
seguinte.
TEMPORAL - Aps um processador realizar um acesso a um endereo de
memria provvel que brevemente ele acesse este mesmo endereo
novamente.

Processador
Memria Principal
Memria Principal
Processador
Cache
Operao
soma = 2 ns
Transf = 5 ns
Transf = 100 ns
QUESTO
Considere um sistema de computao que possua dois tipos de
memria: um rpido, de baixa capacidade (64 KB), com latncia
de 5 nseg, interligado ao processador e outro, mais lento, de
maior capacidade (512 MB), com latncia de 50 ns, interligada
memria rpida.
Calcule o tempo mdio de acesso do processador, considerando
um perodo de 200 acessos e que o sistema tenha eficincia de 95
%.
QUESTO
200 * 0,95 = 190 na cache e 10 acessos na MP
Tempo mdio (Leitura ou escrita) : (190 * 5 ns) + (10 * 50 ns) = 1450 ns
= 1,4 s.
HIERARQUIA DE MEMRIAS
Registradores
Memria Cache
Memria Principal (RAM)
Memria Secundria (HDs, CDs,
DVDs...)
Memria Virtual
HIERARQUIA DE MEMRIAS
COMPARAO ENTRE MEMRIAS

PROCESSADOR
REGISTRADORES
C
A
C
H
E
L1
C
A
C
H
E
PROCESSADOR
MEMRIA
PRINCIPAL
DISCO
L2
TAM
1000 Bytes
64 KB
1 MB
4-10 GB
4-16 TB
VELOC
100 ps
1 ns
3-10 ns
20-60 ns
4-14 ms
EVOLUO DAS MEMRIAS ELETRNICAS
TIPOS DE MEMRIAS RAM
SRAM
DRAM
MEMRIAS FLASH (EEPROM)

CARACTERSTICAS DE FLASH DO TIPO NOR e NAND
CARACTERISTICAS
Tpico uso
Tempo acesso Leitura
Tempo acesso Escrita
Custo/GB
Mximo de escritas
NOR
BIOS
0,08 microseg
10 microseg
$ 65
100 000
NAND
Pendrives
25 microseg
1500 microseg
$4
10 - 100 000
Unidade 3 (cont.) parte 2
MTODOS DE ENDEREAMENTO DE MEMRIAS

RAM (sram e dram)
MTODOS DE ENDEREAMENTO EM MEMRIAS ELETRNICAS

(SRAM E DRAM)
Endereamento Linear (SRAM)

Endereamento por Linhas e Colunas
(DRAM)
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Endereamento Linear
Endereamento por Linhas e Colunas
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COMPARAO DOS MTODOS DE ENDEREAMENTO

Supondo uma memria com 1 MB
BE = 20 bits
- Linear
* Tpica de memrias SRAM
* Quanto maior nmero de clulas, maior linhas de sada e
maior o tempo para decodificar endereo
* Um tempo de acesso apenas
* Quantidade de Fios:
Entrada do decodificador: 20 fios (BE)
Sada do decodificador: 220 = 1.049.576 fios (!)
COMPARAO DOS MTODOS DE ENDEREAMENTO

Supondo uma memria com 1 MB
BE = 20 bits
-Linha e Coluna
Tpica de memrias DRAM
Tempo de acesso: RAS (row address select) e depois CAS
(column address select)
Quantidade de fios:
BE = 20; MPX: entrada = 20 fios e Sada: 10 para Linha e
10 para Coluna
Sada de cada decodificador (linha e coluna): 210 = 1024
Total = 2048 fios
Maior atraso na leitura/escrita, mas quantidade bem menor
de fios
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TPICOS SOBRE SUB-SISTEMA DE MEMRIA
Unidade 3 (cont.) parte 3

MEMRIAS CACHE
MEMRIA CACHE
* Conceito (localidade)
* Organizao e Funcionamento das Memrias Cache
* Elementos de Projeto de Caches
- Mapeamento de Endereos
- Polticas de Substituio de Linhas
- Polticas de Escrita pela Cache
- Nveis; Tamanho de Caches; Largura de Linhas
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Processador
Memria Principal
Processador
Memria Principal
Cache
Operao
soma = 2 ns
Transf = 5 ns
Transf = 100 ns
Transferncia
de Bytes
Cache L1
Nivel 1
Muito
mais
rpida
Memria
Principal
Cache
CPU
CPU
Transferncia de
blocos
Mais
rpida
Cache L2
Nivel 2
Rpida
Memria
Principal
Memria
Principal
Cache L3
Nivel 3
Lenta
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MEMRIA CACHE
Organizao e Funcionamento das Memrias Cache
A cache possui uma cpia de um

bloco de dados da MP.
O processador enderea um Byte

(clula) da MP, mas o dado vir
para ele da memria do seu lado
(a cache mais rpida).
ACERTO (Cache Hit)- quando a

cpia do dado desejado est na
memria cache L1
FALTA (Cache Miss) quando o

dado no est na cache L1 e tem
que ser transferido de uma cache
mais lenta (ou da MP) at a L1.
MEMRIA CACHE
Organizao Genrica e Funcionamento das Memrias

Cache
A cache considera a MP organizada em blocos de X clulas ou X bytes
cada.
Por que? Cache transfere o dado desejado e mais alguns outros que se
pressupe que o processador ir precisar logo em seguida Princpio
da localidade espacial.
Exemplo: Uma memria com 64 clulas de 1 byte cada e memria

cache com capacidade de 16 bytes. Como a cache possui 16B e cada
linha da cache tem 4B de largura, ela acomoda apenas 4 linhas (linha 0
linha 3): 64/4 = 16 blocos.
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MEMRIA CACHE
Organizao Genrica e Funcionamento das Memrias

Cache
MEMRIA CACHE
Elementos de Projeto de Caches

MAPEAMENTO DE ENDEREOS
* Mapeamento Direto
* Mapeamento Associativo
* Mapeamento Associativo por Conjunto
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MEMRIA CACHE
MAPEAMENTO DIRETO
Cada bloco da MP tem uma linha da cache previamente
definida.
Se temos 16 blocos para serem armazenados (quando
solicitado pelo processador em um determinado acesso) em
uma das 4 linhas, cada linha poder receber 4 blocos (16 / 4
= 4), estando PREVIAMENTE DETERMINADO QUANDO
ISSO OCORRER.
MEMRIA CACHE
MAPEAMENTO DIRETO
17
MEMRIA CACHE
MAPEAMENTO DIRETO
MEMRIA CACHE
MAPEAMENTO ASSOCIATIVO
Mapeamento direto simples mas alocao dos blocos fixos
acarreta em relative inflexibilidade e consequente aumento
de cache miss.
Por exemplo, os dois prximos acessos podem
referenciar blocos alocados em uma mesma linha,
resultando na retirada de um bloco que acabou de ser
trazido.
O mapeamento associativo permite que no haja local fixo
na memria cache para alocao de um bloco da MP.
18
MEMRIA CACHE
MAPEAMENTO ASSOCIATIVO
MEMRIA CACHE
MAPEAMENTO ASSOCIATIVO POR CONJUNTO

Tenta resolver o problema do conflito de blocos em uma
mesma linha (da tcnica de mapeamento direto) e o
problema da tcnica de mapeamento associative, relativo
custosa busca e comparao simultneas do campo tag de
toda a memria cache.
19
MEMRIA CACHE
MAPEAMENTO ASSOCIATIVO POR CONJUNTO
MEMRIA CACHE
POLTICAS DE SUBSTITUIO DE LINHAS

* Definir QUAL DOS BLOCOS atualmente armazenados na cache deve ser
retirado para dar lugar a um novo bloco que est sendo transferido.
Ocorre somente para os mtodos de mapeamento associativo (completo e por
conjunto)
ALGORITMOS:
o que no usado h mais tempo (LRU- least recently used)
por ordem de Fila (FIFO first in first out)
O que tem menos referncias (LFU least frequently used)
Escolha aleatria
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MEMRIA CACHE
POLTICAS DE ESCRITA PELA CACHE

- O processador escreve sempre na cache mais prxima dele. Mas o dado
precisa estar atualizado na MP (RAM) para, em seguida, ser armazenado
na memria permanente (HD, p.ex.).
- A cache pode ser atualizada e a MP no. Mas a MP pode ser acessada
tanto pela cache quanto por dispositivos de E/S (DMA, p.ex.)
-Multiprocessadores possuem cache prpria mas MP nica.
MEMRIA CACHE
POLTICAS DE ESCRITA
Escrita em ambas (write through)
Cada escrita na cache tambm realizada na MP.

Pode haver escritas desnecessrias na MP e assim reduo do
desempenho.
Escrita somente no retorno (write back)
Atualiza a MP apenas nos blocos que houve escrita (1 bit indicador) e

apenas quando h retorno do bloco para a MP.
MP fica potencialmente desatualizada para uso, p.ex., de modulo de
E/S.
21
MEMRIA CACHE
Nveis de Caches L1, L2, L3
Tamanho da Cache
Depende de fatores como:
- tamanho da MP
- relao acertos/faltas
- tempo de acesso da MP e das caches
Largura de Linhas
- est associado ao princpio da localidade espacial
- valores usuais atualmente: 16 a 128 Bytes
MEMRIA CACHE
Caches no processador AMD ATHLON K7
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TOP AV EM ARQUITETURA

Hierarquia de Memrias Princpio da Localidade

HIERARQUIA DAS MEMRIAS

HIERARQUIA DAS MEMRIAS

COMPARAO DE DESEMPENHO PROCESSADOR/MEMRIA

HIERARQUIA DAS MEMRIAS

Comparao de velocidades do Processador e MP

Comparao de velocidades do Processador e MP

COMPARAO ENTRE MEMRIAS

EVOLUO DAS MEMRIAS ELETRNICAS

TIPOS DE MEMRIAS RAM

MEMRIAS FLASH (EEPROM)

Unidade 3 (cont.) parte 2

MTODOS DE ENDEREAMENTO DE MEMRIAS

MTODOS DE ENDEREAMENTO EM MEMRIAS ELETRNICAS

Endereamento Linear (SRAM)

Endereamento por Linhas e Colunas

COMPARAO DOS MTODOS DE ENDEREAMENTO

COMPARAO DOS MTODOS DE ENDEREAMENTO

Unidade 3 (cont.) parte 3

Organizao e Funcionamento das Memrias Cache

A cache possui uma cpia de um

O processador enderea um Byte

ACERTO (Cache Hit)- quando a

FALTA (Cache Miss) quando o

Organizao Genrica e Funcionamento das Memrias

Exemplo: Uma memria com 64 clulas de 1 byte cada e memria

Organizao Genrica e Funcionamento das Memrias

Elementos de Projeto de Caches

MAPEAMENTO ASSOCIATIVO POR CONJUNTO

MAPEAMENTO ASSOCIATIVO POR CONJUNTO

POLTICAS DE SUBSTITUIO DE LINHAS

POLTICAS DE ESCRITA PELA CACHE

Escrita em ambas (write through)

Cada escrita na cache tambm realizada na MP.

Escrita somente no retorno (write back)

Atualiza a MP apenas nos blocos que houve escrita (1 bit indicador) e

Caches no processador AMD ATHLON K7

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