Apostila FernandoBaruqui PDF

Eletrnica IV
Fernando Antnio Pinto Barqui

Departamento de Eletrnica
Escola Politcnica
Universidade Federal do Rio de Janeiro
Material no disponvel para publicao
ndice
Introduo .............................................................................................................................................. 6
Amplificadores de Potncia .................................................................................................................. 7
1.1 Amplificador Classe A ............................................................................................................... 7
1.1.1 Eficincia ............................................................................................................................. 8
1.2 Amplificador Classe B ............................................................................................................. 10
1.2.1 Eficincia ........................................................................................................................... 11
1.2.2 Distoro Harmnica ......................................................................................................... 12
1.3 Amplificador Classe AB .......................................................................................................... 13
1.4 Amplificador Classe C ............................................................................................................. 13
1.5 Amplificador Push-Pull ............................................................................................................ 14
1.5.1 Distoro de Crossover ...................................................................................................... 14
1.6 Dissipadores de Calor............................................................................................................... 15
1.6.1 Resistncia Trmica ........................................................................................................... 15
1.6.2 Regio de Trabalho do Transistor em Funo da Temperatura ......................................... 16
1.6.3 Segundo Breakdown .......................................................................................................... 17
1.7 Circuitos Para Polarizao Classe AB...................................................................................... 17
1.7.1 Polarizao Com Diodos ................................................................................................... 17
1.7.2 Multiplicador de VBE ......................................................................................................... 18
1.8 Exemplo de Projeto .................................................................................................................. 20
Amplificador Sintonizado ................................................................................................................... 26
2.1 Circuito RLC de Segunda Ordem ............................................................................................ 26
2.2 Amplificadores com Sintonia Sncrona .................................................................................... 28
2.3 Amplificador de Banda Plana................................................................................................... 30
2.4 Fator de Qualidade ................................................................................................................... 30
2.4.1 Fator de Qualidade dos Indutores ...................................................................................... 30
2.4.2 Fator de Qualidade dos Capacitores .................................................................................. 31
2.5 Indutores Acoplados ................................................................................................................. 32
2.5.1 Modelos Equivalentes Para Indutores Acoplados.............................................................. 32
2.5.2 Autotransformador ............................................................................................................. 33
2.5.3 Mltiplos Indutores Acoplados .......................................................................................... 33
2.5.4 Relao de Impedncias no Transformador....................................................................... 34
Amplificadores Classe C ..................................................................................................................... 39
3.1 Eficincia do Amplificador em Classe C ................................................................................. 40
Redes de Casamento de Impedncias ................................................................................................ 43
4.1 Transformaes de Impedncias .............................................................................................. 43
4.1.1 Transformao Indutor Srie-Paralelo Com Resistor ........................................................ 43
2
4.1.2 Transformao Capacitor Paralelo-Srie com Resistor ..................................................... 45

4.2 Rede Com T de Capacitores e Indutor ..................................................................................... 46
4.3 Rede em ................................................................................................................................. 48
4.4 Rede em Modificada ............................................................................................................. 48
4.5 Resumo das Redes de Casamento de Impedncias .................................................................. 49
4.6 Redes de Casamento com Zeros de Transmisso ..................................................................... 51
4.6.1 Zeros de Transmisso com circuito LC Paralelo ............................................................... 51
4.6.2 Zeros de Transmisso com Circuito LC Srie ................................................................... 51
4.7 Exemplos .................................................................................................................................. 52
4.7.1 Casamento de Impedncias de Uma Antena ...................................................................... 52
4.7.2 Eliminao do 2 Harmnico, com Zero de Transmisso ................................................. 53
4.8 Impedncia para Grandes Sinais .............................................................................................. 54
4.9 Parmetros Y ............................................................................................................................ 56
4.10
Exemplo de Projeto .............................................................................................................. 57
Osciladores Senoidais .......................................................................................................................... 61

5.1 Osciladores LC ......................................................................................................................... 62
5.1.1 Oscilador Colpitts em Base Comum .................................................................................. 62
5.1.2 Oscilador Colpitts em Emissor Comum ............................................................................ 65
5.1.3 Oscilador Hartley em Base Comum .................................................................................. 66
5.1.4 Oscilador Hartley em Emissor Comum ............................................................................. 67
5.1.5 Ajuste da Frequncia de Oscilao .................................................................................... 67
5.2 Exemplo de Projeto .................................................................................................................. 68
5.3 Oscilador a Cristal .................................................................................................................... 70
5.3.1 Cristal Oscilador ................................................................................................................ 70
5.3.2 Oscilador Colpitts a Cristal ................................................................................................ 72
5.3.3 Exemplo de Projeto............................................................................................................ 74
5.3.4 Oscilador Colpitts com Cristal em Ressonncia Srie ....................................................... 76
5.3.5 Oscilador Pierce com Porta Lgica ................................................................................... 76
Modulao de Amplitude .................................................................................................................... 79
6.1 Modulador AM de Alto Nvel .................................................................................................. 81
6.1.1 Consideraes de Projeto ................................................................................................... 83
6.2 Modulador AM de Alto Nvel com Amplificador Classe C..................................................... 86
6.3 Modulador Chopper ................................................................................................................. 87
6.3.1 Exemplo de Circuito .......................................................................................................... 88
6.4 Modulao AM por Dispositivo No Linear ............................................................................ 90
6.4.1 Implementao com JFET ................................................................................................. 91
6.5 Multiplicador Analgico - Clula de Gilbert ........................................................................... 92
Demodulao AM ................................................................................................................................ 96
7.1 Demodulador por Deteco de Pico de Envoltria .................................................................. 96
3
7.2 Demodulador AM por Deteco de Valor Mdio de Envoltria.............................................. 98

7.3 Detector Sncrono ................................................................................................................... 100
Modulao de Frequncia e Fase ..................................................................................................... 102
8.1 Modulao de Fase (PM) ....................................................................................................... 102
8.2 Modulao de Frequncia (FM) ............................................................................................. 102
8.2.1 Modulador de Armstrong................................................................................................. 105
8.2.2 Modulador com VCO (Voltage-Controlled-Oscillator)................................................... 106
8.2.3 Modulador de FM com Frequncia Estabilizada por Cristal ........................................... 108
8.3 Demodulao de FM .............................................................................................................. 110
8.3.1 Demodulador no Domnio da Frequncia ........................................................................ 111
8.3.2 Demodulador com Detector de Quadratura ..................................................................... 112
8.4 Interferncia no Sinal de FM .................................................................................................. 115
8.4.1 Circuito de Pr-nfase ..................................................................................................... 116
8.4.2 Circuito de De-nfase...................................................................................................... 116
Fontes Chaveadas .............................................................................................................................. 118
9.1 Conversor Boost ..................................................................................................................... 118
9.2 Conversor Buck ...................................................................................................................... 123
9.3 Conversor Buck-Boost ........................................................................................................... 126
9.4 Conversor Flyback ................................................................................................................. 129
9.5 Conversor Forward ................................................................................................................. 134
9.6 Dimensionamento do Ncleo ................................................................................................. 137
9.7 Fonte de Tenso VCC............................................................................................................... 138
Conversores Digital-Analgico e Analgico-Digital ....................................................................... 140
10.1
Conversor Digital-Analgico com Rede R-2R .................................................................. 140
10.2
Circuito Sample-Hold ........................................................................................................ 141
10.3
Conversor Analgico-Digital Com Rampa Digital ............................................................ 142
10.4
Conversor Analgico-Digital Por Aproximaes Sucessivas ............................................ 143
10.5
ADC de Rampa Simples .................................................................................................... 144
10.6
ADC de Rampa Dupla ....................................................................................................... 145
10.7
Conversor Flash ................................................................................................................. 146
10.8
Conversor ..................................................................................................................... 148
10.8.1 Implementao do Conversor a Capacitor Chaveado ................................................ 150

Phase Locked Loop (PLL) ................................................................................................................ 153
11.1
Funo de Transferncia do PLL ....................................................................................... 154
11.2
Loop-Filter ......................................................................................................................... 154
11.3
Erro em Regime Permanente para um Degrau de Fase...................................................... 156
11.4
Erro em Regime Permanente para um Degrau de Frequncia ........................................... 156
11.5
VCO com Offset ................................................................................................................ 157
11.6
Parmetros Caractersticos do PLL .................................................................................... 157

4
11.6.1 Hold-in Range .................................................................................................................. 157

11.6.2 Lock-in Range ................................................................................................................. 158
11.6.3 Pull-in Range ................................................................................................................... 159
11.7
Aplicaes do PLL ............................................................................................................. 159
11.7.1 Demodulao de Frequncia ............................................................................................ 159

11.7.2 Modulador de Frequncia e Fase ..................................................................................... 161
11.7.3 Modulador FM com Multiplicador de Frequncia........................................................... 163
11.7.4 Sintetizador de Frequncias ............................................................................................. 163
11.7.5 Sintetizador de Frequncias com Prescaler...................................................................... 164
11.7.6 Sintetizador de Frequncias com Prescaler de Mdulo P+Q ........................................... 164
11.8
Detectores de Fase ............................................................................................................. 166
11.8.1 Detector de Fase por Multiplicao Analgica ................................................................ 166

11.8.2 Detector de Fase com Ou-Exclusivo ............................................................................... 167
11.8.3 Detector de Fase Sequencial com Flip-Flop .................................................................... 168
Introduo
Esta apostila abrange a ementa da disciplina Eletrnica IV, ministrada no Departamento de
Eletrnica da Universidade Federal do Rio de Janeiro.
Quando iniciei minhas atividades como professor da cadeira Eletrnica IV, tive muita dificuldade
em selecionar um nmero reduzido de material bibliogrfico, necessrio ao acompanhamento do
curso. Isto se deve grande diversidade dos assuntos abordados.
Tendo acumulado a experincia de alguns anos no exerccio desta disciplina, senti-me motivado a
produzir este material, e fornecer aos alunos uma fonte de consulta concisa, mas ao mesmo tempo
detalhada em muitos aspectos, e de fcil aquisio.
Neste texto so abordados aspectos tericos e prticos para o projeto de amplificadores de potncia
para udio e radio frequncia; moduladores e demoduladores de amplitude, fase e frequncia; fontes
chaveadas; conversores analgico-digitais; circuitos com PLL.
Captulo 1
Amplificadores de Potncia
Os amplificadores tm como objetivo alterar o nvel de um sinal. Por exemplo, consideremos um
amplificador de udio que recebe um sinal tnue de um microfone, eleva seu nvel por um fator A, e
aplica-o a um alto-falante. Alm do ganho A, a resistncia da carga (alto-falante) uma componente
que deve ser cuidadosamente considerada no projeto do amplificador.
Muitos parmetros foram definidos para caracterizao dos amplificadores, cujos principais so: o
ganho de tenso (ou corrente) A; a frequncia de corte; a potncia de sada, o slew-rate; a distoro
harmnica total (THD); a distoro por intermodulao; a eficincia.
Um parmetro muito importante a eficincia , que relaciona a potncia mdia PVCC que a fonte de
alimentao d ao circuito e a potncia mdia PL que o amplificador d carga, conforme a equao
1.1.
PL
PVCC
(1.1)
A eficincia nos mostra quanta potncia PA foi desperdiada no amplificador, normalmente sob
forma de calor, conforme a equao 1.2.
1
PA PVCC PL PL 1

(1.2)
Portanto, um amplificador com potncia de sada de 100W e eficincia de 50%, desperdia

PA 100W sob forma de calor, obrigando a fonte ser capaz de gerar 200W. Quanto maior for a
eficincia melhor ser o amplificador, sendo o limite fsico 1 .
Muitas configuraes foram desenvolvidas para implementao dos amplificadores, mais
especificamente para o estgio de sada, das quais estudaremos as principais que so as classes A, B,
AB e C. A definio de cada classe depende do tipo de polarizao do estgio de sada, e para cada
uma temos uma caracterstica prpria de eficincia.
1.1
Amplificador Classe A
Tomemos como exemplo o circuito da Fig. 1.1, onde vin t uma fonte senoidal. A classe de
operao depende da regio de trabalho do transistor.
RL
Vo(t)
Q1
Vcc
Ic(t)
Vin(t)
Vbq
Fig. 1.1: Amplificador de tenso.

Quando o transistor est sempre na regio ativa, o amplificador opera em classe A, e a corrente de
coletor comporta-se como na Fig. 1.2.
Fig. 1.2: Operao em classe A.
1.1.1 Eficincia
Sabemos que
Vo t VCC I C t RL VCC I Cq RL I m sin t RL

e podemos considerar que a tenso de sada , de forma geral, dada por
Vo t VCC I C t RL VCq vo t VCq Vm sin t
(1.3)
A corrente que circula pela fonte de tenso a mesma do coletor, e pode ser calculada por
IVCC t
VCC Vo t
RL
VCC VCq Vm sin t

RL
(1.4)
e a potncia instantnea entregue pela fonte

PVCC t IVCC t VCC
2
VCC
VCCVCq VCCVm sin t
RL
(1.5)
Podemos calcular a potncia mdia PVCC pelo valor mdio da equao 1.5, ou seja:
PVCC
2
2
T
VCC
VCCVCq
1 VCC VCCVCq VCCVm sin t
dt
T0
RL
RL
A potncia instantnea entregue carga RL dada por
(1.6)
PL t
CC
Vo t
RL
2
2VCCVo t Vo2 t
VCC
RL
e cujo valor mdio

2
2
2
T
VCC
2VCCVCq VCq2 Vm2 2
1 VCC 2VCCVo t Vo t
PL
dt
T0
RL
RL
(1.7)
Da equao 1.7 notamos que a parcela de potncia relacionada ao sinal de entrada (por exemplo o
som) Vm2 2 RL e portanto, podemos considerar que efetivamente a potncia mdia til na carga
PL
Vm2
2 RL
(1.8)
Consideremos tambm que o circuito opera com excurso de sada simtrica e mxima amplitude
de sinal. Desta forma, temos que a tenso mxima de sada VCC e a mnima VCEsat , ou seja:
VCC Vo max t VCq Vm
VCEsat Vo min t VCq Vm
(1.9)
Pela soluo do sistema de equaes 1.9, obtemos

VCC VCEsat
VCq
2
V CC VCEsat
m
2
(1.10)
Substituindo 1.10 em 1.6 e 1.8, obtemos

2
VCC
VCCVCEsat
P
VCC
2 RL
2
2
P VCC 2VCCVCEsat VCEsat
L
8 RL
(1.11)
Finalmente, temos para a eficincia mxima terica do amplificador classe A a expresso
VCC VCEsat
4VCC
(1.12)
Quando VCEsat suficientemente pequeno para ser desprezado, a equao 1.12 reduz-se a 1 4 .
Isto significa que somente 25% da potncia entregue pela fonte considerada til. Se fossemos
projetar um amplificador de udio para 100W de sada, desperdiaramos 300W sob forma de calor no
transistor.
Uma forma alternativa de implementao de um amplificador classe A com eficincia superior
pode ser vista na Fig. 1.3. O indutor L1 e o capacitor C1 so suficientemente elevados, para que nas
frequncias de trabalho, L1 seja um circuito aberto e C1 um curto-circuito. A tenso DC armazenada no
capacitor VCC , pois o indutor no oferece resistncia passagem da corrente contnua. Temos ento
que a tenso de sada no coletor VC t est deslocada de VCC em relao a Vo t . Assumindo que
VCEsat seja zero, VC t pode ser no mnimo zero, obrigando uma excurso de sinal negativa igual a
VCC. Portanto, para excurso de sinal simtrica, devemos ter
vo t Vm sin t VCC sin t
(1.13)
Com o mximo de tenso na sada, o transistor est cortado e toda corrente que passa pelo indutor
direcionada para a carga. Sabemos que o indutor, neste caso, funciona como fonte de corrente, e sua
corrente a prpria ICq. Portanto temos que
9
I Cq
VCC
RL
(1.14)
Utilizando as equaes 1.13 e 1.14, podemos calcular as potncias mdias entregues pela fonte e a
consumida pela carga, ou seja:
PVCC VCC I Cq
2
VCC
RL
(1.15)
PL
2
VCC
2 RL
(1.16)
A eficincia obtida das equaes 1.15 e 1.16, ou seja:
PL
0.5
PVCC
(1.17)
Este valor consideravelmente melhor que o anterior, mas a implementao do indutor no

prtica. Este circuito dificilmente usado para grandes potncias de sada.
L1
Vcc
_
Vo(t)
Vc(t)
Q1
Ic(t)
Vcc
C1
RL
Vin(t)
Vbq
Fig. 1.3: Amplificador classe A com indutor.

Um fato interessante que podemos observar que a tenso no coletor VC t pode ser mais elevada
que a da fonte. Isto possvel pois o indutor atua como fonte de corrente, e acumula energia.
1.2
Amplificador Classe B
Considere o seguidor de emissor da Fig. 1.4. O transistor no possui polarizao DC, estando a
base conectada diretamente fonte sinal. Somente quando vin t exceder a tenso de juno VBE,
haver corrente de coletor e tenso de sada, conforme a Fig. 1.5.
Q1
Ic(t)
Vcc
Vo(t)
Vin(t)
RL
Fig. 1.4: Amplificador classe B.

10
Fig. 1.5: Corrente e tenso na carga do amplificador classe B.

Podemos observar que somente o ciclo positivo do sinal de entrada aplicado carga, e tambm
com desconto de VBE. A queda de VBE pode ser compensada com o circuito da Fig. 1.6.
Q1
Ic(t)
Vcc
Vin(t)
Vbe
Vo(t)
RL
Fig. 1.6: Amplificador classe B com compensao para VBE.
1.2.1 Eficincia
Podemos calcular a potncia mdia da fonte e da carga considerando que a corrente de coletor a
mesma que circula por RL. Desta forma temos que
1
PL
T
T 2
Vm2 sin t
RL
dt
Vm2
4 RL
(1.18)
e
PVCC
1
T
T 2
VCC IC t dt
0
1
T
T 2
VCCVm sin t
RL
dt
VCCVm
RL
(1.19)
De posse das equaes 1.18 e 1.19 obtemos a eficincia
Vm
PL
PVCC 4VCC
(1.20)
Considerando o caso ideal, onde a tenso de pico na sada pode chegar a VCC, temos para eficincia
mxima terica do amplificador classe B
78.5%
(1.21)
Entretanto, devemos considerar a possibilidade de Vm VCC , devido ao VCEsat e a outros fatores.

Ao contrrio dos amplificadores classe A, no classe B a potncia dissipada pela fonte dependente
do nvel mximo da sada. interessante observarmos que a potncia mdia dissipada PQ no transistor
dada pela equao 1.22, e cujo grfico o da Fig. 1.7.
11
PQ PVCC PL
VCCVm Vm2
RL 4 RL
(1.22)
Derivando a equao 1.22 em relao a Vm e igualando a zero, conclumos que a potncia mxima
dissipada no transistor ocorre para Vm 2VCC e com valor dado pela equao 1.23. Este valor deve
ser considerado no clculo dos dissipadores de potncia, conforme ser mostrado mais frente.
Observamos que o ponto de maior aquecimento do transistor no coincide com a condio de potncia
mxima de sada, conforme mostrado na Fig. 1.7.
PQ max
2
VCC
2 RL
(1.23)
Fig. 1.7: Potncia mdia dissipada no transistor.
1.2.2 Distoro Harmnica

A distoro harmnica total (THD) mede a quantidade relativa de harmnicos produzidos pelo
amplificador. Se aplicarmos um sinal senoidal entrada do amplificador, a sada ser de forma geral
uma onda peridica, que pode ser representada pela srie de Fourier, conforme a equao 1.24.
vo t V0 V1 sin 0 t 1 V2 sin 2 0t 2 ... Vn sin n 0t n ...
(1.24)
A THD calculada pela equao 1.25.
THD
V
n2
2
n
V1
(1.25)
No caso do amplificador classe B, vo t pode ser expresso pela srie de Fourier como
vo t V0 An sin n 0 t Bn cos n 0 t
(1.26)
V
vo t dt
0
T 0
2
An vo t sin n 0 t dt
T0
Bn 2 vo t cos n 0t dt
T 0
(1.27)
n 1
onde
Desconsiderando o nvel DC, temos
THD
A
n2
2
n
Bn2
A12 B12
12
(1.28)
No amplificador em questo, temos que

1
V0
T
An
2
T
T 2
T 2
sin 0t dt
Vm
(1.29)
V 2, n 1
sin 0 t sin n 0t dt m
0, n 1
(1.30)
e
2
Bn
T
0, para n mpar
0 Vm sin 0t cos n0t dt 2V2 m , para n par

n 1
T 2
(1.31)
Segundo a equao 1.26 temos

vo t
Vm
Vm
sin 0t
2
n 1
2Vm
2n 1
2
cos 2n 0 t
(1.32)
Pela equao 1.28, a THD
n 1
THD
2Vm
2
n
1
43.52%
Vm
2
(1.33)
Para sistemas de udio de alta fidelidade, este valor de THD muito elevado, tornando este tipo de
amplificador inapropriado.
1.3
Amplificador Classe AB
Conforme vimos, o amplificador classe B deve ser compensado para queda de VBE. Isto feito
simplesmente colocando uma fonte DC de valor VBE na base do transistor. Entretanto, cada transistor
possui um VBE ligeiramente diferente e que varia com a temperatura. Torna-se difcil fazer esta
compensao com exatido. Normalmente, aplicamos uma fonte de tenso na base, ligeiramente maior
que VBE, para estabelecer uma pequena corrente de polarizao no transistor. Esta corrente no
suficiente para coloc-lo em classe A, mas garante a compensao de VBE. Este tipo de operao
chamado classe AB, e ser melhor explorado nos amplificadores push-pull.
1.4
Amplificador Classe C
As correntes de coletor nos amplificadores classe A e B conduzem com ngulos de 360 e 180,
respectivamente. Nos circuitos classe C a conduo se d com ngulos menores que 180, conforme a
Fig. 1.8. Este tipo de configurao tem sua principal aplicao nos circuito de rdio frequncia (RF), e
ser melhor estudado mais frente.
Fig. 1.8: Conduo da corrente no amplificador classe C.
13
1.5
Amplificador Push-Pull
Os amplificadores push-pull so compostos por dois circuitos classe B em oposio de fase.

Enquanto um amplificador conduz no ciclo positivo, o outro o faz no ciclo negativo. Isto ajuda a
reduzir drasticamente a THD.
A configurao mais empregada atualmente o estgio de sada com par complementar, que utiliza
transistores NPN e PNP, conforme a Fig. 1.9.
VCC
QN
Vo(t)
Vin(t)
RL
QP
-VCC
Fig. 1.9: Estgio de sada em push-pull.

A configurao da Fig. 1.9 emprega duas fontes simtricas. Entretanto, podemos implementar o
circuito com fonte unipolar, ao custo de um capacitor de desacoplamento a mais, conforme a Fig. 1.10.
O capacitor C calculado, segundo a especificao de frequncia de corte inferior fCI, pela equao
1.34, onde ro uma estimativa da resistncia de sada dos transistores. Normalmente, ro desprezado.
C
1
2 f CI RL ro
(1.34)
VCC
QN
C
Vin(t)
+
QP
Vo(t)
_
Vcc/2
RL
Vbb
Vcc/2
Fig. 1.10: Estgio de sada em push-pull, com fonte unipolar.
1.5.1 Distoro de Crossover

Tomemos como exemplo o circuito da Fig. 1.9. Para uma fonte de sinal vin t Vm sin t , haver
conduo do transistor NPN quando vin t VBEN , e no transistor PNP quando vin t VBEp .
Quando o transistor NPN est em conduo, o PNP encontra-se cortado, pois a tenso entre base e
emissor maior que VBEP . O Mesmo ocorre com o transistor NPN quando o PNP est em conduo,
pois a tenso entre base e emissor menor que VBEN . Portanto, os dois transistores trabalhando em
conjunto permitem ao circuito operar nos ciclos positivo e negativo do sinal, conforme a Fig. 1.11a.
Podemos observar um desnvel no sinal de sada, tanto no ciclo positivo quanto no negativo, que
corresponde a VBEN e VBEP . Isto chamado de crossover e provoca distoro harmnica.
O crossover pode ser eliminado com o uso de fortes realimentaes negativas ou atravs de prpolarizao do estgio de sada, levando o amplificador a operar em classe AB. Com este
procedimento obtemos baixssima THD, conforme a Fig. 1.11b.
14
(a)
(b)
Fig. 1.11: Sinal de sada do estgio push-pull: a) com crossover; b) sem crossover.
O circuito da Fig. 1.12 representa a forma esquemtica para compensao do crossover.
VCC
QN
Vben
Vo(t)
Vin(t)
| Vbep|
RL
QP
-VCC
Fig. 1.12: Compensao do crossover.
1.6
Dissipadores de Calor
Os amplificadores de potncia, como todos os dispositivos eletrnicos, por exemplo, os

microprocessadores, dissipam energia sob forma de calor. Esta energia deve ser retirada do
encapsulamento dos componentes que esto aquecendo, para evitar danos s junes semicondutoras.
Em geral, uma juno semicondutora suporta temperaturas na faixa de 150C. Os componentes
eletrnicos para aplicaes em potncia possuem uma rea destinada dissipao trmica, onde se
acopla um dissipador de calor.
1.6.1 Resistncia Trmica

O dimensionamento dos dissipadores torna-se muito simples, se considerarmos o sistema em
equilbrio trmico e as fontes de potncia constantes. O mecanismo de transferncia de calor pode ser
simplificado como na Fig. 1.13. A fonte de calor corresponde fonte de potncia, por exemplo uma
juno PN, e o material um obstculo que separa dois meios, por exemplo a carcaa do transistor.
Em equilbrio trmico, a equao que relaciona a diferena de temperatura ( T1 T2 ) e a potncia
transferida pelo material
T1 T2 R P
(1.35)
onde R a resistncia trmica do material em C W . A resistncia trmica depende de vrios fatores

como, por exemplo: a composio do material; a cor (o preto dissipa mais calor); rea ( R
inversamente proporcional a rea); o meio refrigerante (ar, gua, etc).
Umas das especificaes dos dispositivos de potncia so as resistncias trmicas da juno (ou
ncleo) para a carcaa R JC e da carcaa para o ar R CA . Um dispositivo isolado, sem dissipador de
calor, apresenta uma resistncia trmica da juno (ou ncleo) para o ar R JA dada por
15
R JA R JC R CA
(1.36)
Fig. 1.13: Mecanismo de transferncia de calor.

Quando temos uma sequncia de materiais acoplados mecanicamente, conforme a Fig. 1.14, a
diferena de temperatura nas interfaces calculada simplesmente por
N
T0 TN P R n
(1.37)
n 1
onde R n a resistncia trmica de cada corpo.
Fig. 1.14: Transferncia de calor por mltiplos obstculos.
1.6.2 Regio de Trabalho do Transistor em Funo da Temperatura

Os dispositivos semicondutores suportam uma temperatura limite na juno, que limita a potncia
mxima dissipada. Considerando que o transistor suporta uma corrente de coletor mxima ICmax e uma
temperatura de juno TJmax, temos que a potncia dissipada no transistor PQmax deve respeitar s
inequaes 1.38, onde TA a temperatura do ar e R JA R JC R CA .
PQ I C maxVCC
TJ max TA
PQ
R JA
(1.38)
Das inequaes 1.38, conclumos que o transistor deve operar dentro da regio hachurada do
grfico da Fig. 1.15a. Entretanto, quando acoplamos um dissipador de calor ao transistor, o termo
R CA substitudo por R CD R DA , que a soma das resistncias trmicas da carcaa para o
dissipador e do dissipador para o ar. Mas R CD muito menor que R DA , de forma que podemos
considerar a nova resistncia trmica total como sendo R JA R JC R DA , e muito menor que R JA .
A curva de operao segura torna-se a da Fig. 1.15b, onde podemos observar que, para mesma
temperatura, o transistor pode dissipar mais potncia.
16
(a)
(b)
Fig. 1.15: Curva de operao segura do transistor: a) ao ar livre; b) com dissipador.
1.6.3 Segundo Breakdown

Imagens de infravermelho obtidas de transistores de potncia em operao mostram que a
distribuio de calor na juno no uniforme, criando pontos quentes. O aparecimento destes pontos
est relacionado com a intensidade de corrente. Os pontos quentes destroem a juno aos poucos,
reduzindo a vida til do transistor. Este efeito conhecido como segundo breakdown (o primeiro
breakdown devido tenso de ruptura da juno). Normalmente, os fabricantes de transistores
fornecem uma famlia de curvas, para cada valor de temperatura na juno, relacionando a corrente
mxima de coletor e a tenso VCE, como exemplo a Fig. 1.16.
Fig. 1.16: Curva de operao segura, com segundo breakdown.
1.7
Circuitos Para Polarizao Classe AB
A compensao de crossover mostrada na Fig. 1.12 no prtica, pois implica no uso de duas
fontes de tenso alm da alimentao. Estas tenses devem ser geradas atravs de elementos passivos.
1.7.1 Polarizao Com Diodos

O circuito da Fig. 1.17 mostra um estgio de sada push-pull em classe AB, polarizado com diodos.
A fonte de corrente IB fora uma queda de tenso em cada diodo, que aproximadamente igual a VBE.
Desta forma as junes base-emissor dos transistores encontram-se pr-polarizadas. Sabemos que a
tenso da juno semicondutora varia com a temperatura, tipicamente 2mV C , e a compensao
deve acompanhar esta variao, para ser efetiva. Caso contrrio, com o aquecimento, os transistores
reduziriam seus VBEs e ficariam excessivamente polarizados, a corrente em excesso nos coletores
aumentaria a temperatura, e foraria uma reduo ainda maior dos VBEs. Este processo, que
conhecido como colapso trmico, continuaria at a destruio do transistor.
Para realizarmos uma compensao dinmica, basta colocarmos os diodos em contato com os
dissipadores de calor pois desta forma, a temperatura ser aproximadamente a mesma dos transistores.
Com isto, as tenses nas junes dos diodos variam junto com os VBEs, e as correntes de coletor
permanecem estveis.
17

VCC
Rb
QN
C1
D1
Vo(t)
Vin(t)
D2
RL
C1
QP
Ib
-VCC
Fig. 1.17: Polarizao classe AB com diodos.
1.7.2 Multiplicador de VBE

A compensao com diodos muito empregada, mas possui o inconveniente de no ser possvel
ajustar a tenso entre as bases. Isto somado ao fato das junes dos diodos no serem exatamente
iguais s dos transistores, torna este circuito inapropriado para algumas aplicaes, principalmente s
de elevada potncia.
O circuito da Fig. 1.18, conhecido com multiplicador de VBE, permite ajustar uma tenso Vo
proporcional ao VBE de um transistor. Se acoplarmos o transistor Q ao dissipador do estgio de sada,
temos uma polarizao compensada para variao de temperatura, e com ajuste de tenso.
+
R2
Ix
Vo
R1
Fig. 1.18: Multiplicador de VBE.

Para analisarmos o circuito, consideremos a Fig. 1.19.
18
1
Ic
R2
Ib
Q
Ix
Vo
+
R1
Vbe
_
Fig. 1.19: Circuito para anlise do multiplicador de VBE.

Extraindo as equaes nodais, temos o sistema 1.39.
Vo VBE
IC I x
R
2
VBE Vo VBE I 0
B
R
R1
2
I C I B
(1.39)
Do sistema de equaes 1.39 obtemos
R2
R2
Vo 1
Ix
VBE
1
1 R1
Considerando muito grande, de forma que
(1.40)
1 1 , temos que
R
R
Vo 1 2 VBE 2 I x
1
R1
(1.41)
Da equao 1.41, se considerarmos que

R2
R2
Ix
1 VBE
1
temos que
R 1
R2 1 2
VBE
R1 I x
(1.42)
R
Vo 1 2 VBE
R1
(1.43)
Temos finalmente que
Aplicando a equao 1.43 em 1.42, obtemos como forma alternativa para estabelecer o valor
mximo dos resistores a expresso
R1
1
1
1
Ix
VBE Vo
19
(1.44)
Devemos ter em mente tambm que o transistor tem que estar em condies de ser polarizado, isto
limita o menor valor de R1, ou seja,
R1 I x VBE
(1.45)
Na Fig. 1.20 temos um estgio de sada em push- pull, polarizado em classe AB, com multiplicador
de VBE. Este circuito muito prtico, pois permite gerar qualquer diferena de potencial proporcional a
um VBE. Se acoplarmos termicamente o transistor Q1 ao dissipador de calor, temos que VBE de Q1 varia
junto com os VBE dos transistores de potncia, permitindo um ajuste dinmico da polarizao. Outro
fator a ser considerado, o melhor casamento entre as caractersticas da juno base-emissor de Q1
com as dos transistores de potncia.
VCC
Rb
QN
C1
R2
Q1
Vin(t)
C1
Vo(t)
RL
R1
QP
Ib
-VCC
Fig. 1.20: Polarizao em classe AB com multiplicador de VBE.
1.8
Exemplo de Projeto
Como exemplo, consideremos um amplificador de potncia para udio, na configurao push-pull,

com as especificaes abaixo:
1. Carga de 8 (alto-falante).
2. Potncia de 4W na sada.
3. Eficincia melhor que 50%.
4. Frequncia de corte inferior menor que 50Hz.
Dados dos transistores:
1.
min 150 para Q3, Q4, Q5 e Q6.
2.
min 15 para Q1, e Q2.
3.
VBE 0.7V para Q3, Q4, Q5 e Q6.
4.
VBE 0.7V para Q1, e Q2, para IC na faixa dos mA, e VBE 1V para IC prximo a 1A.
5.
VCEsat 90mV para todos os transistores.
6.
R JC 4.17 C W
7. TJ max 150 C
O circuito empregado o da Fig. 1.21, onde temos os transistores de sada na configurao
Darlington, para aumentar o ganho de corrente, e um multiplicador de VBE para a polarizao em
classe AB. O transistor Q5 funciona como fonte de corrente controlada por tenso, gerando sinal e
20
polarizao para o estgio de sada. Os resistores R1 e R2 tm a funo de controlar qualquer

descasamento do circuito de polarizao classe AB, atuando como uma degenerao de emissor. Caso
haja um pequeno aumento nas correntes de polarizao de emissor dos transistores de sada, devido ao
aumento da temperatura, as quedas de potenciais em R1 e R2 aumentam e consequentemente reduzem
as tenses entre base e emissor, forando a corrente de polarizao diminuir. Este um processo de
realimentao negativa que, em conjunto com o multiplicador de VBE, garante a estabilidade trmica
do amplificador. Os valores de R1 e R2 so empricos e normalmente escolhidos bem pequenos, por
exemplo, R1 R2 0.5 .
R4
Q3
BC548C
Q2
+Vcc
TIP29C
P2
R1
Q4
Vo(t)
BC548C
R2
R5
RL
0
Q1
Q6
R6
BC558C
Q5
C1
TIP30C
-Vcc
BC548C
Vin(t)
P1
R3
C2
Fig. 1.21: Amplificador de potncia push-pull.

O dimensionamento do amplificador segue os passos abaixo.
Passo 1: Clculo da tenso e corrente mxima na carga.
PL max 4W
Vo2max Vo2max
Vo max 8V
2 RL
28
I L max
Vo max 8
I L max 1A
8
RL
Vom
Passo 2: Eficincia mxima.
4VCC
4VCC
0.5 VCC 12.56V
(1.46)
Passo 3: Ciclo positivo.
Vamos considerar que no pico de sinal positivo na sada, o transistor Q5 est no limite entre o corte
e a conduo, de forma que temos o circuito abaixo.
21

+
VR4
R4
Q3
BC548C
Ib3
Q2
+Vcc
TIP29C
+
Ib2
VR1
R1
Vomax=8V
RL
1A
Temos pela equao de malha que
VCC R4 I B 3 VBE 3 VBE 2 VR1 8

VCC R4
VCC R4
I L max
V V I
R 8
3 1 2 1 BE 3 BE 2 L max 1
1
0.7 1 0.5 8 R4 2.416 103 VCC 24.64 103
150
1
15
1
(1.47)
Mas sabemos que R4 deve ser positivo, e aplicando esta condio equao 1.47 temos
2.416 103VCC 24.64 103 0 VCC 10.2V
(1.48)
Escolhemos VCC de forma a atender s inequaes 1.46 e 1.48, por exemplo VCC 12V , e com a
equao 1.47 calculamos o valor comercial de R4 ou seja,
R4 2.416 103 12 24.64 103 4.35k R4 3.9k
Passo 4: Ciclo negativo.
Vamos considerar o pico de sinal negativo na carga, ou seja, Vo min 8V . Neste momento, a tenso
no coletor de Q5 atinge o menor nvel, e assumiremos que o transistor est saturado neste instante. Para
a anlise temos o circuito abaixo.
1A
+
Vomin=-8V
VR2
R2
RL
_
Q1
Q6
Q5
BC548C
Vin(t)max
TIP30C
BC558C
+
VCEsat
_
+
R3
C2
VR3
_
0
-Vcc
Pela equao de malha temos

22
Vo min VR 2 VBE1 VBE 6 VCEsat VR 3 VCC 0

8 0.5 1 0.7 0.09 VR 3 12 0 VR 3 1.71V
Descobrimos o valor de VR3, e sabemos que R3 est bypassado por C2. Isto significa que a tenso
VR3 uma constante.
Passo 5: Corrente de polarizao de Q5.
Quando o amplificador est em repouso (sem sinal de entrada), a tenso na carga zero e os
transistores de sada esto polarizados com uma corrente de coletor muito baixa. Desta forma temos
VR1 e VR2 desprezveis e VBE 2 VBE 3 VBE1 VBE 6 0.7V . Portanto, a tenso na base de Q3
VB 3 1.4V . A corrente de polarizao ICQ5 do transistor Q5 passa quase totalmente por R4, de forma
que VR 4 R4 I CQ 5 . Podemos ento calcular a corrente ICQ5 e o valor comercial de R3, ou seja,
VR 4 VCC 1.4 12 1.4 10.6V

VR 4 R4 I CQ 5 10.6 3900 I CQ 5 I CQ 5 2.72mA
I B5
I CQ 5
2.72 103
I B 5 18.1 A
150
VR 3 R3 I CQ 5 1.71 R3 2.72 103 R3 628.7 R3 560

Neste momento, a tenso VR3 deve ser recalculada por causa da aproximao feita para R3.
VR 3 R3 I Cq 5 560 2.72 103 VR 3 1.52V
Passo 6: Clculo de R6 e P1.
Vamos considerar a corrente que circula por R6 e P1 pelo menos vinte vezes maior que a da base de
Q5, e desta forma podemos desprezar IB5. Isolando a malha de polarizao de Q5 temos o circuito
abaixo.
0
R6
Q5
IR6
BC548C
P1
R3
C2
-Vcc
Da equao de malha obtemos
I R 6 R6 I R 6 P1 VCC 0
I R 6 P1 0.7 VR 3 2.22V
I 20 I
B5
R6
Solucionando o sistema de duas equaes e uma inequao 1.49 temos
23
(1.49)
R6 27.01k R6 27 k
P1 0.23R6 P1 6.13k
Passo 7: Clculo dos capacitores.
Para o clculo de C2, consideraremos que C1 seja um bypassing. A impedncia vista por C2
Rin 2 R3 // re5
R3
9.04
1 40 I CQ 5 R3
O capacitor calculado segundo a frequncia de corte inferior.

C2
1
2 f CI Rin 2
352 F C2 390 F
Para o clculo de C1, consideraremos que C2 seja um bypassing. A impedncia vista por C1
Rin1 R6 / / P1 / / hie
1
1 1 40 I CQ 5

5
R6 P1
1.09k
Pela frequncia de corte inferior temos que

C1
1
2 f CI Rin1
2.9 F
Escolhemos o menor capacitor, no caso C1, e multiplicamos por dez.

C1 10 2.9 106 29 F C1 27 F
Passo 8: Dimensionamento do multiplicador de VBE.
Sabemos que na polarizao, o multiplicador de VBE deve gerar uma diferena de potencial de
4 0.7V . Das equaes 1.43, 1.44 e 1.45 temos
R5 I CQ 5 0.7V R5 257
R5
4 1
1
1
I CQ 5
VBE Vo
R5 51.8k
257 R5 51.8k R5 3.9k
P
P2
Vo 1 2 VBE 4 0.7 1
0.7 P2 11.7 k
3
3.9 10
R5
Passo 9: Clculo do ganho de tenso.
Para o clculo do ganho de tenso, vamos considerar o estgio de sada como sendo um
amplificador de ganho unitrio, mas com impedncia de entrada dependente da carga. O multiplicador
de VBE atua como fonte de tenso, e no aparece no modelo AC. Com as consideraes acima, temos o
circuito abaixo para a anlise. Temos ento que
Rref 3,6 1 1,2 1 R RL 150 115 1 0.5 8 20.54k
Av
Vo
RL
RL
gm R4 // Rref
40 I CQ 5 R4 // Rref
Av 336
Vin
R RL
R RL
24

R=(R1 ou R2)
Vo
Vin
R6
P1
hie
R4
gmVin
Rref
RL
Passo 10: Ganho de potncia.
O ganho de potncia Ap dado por

Ap
PL
Pin
(1.50)
Sabemos que
Pin
vin t
Rin
e
PL
vo t
RL
mas
vo t Av2 vin t
2
Substituindo as equaes acima, finalmente temos

Ap
Rin 2
Av
RL
(1.51)
No circuito, o ganho de potncia

150 1
27 103 // 6.21 103 //

3
R6 // P1 // hie 2
40
2.72
10
3362 A 15.4 106

Ap
Av
p
RL
8
O valor extremamente elevado de Ap comum para os amplificadores de potncia. Caso o estgio
de entrada fosse implementado com MOSFET, o ganho de potncia seria virtualmente infinito.
Passo 11: Dissipador de calor.
A potncia mxima dissipada em cada transistor dada pela equao 1.23, e vale
PQ max
2
VCC
122
1.82W
2 RL 2 8
Dada a temperatura mxima da juno TJ max 150 C , e considerando a temperatura do ar nas

proximidades do dissipador igual a 50C, para existir o equilbrio trmico devemos ter
R JC R DA PQ max TJ max TA
4.17 R DA 1.82 150 50
R DA 50.8 C W
Cada transistor deve ser acoplado a um dissipador de calor com resistncia trmica igual a
50.8 C W .
25
Captulo 2
Amplificador Sintonizado
Os amplificadores sintonizados so empregados quando desejamos separar e amplificar uma faixa
de frequncias de um sinal. Suponha que o grfico da Fig. 2.1 seja uma faixa de transmisso de rdio,
e desejamos separar (sintonizar) e amplificar o canal centrado na frequncia 0 . Devemos usar um
amplificador com funo de transferncia A j passa-banda.
Fig. 2.1: Espectro de rdio frequncia.

A seletividade Q do amplificador definida como sendo a razo entre a frequncia de sintonia 0
e a faixa onde o ganho cai 3dB (faixa de passagem), ou meia potncia, conforme a equao 2.1 e a Fig.
2.2.
Q
2 1
(2.1)
Fig. 2.2: Curva de resposta em frequncia do amplificador sintonizado.
2.1
Circuito RLC de Segunda Ordem
Normalmente utilizam-se circuitos RLC de segunda ordem, como o da Fig. 2.3, para a realizao
do filtro. fcil verificar que a funo de transferncia do ganho de tenso dada por
26
A s
Vo
gm
s
Vin
C s2 s 1
RC LC
(2.2)
Substituindo s por j na equao 2.2, temos

A j
gm
j
C 2 j 1
RC LC
(2.3)
Calculando o mdulo ao quadrado de A j , temos

A j A j A j
2
gm 2
C2
RC
Verificamos que A j
LC
(2.4)
mximo quando 2 1 LC 0 , ou seja, a frequncia de sintonia
corresponde ressonncia do circuito RLC, e dada por
(2.5)
LC
O ganho na frequncia de sintonia calculado fazendo 1
LC na equao 2.4, ou seja,
A 0 gmR
(2.6)
VCC
Vo
Vo
hie
Vin
gmVin
Vin
Vbeq
(a)
(b)
Fig. 2.3: Circuito RLC de segunda ordem: a) circuito com transistor; b) modelo AC.
Os pontos de queda de 3dB, so calculados resolvendo a equao A j A j 0
2 ou, de
forma melhor,
A j
2
A j 0
gm 2
C2
2
2
RC
Desenvolvendo a equao 2.7, temos
27
LC
gm 2 R 2
2
(2.7)
2C 2 R 2 2 R 2
C 2 R 2 4 1
2 0
LC
L
(2.8)
A soluo da equao 2.8 para 2
2C 2 R 2
4C 2 R 2
1
LC
LC
2C 2 R 2
(2.9)
Tomando como referncia o grfico da Fig. 2.2, fcil concluir que
4C 2 R 2

1
LC
2 2
2C R

4C 2 R 2
2C R
1
LC
LC
2 2
2 2
2
C
R
2
C
R
2C 2 R 2
1
LC
2 2
2C R
(2.10)
Para encontrarmos 2 1 , consideremos o sistema de equaes 2.11.

x a b
y a b
(2.11)
Por manipulao algbrica temos que
y x
2 a 2 a 2 b 2 y x 2a 2 a 2 b 2
(2.12)
Comparando o sistema de equaes 2.11 com 2.10, termo a termo, e atravs da equao 2.12,
temos finalmente que
2 1
1
RC
(2.13)
Pela equao 2.1, temos que a seletividade do circuito

Q 0 RC
(2.14)
Considerando a equao 2.5, temos que a seletividade tambm pode ser expressa por
Q
R
0 L
(2.15)
Substituindo as equaes 2.14 e 2.5 em 2.2, temos

A s
2.2
Vo
gm
s
Vin
C s2 0 s 2
0
Q
(2.16)
Amplificadores com Sintonia Sncrona
Filtros sintonizados de segunda ordem com sintonia muito elevada so difceis de realizar, devido
s imperfeies dos componentes, tipicamente as resistncias parasitas dos capacitores e indutores.
Normalmente, seletividades elevadas so obtidas pela associao em cascata de amplificadores
sintonizados com seletividades idnticas, conforme a Fig. 2.4.
28
Fig. 2.4: Cascata de amplificadores sintonizados.

As funes de transferncia Ak s diferem entre si somente por um fator de ganho, ou seja,
Ak s
ak s
s2
(2.17)
s 02
Definindo
T s
s
s
2
0
Q
(2.18)
s
2
0
temos
Ak s ak T s
(2.19)
Da equao 2.19, conclumos que funo de transferncia do filtro da Fig. 2.4 dada por
Vo s
Vin s
H s T s
k 1
(2.20)
Analisando T s separadamente, e substituindo s por j, temos que

N
T j
2N
2N
2
2
2
02 Q02 2
(2.21)
Aplicando a transformao de varivel 0 0 1 0 equao 2.21, temos
T j 0
2N
02 N 1 0
2
2
2
0 1 0 0
02
Q2
2N
1 0
2
0
(2.22)
Considerando que a seletividade final do circuito muito maior que 1, temos que a frequncia de
queda de 3dB est muito prxima de 0, e lembrando que, para x 1 , vale a aproximao
1 x
1 2 x , temos que 1 0 1 2 0 , e a equao 2.22 torna-se

2
T j 0
2N
02 N 1 2 0
02 2
2
2 0 Q 2 0 1 2 0
(2.23)
Como estamos considerando variaes de frequncias em torno da faixa de passagem, razovel

assumir que 2 0 da mesma ordem de grandeza que 1 Q , e como 1 Q 1 , a equao 2.23 pode
ser aproximada por
T j 0
2N
02 N
02 2
2
2
Q 2
Para determinarmos a seletividade Qef de T s , basta calcularmos de forma que

N
29
(2.24)
T j 0
e fazermos Qef 0
2N
02 N
02 2
2
2
0
0
Q2
T j 0
2
2N
Q2 N
2 02 N
(2.25)
2 . Da equao 2.25 obtemos

2
0 21 N 1
Q
(2.26)
Finalmente, a seletividade do amplificador em cascata

Qef
2.3
Q
1N
(2.27)
Amplificador de Banda Plana
Em algumas aplicaes, necessrio que a faixa de passagem do amplificador sintonizado seja

quase plana. Uma aplicao tpica a sintonia de canais de televiso, cuja faixa de frequncias
aproximadamente 4MHz. Um filtro sintonizado de segunda ordem ou com sintonia sncrona, provoca
um desnvel progressivo de 3dB entre os extremos da faixa e a frequncia central. Isto gera uma
distoro inaceitvel para sinais de vdeo.
Uma forma simples, mas eficiente, de projetar filtros com banda quase plana consiste em uma
cascata de amplificadores sintonizados, mas com frequncias de ressonncia ligeiramente diferentes.
A Fig. 2.5 ilustra o procedimento. No exemplo, trs amplificadores sintonizados A1 j , A2 j e
A3 j , com frequncias de ressonncia 1 , 2 e 3 respectivamente, compem o filtro A j .
Fig. 2.5: Filtro de banda plana.
2.4
Fator de Qualidade
O fator de qualidade Q mede o quo prximo o componente est do ideal. Este parmetro
normalmente usado para caracterizar indutores e capacitores, e em geral depende da frequncia.
2.4.1 Fator de Qualidade dos Indutores

Um indutor ideal deve possuir impedncia puramente reativa j L . Entretanto, fatores como
resistncia do fio, efeito pelicular, irradiao eletromagntica e capacitncia parasita, alteram o valor
medido da reatncia e acrescentam uma componente resistiva. De forma geral, ao estabelecermos a
relao entre os fasores de tenso e corrente no indutor em uma frequncia , estamos medindo uma
30
impedncia em funo de Esta impedncia pode ser representada pela associao srie ou paralelo
do indutor com resistor.
2.4.1.1 Indutor em Srie com Resistor
A impedncia de um indutor em srie com resistor, circuito da Fig. 2.6, Z j Ls Rs . Se

definirmos o fator de qualidade como sendo a relao entre a componente ideal e a indesejvel, temos
Ls
QLs
(2.28)
Rs
Ls
Rs
Fig. 2.6: Indutor em srie com resistor.

2.4.1.2 Indutor Paralelo com Resistor
Calculando a admitncia do circuito da Fig. 2.7, temos Y 1 j L p 1 R p . A componente ideal

1 j L p , e da mesma forma que no item anterior, podemos definir o fator de qualidade como sendo a
razo entre a componente ideal e a indesejvel. Temos ento que
Qp
Rp
Lp
(2.29)
Lp
Rp
Fig. 2.7: Indutor em paralelo com resistor.
2.4.2 Fator de Qualidade dos Capacitores

Da mesma forma que nos indutores, quando medimos um capacitor, relacionamos os fasores de
corrente e tenso, que nos fornece uma admitncia em funo da frequncia. As principais
imperfeies dos capacitores so: a resistncia finita do dieltrico, particularmente em frequncias
elevadas; a resistncia dos terminais; as indutncias parasitas dos terminais e do dieltrico.
2.4.2.1 Capacitor em Paralelo com Resistor
Calculando a admitncia do circuito da Fig. 2.8, temos Y j C p 1 R p . A componente ideal

j C p , e consequentemente,
Qp Rp C p
(2.30)
Cp
Rp
Fig. 2.8: Capacitor em paralelo com resistor.

2.4.2.2 Capacitor em Srie com Resistor
A impedncia do circuito da Fig. 2.9 Z 1 j Cs Rs , e a componente ideal 1 j Cs .

Seguindo o mesmo procedimento dos itens anteriores, temos para o fator de qualidade
31
Qs
1
Rs Cs
Cs
(2.31)
Rs
Fig. 2.9: Capacitor em srie com resistor.
2.5
Indutores Acoplados
Os indutores acoplados so dois ou mais indutores que compartilham parte ou todo fluxo
magntico gerado pelo sistema. Como exemplo, considere o sistema de dois indutores da Fig. 2.10. As
correntes e tenses se relacionam segundo o sistema de equaes 2.32, onde M a indutncia mtua.
Podemos considerar o efeito do acoplamento, lembrando que M k L1 L2 , onde k o fator de
acoplamento. Desta forma, o sistema 2.32 pode ser melhor representado por 2.33.
V1 L1
V M
2
V1 L1
V
2 k L1 L2
M I1

L2 I2
(2.32)
k L1 L2 I1

L2 I2
(2.33)
M
+
I1
V1
I2
L1
L2
V2
_
Fig. 2.10: Dois indutores acoplados.

O valor de k varia entre zero e um. Para indutores com acoplamento fraco, temos k muito prximo
de zero, enquanto k tende para um quando o acoplamento forte.
2.5.1 Modelos Equivalentes Para Indutores Acoplados

O sistema de equaes 2.33 pode ser inapropriado para a anlise de alguns circuitos, devido
complexidade dos clculos. Podemos representar o circuito da Fig. 2.10 por um modelo equivalente,
composto por indutores desacoplados e transformador ideal. Os circuitos a seguir so formas
equivalentes de representao.
a)
Lb
I1
V1
La
1:1
La L1 L2 M 2 L2 M
Lc
I2
V2
Lb L1 L2 M 2 M
Lc L1 L2 M 2 L1 M
b)
La
Lc
+
V1
I1
Lb
1:1
La L1 M
+
I2
V2
32
Lb M
Lc L2 M
c)
La
I1
V1
La 1 k 2 L1
a:1
Lb
Lb k 2 L1
I2
a k L1 L2
V2
_
kM
L1 L2
Para acoplamento unitrio, ou muito prximo, o circuito c) pode ser simplificado, e representado
pela Fig. 2.11. Esta forma de representao uma das mais usadas para a anlise dos amplificadores
sintonizados.
+
V1
I1
L1
a:1
I2
V2
N1
N2
L1
L2
N1 N 2 a relao de espiras
do transformador.
Fig. 2.11: Representao dos indutores acoplados com acoplamento unitrio.
2.5.2 Autotransformador
Consideremos os indutores acoplados, com k 1 , da Fig. 2.12. Este circuito chamado de
autotransformador, pois os indutores formam um enrolamento contnuo. Da mesma forma que no item
anterior, podemos representar o sistema por um indutor e um transformador ideal, conforme a Fig.
2.13.
V1
V2
.
.
L1
N1
L2
N2
V3
Fig. 2.12: Autotransformador.
L L1 L2 2 L1 L2
N 3 N1 N 2
V1 V2 V2 V3 N1 N 2
V1 V3 V2 V3 N1 N 2
N 2 N3 N 2
Fig. 2.13: Circuito equivalente do autotransformador.
2.5.3 Mltiplos Indutores Acoplados

Consideremos o sistema de trs indutores acoplados, com k 1 , da Fig. 2.14. Podemos caracterizlo, escolhendo um dos enrolamentos 1-2, 1-3, 2-3 ou 4-5, medindo a indutncia e o fator de qualidade.
Temos ento os circuitos equivalentes da Tabela 2.1. importante observar que, nos modelos
equivalentes, o indutor e o resistor devem estar representados em somente um dos enrolamentos do
transformador (nunca em mais de um ao mesmo tempo).
33
. .
L1
L3
L2
5
Fig. 2.14: Sistema de trs indutores acoplados.

Tabela 2.1: Circuito equivalente para os trs indutores acoplados.
. .
L1
R1
. .
L1
. .
L1
3
4
. .
L1
N1
R2
5
. .
L2
N3
R2
L2
R3
L3
N2
. .
N1
L1
L3
L2
R1
N3
N2
L2
N1
L3
L3
L2
L3
N3
R3
N2
5
Q
1
. .
. .
N1
L1
2
L3
L L1
N3
L L2
N2
L2
3
L L3
N1 N 2
; R R1
N12
N1 N 2
; R R2
N 22
N1 N 2
N 32
; R R3
N1 N 2
N12
N1 N 2
N 22
N1 N 2
N 32
2.5.4 Relao de Impedncias no Transformador

Uma impedncia Z conectada a um dos acessos do transformador ideal, pode ser representada em
outro acesso segundo a relao de espiras ao quadrado, conforme a Fig. 2.15.
34
Z1
N1
N1
N2
Z2
N2
N2
Z2
Z1
N1
Fig. 2.15: Relao de impedncia no transformador.

Para o caso especfico dos resistores, indutores e capacitores, as relaes esto na Fig. 2.16.
2
R1
N1
N2
N1
N2
R2
N2
R2
R1
N1
L1
N1
N2
N1
N2
L2
N2
L2
L1
N1
C1
N1
N2
N1
N2
C2
N1
C2
C1
N2
Fig. 2.16: Relao dos resistores, indutores e capacitores no transformador ideal.

Exemplo 1: Considere o amplificador sintonizado abaixo. Calcule o ganho e a seletividade.
So dados:
- C1 e C2 so capacitores de bypassing nas frequncias de trabalho.
-
L1 25 H , L2 25 H e L3 1 H .
- Fator de qualidade Qb do indutor acoplado igual a 50, em qualquer frequncia.

-
VBE 0.7V e 500 para o transistor.
. .
Vcc
Vo
L1
10V
R1
50k
.
C3
1n
L3
RL
100
L2
C1
Q
Vin
R2
10k
R3
1k
C2
Passo 1: Clculo da polarizao do circuito.
A tenso na base do transistor VBq determinada pela fonte de alimentao e o divisor resistivo
formado por R1 e R2.
35
R2
10k
VCC
10 1.7V
50k 10k
R1 R2
VBq
Com este valor, podemos calcular a corrente de coletor, assumindo muito elevado, atravs da
diferena de potencial em R3.
VR 3 VBq 0.7 1V I Eq I Cq
VEq
R3
1
I Cq 1mA
1k
Com o valor de ICq, temos tambm que

gm 40 I Cq gm 40m
e
hie
40 I Cq
hie 12.5k
Passo 2: Representao do circuito no modelo AC de pequenos sinais, conforme abaixo.

Vo
.
L2
hie
12.5k
C3
1n
gmVin
R2
10k
R1
50k
Vin
L3
RL
100
L1
.
Passo 3: Clculo da frequncia de ressonncia.
O capacitor C3 encontra-se em paralelo com o indutor L1, portanto
L1C3
1
6
25 10 1 10
0 6.32 106 rad s
Passo 4: Clculo da resistncia parasita do indutor.
Vamos considerar a resistncia parasita vista no indutor L3. Pelo fator de qualidade, temos
Qb
Rp
0 L3
50
Rp
6.32 106 1 106
R p 316
Passo 5: Clculo das relaes de espiras.
Com os valores dos indutores, temos

N1
N2
N1 N 2
N3 N3
L1
25 106
N1
1
6
L2
25 10
N2
L1
25 106
N1 N 2
5
6
L3
1 10
N3 N3
N1 5 N 3 N 2 5 N 3
N1 N 2
N1 N 2
10
N3
N1 N 2
2
N1
36
Passo 6: Representao do indutor acoplado pelo modelo transformador ideal e indutor.
O modelo AC pode ser redesenhado como abaixo.

Vo
.
N2
R2
10k
hie
12.5k
C3
1n
gmVin
R1
50k
Vin
N3
L3
1u
RL
100
Rp
316
N1
.
De forma melhor, fazendo as reflexes de impedncias no transformador, temos o circuito abaixo
Vc
Vo
Vin
RBeq
gmVin
N1+N2
N3
onde
2
N1
1
9
9
C
1 10 1 10 C 250 pF
N1 N 2
2
2
2
N1 N 2
6
6
L
1 10 10 1 10 L 100 H
N3
2
2
N1 N 2
R
316 //100 10 316 //100 R 7.6k
N3
RBeq 50 103 //10 103 //12.5 103 RBeq 5k

Passo 7: Clculo da seletividade.
Da equao 2.14 temos que a seletividade do circuito

Q 0 RC 6.32 106 7.6 103 250 1012 Q 12
Passo 8: Clculo do ganho na frequncia de sintonia.
O ganho de tenso VC j 0 Vin j 0 dado por

VC j 0
Vin j 0
gmR 40 103 7.6 103 304
Sabemos que
V0 j 0
VC j 0
1
N3
0.1
N1 N 2 10
portanto
37
V0 j0
Vin j0
V0 j0 VC j0
VC j0 Vin j0
0.1 304
V0 j0
Vin j0
30.4
Obs:
A seletividade nunca maior que o fator de qualidade do indutor ou do capacitor. Normalmente, o

indutor possui Q muito menor que o do capacitor, na ordem de algumas dezenas. Seletividades
elevadas, na ordem dos milhares, so obtidas com amplificadores de sintonia sncrona.
Nos circuitos sintonizados, nem sempre obtemos valores prticos para os componentes, por
exemplo um capacitor muito pequeno. Conforme observado no exemplo, o uso dos indutores
acoplados, permite que o capacitor seja refletido para o coletor do transistor segundo a relao de
espiras ao quadrado N1 N1 N 2 , que pode ser qualquer valor. Isto facilita a escolha apropriada
2
do capacitor, com valor prtico.
38
Captulo 3
Amplificadores Classe C
Os amplificadores em classe C so empregados nos estgios de sada de potncia dos circuitos de
rdio frequncia RF, devido sua elevada eficincia. A Fig. 3.1a representa um circuito bsico, onde
podemos observar que a base do transistor Q est polarizada com uma tenso negativa VBq . Desta
forma, s haver corrente no coletor quando a tenso de entrada vin t VBq ultrapassar VBEq ,
definindo um ngulo de conduo menor que 180, conforme observado na Fig. 3.1b. Ajustando o
nvel de VBq , podemos controlar o ngulo de conduo.
importante observar que a forma de onda de corrente de coletor extremamente distorcida,
possuindo uma composio harmnica muito extensa. Isto provoca a repetio do sinal ao longo da
frequncia, conforme a Fig. 3.2. Isto no um inconveniente, pois a carga do amplificador em classe
C sintonizada e adequadamente projetada para eliminar as imagens do sinal. importante que a
largura de banda do sinal seja limitada a um valor para o qual no haja sobreposio de espectro.
Este tipo de amplificador usado para sinais de banda estreita, normalmente sinais modulados em
amplitude (AM) ou frequncia (FM), onde a energia encontra-se em torno de uma frequncia
portadora 0.
VCC
Vo(t)
C1
L1
L2
RL
Q
Vin(t)
Vbq
(a)
(b)
Fig. 3.1: Amplificador em classe C: a) circuito bsico; b) forma de onda.
39
Fig. 3.2: Composio espectral do sinal de sada.
3.1
Eficincia do Amplificador em Classe C
Para o clculo da eficincia, consideremos o sinal de entrada senoidal e um ngulo de conduo

para o transistor, de forma que a corrente de coletor se comporta como o grfico da Fig. 3.3. Podemos
verificar que a corrente, observada em um ciclo de repetio, positiva somente no intervalo
t t t e zero para T 2 t t e t t T 2 . A parte negativa do grfico serve somente para
facilitar a visualizao da forma de onda da corrente. A corrente de coletor descrita pela equao
cos 0t cos ; t t t
IC t
0; T 2 t t e t t T 2
(3.1)
onde
2
t
T
(3.2)
2
T
(3.3)
Fig. 3.3: Corrente de coletor no amplificador em classe C.
40
Representando iC t em srie de Fourier, e lembrando que para funes pares existem somente os
termos em cosseno, temos
I C t I 0 Bn cos n 0t
(3.4)
t
t
1
1
I
i
t
dt
cos 0 t cos dt
0
C
T t
T t
t
t
2
2
Bn T iC t cos n 0t dt T cos 0t cos cos n 0t dt

t
t
(3.5)
n 1
onde
Sendo a carga sintonizada em 0, e com seletividade elevada, podemos considerar que a tenso AC
no coletor depende somente da impedncia e da componente de I C t em 0, ou seja,
VC t VCC B1 Z j 0 cos 0t
(3.6)
Portanto, necessitamos somente dos termos I0 e B1 do sistema 3.5, ou seja,

I0
sin cos
(3.7)
e
B1
sin cos
(3.8)
A equao 3.8 obriga que a tenso AC no coletor seja, em primeira anlise, puramente senoidal e
com amplitude mxima igual a VCC VCEsat , conforme a Fig. 3.4.
Fig. 3.4: Excurso mxima de sinal no coletor.

A potncia mdia fornecida pela fonte ao circuito
PVCC I 0VCC
sin cos VCC
Chamando iC t a componente AC da corrente de coletor, ou seja,

41
(3.9)
I C t I 0 iC t I 0 B1 cos 0t
(3.10)
Temos que a potncia mdia que o circuito entrega carga, na frequncia 0,

2
1
1 N1
1 L1
2
PL RCeq B12
RL B12
RL B1
2
2 N2
2 L2
(3.11)
onde RCeq a resistncia RL refletida para o primrio do transformador.

Conclumos facilmente que a amplitude da tenso AC no coletor dada por
VC
N1
Vo RCeq B1
N2
(3.12)
Aplicando as equaes 3.12 e 3.8 em 3.11, obtemos

PL
1 N1
N1 sin cos Vo
Vo B1
2 N2
2
N2
(3.13)
sin cos Vo N1
PL
PVCC 2 sin cos VCC N 2
(3.14)
A eficincia dada por
Considerando que a amplitude mxima da tenso AC no coletor seja VCC, pelas equaes 3.12 e
3.14 temos que
N2
VC
N1
(3.15)
sin cos
PL
PVCC 2 sin cos
(3.16)
Vo
A Fig. 3.5 apresenta o grfico da eficincia para 0 2 .
Fig. 3.5: Curva de eficincia do amplificador classe C.

Observamos que a eficincia mxima para 0 . Podemos mostrar facilmente que
lim 1 100%
(3.17)
Este valor uma possibilidade terica, mas para ser alcanado teramos picos de corrente tendendo
para o infinito, o que no razovel. Na prtica, os amplificadores transistorizados em classe C para
RF so projetados com eficincias em torno de 60%.
42
Captulo 4
Redes de Casamento de Impedncias
Nos amplificadores de potncia de RF, normalmente necessrio compatibilizar o nvel de
impedncia da carga com a impedncia do coletor, para obtermos a mxima transferncia de potncia.
Por vezes, necessrio simplesmente refletir a resistncia da carga para o coletor, com valor mais alto
ou mais baixo, dependendo da potncia que desejamos produzir. Na faixa de frequncias dos MHz,
isto pode ser feito com transformadores projetados para aplicaes em RF. Entretanto, para
frequncias na ordem de centenas de MHz, esta tarefa s pode ser realizada com redes de casamento
de impedncias.
Estas redes tambm fornecem a filtragem necessria para eliminao dos harmnicos gerados no
estgio classe C.
O princpio de funcionamento destas redes baseia-se nas transformaes de impedncias, que sero
descritas no item seguinte.
4.1
Transformaes de Impedncias
Os indutores e capacitores com perdas, em uma determinada frequncia 0, possuem uma

representao srie e paralela equivalentes. Na passagem de uma representao para a outra, o valor
dos componentes alterado, principalmente do resistor. Esta propriedade utilizada para modificar o
nvel de impedncia da carga.
4.1.1 Transformao Indutor Srie-Paralelo Com Resistor

Se escolhermos uma frequncia 0, podemos representar uma impedncia indutiva por um indutor
em srie com resistor ou indutor em paralelo com resistor, conforme a Fig. 4.1.
Fig. 4.1: Representao srie e paralelo de um indutor com perdas.

43
O fator de qualidade Q o mesmo para as duas formas de representao. O mdulo da impedncia

no modelo srie, e da admitncia no modelo paralelo, so dados por
Z j 0 02 L2s Rs2 Rs
02 L2s
1
1
1
2
2 2
0 Lp R p R p
R p2
Y j 0
Rs2
2 2
0 p
1 Rs Q 2 1
1
Q2 1
Rp
(4.1)
(4.2)
Utilizando as equaes 4.1 e 4.2, e fazendo Z j 0 1 Y j 0 , temos

Z j 0
1
Y j 0
(4.3)
e
Rs Q 2 1
(4.4)
1
Q2 1
Rp
Da equao 4.4 obtemos a relao

R p Rs Q 2 1
(4.5)
A equao 4.5 pode ser reescrita conforme abaixo

L 1
L 1
1
Rp s
Rs Q 2 1 s
Rs Q 2 1
Ls 0 L p
Lp 0 Ls
0 Lp
(4.6)
Verificamos facilmente que a equao 4.6 equivalente a

Q
Ls 1 2
Q 1
Lp Q
(4.7)
Finalmente, de 4.7, obtemos a relao

L p Ls
1
2
1
Ls 1 2
Q
(4.8)
De forma geral, temos para as transformaes de indutor srie e paralelo com resistor, as relaes
abaixo.
Tabela 4.1: Relaes de transformaes das impedncias e admitncias indutivas.
Lp
Ls
Rs
Rp
Rs
Ls
Rp
R p Rs Q 2 1
Lp
1
L p Ls 1 2
Q
1
1 2
Q
44
0 Ls
Rs
Rp
0 Lp
interessante observar que para valores elevados de Q, o indutor quase no altera o valor, mas a
resistncia muda significativamente.
4.1.2 Transformao Capacitor Paralelo-Srie com Resistor

De forma anloga aos indutores com perdas, podemos representar uma admitncia capacitiva, em
uma determinada frequncia 0, por um capacitor em paralelo com resistor ou capacitor em srie com
resistor, conforme a Fig. 4.2.
Fig. 4.2: Representao paralelo e srie de um capacitor com perdas.

Temos que o fator de qualidade Q o mesmo nas duas representaes, e o mdulo da admitncia e
da impedncia dado por
1
1
1
02C p2 R p2 1
Q2 1
2
Rp Rp
Rp
(4.9)
1
1
Rs2 Rs
1 Rs Q 2 1
2
2 2 2
Cs
0 Cs Rs
(4.10)
Y j 0 02C p2
Z j 0
2
0
Utilizando as equaes 4.9 e 4.10, e fazendo Y j 0 1 Z j 0 , temos

1
1
Q2 1
Rp
Rs Q 2 1
(4.11)
Da equao 4.11 obtemos a relao

Rs
Rp
(4.12)
Q2 1
Podemos reescrever a equao 4.12 na forma abaixo
0Cs Rs
R p 0 Cs C p
1 C p
Verificamos que 4.13 equivalente a

45
R p 0C p Cs
Q2 1 C p
(4.13)
Cs
Q
1
2
Q Q 1 C p
(4.14)
1
Cs 1 2 C p
Q
(4.15)
Finalmente obtemos que
De forma geral, temos para as transformaes do capacitor paralelo e srie com resistor, a tabela
abaixo.
Tabela 4.2: Relaes de transformaes da admitncias e impedncias capacitivas.
Cp
Rs
Cs
Rp
R p Rs Q 2 1
Rs
Cs
Cp
1
1 2
Q
Rp
1
Cs 1 2 C p
Q
Q 0C p Rp
1
0Cs Rs
Como no caso do indutor com perdas, para fatores de qualidade elevados, o capacitor quase no
altera de valor na transformao, mas o resistor varia muito.
4.2
Rede Com T de Capacitores e Indutor
Esta rede empregada quando desejamos fazer o casamento de impedncia com uma carga
representada por um capacitor em srie com resistor, conforme a Fig. 4.3. recomendvel que
Rs RL para termos componentes com valores prticos.
Fig. 4.3: Rede de casamento de impedncias com T de capacitores e indutor.

Na maioria das aplicaes, o resistor Rs no existe, e representa somente a resistncia vista naquele
ponto.
Iniciamos o projeto da rede definindo as reatncias
X L1 0 L1
X Cout
1
0Cout
46
(4.16)
(4.17)
X C1
1
0C1
(4.18)
X C2
1
0 C2
(4.19)
Parte da reatncia de L1 usada para cancelar Cout na frequncia 0. Temos ento o circuito
equivalente da Fig. 4.4, onde
X L2 X L1 X Cout
L2
(4.20)
C2
C1
Rs
RL
Fig. 4.4: Circuito equivalente, com Cout cancelado.

Definimos tambm
Q
X L2
(4.21)
Rs
onde obtemos
X L2 QRs
(4.22)
Aplicando as transformaes de impedncias desenvolvidas nos itens 4.1.1 e 4.1.2 ao circuito da

Fig. 4.4, temos o circuito equivalente da Fig. 4.5, onde
Rsp Q 2 1 Rs
(4.23)
1
L2 p 1 2 L2
Q
(4.24)
X C22
1
RLp 1
R
1
C R 2 L
RL 2
0 2 L
C2 p
RL
C2
1 0C2 RL
(4.25)
(4.26)
Da equao 4.26 tambm obtemos a relao
R2
X C2 p 1 2L X C2
XC
2
Rsp
L2p
C1
C2p
(4.27)
RLp
Fig. 4.5: Circuito equivalente, aps a transformao de impedncias.

Para que haja o casamento das impedncias, devemos ter as resistncias iguais e a reatncia total
infinita. Isto significa fazer
47
Rsp RLp
(4.28)
1
1
1
0
X L2 p X C1 X C2 p
(4.29)

X C2 RL
Rs
1
RL
(4.30)
Substituindo a equao 4.22 em 4.24, temos
1
X L2 p 1 2 QRs
Q
(4.31)
Substituindo as equaes 4.27, 4.30 e 4.31 em 4.29, obtemos finalmente

X C1
Rs 1 Q 2
Rs
Q
1 Q2 1
RL
(4.32)
A constante Q, embora tenha a forma de fator de qualidade, no est diretamente relacionada com a
seletividade da rede. Infelizmente, no existe uma formula simples que determine a seletividade, pois
a rede tem ordem maior que dois. Sabemos que quanto menor for Q, menor ser a seletividade, mas
esta deve ser verificada com auxlio do computador; como exemplo, os programas de simulao.
4.3
Rede em
A rede em normalmente usada quando a fonte de sinal apresenta um capacitor para terra,
conforme a Fig. 4.6. No existem restries aos valores de Rs e RL, ou seja, Rs RL ou Rs RL . O
procedimento de anlise idntico ao do item 4.2, e as equaes de projeto so:
1
Q
1
X C1 Rs X Cout
X C2 RL
X L1
Rs RL
1 Rs RL
QRs Rs RL X C2
Q2 1
Fig. 4.6: Rede de casamento de impedncias em .
4.4
Rede em Modificada
A rede da Fig. 4.7 assemelha-se muito com a anterior, sendo que a impedncia suspensa um LC
srie. Esta rede usada quando a fonte de sinal apresenta um capacitor para terra, e normalmente
produz valores de componentes realizveis, com pouca disperso.
48
O procedimento de projeto simples. Escolhemos a constante Q e fazemos a reatncia de L1

cancelar Cout na frequncia 0. Transformamos o conjunto C2 e RL do modelo paralelo para o srie,
tomando o cuidado de fazer o RL transformado igual a Rs. Temos ento um circuito LC srie, formado
por C1 em srie com C2 transformado e L2. O indutor L2 calculado de forma que a ressonncia do
circuito LC srie ocorra em 0. As equaes de projeto so:
X L1 X Cout
X C1 QRs
X C2 RL
Rs
RL Rs
X L2 X C1
(4.33)
Rs RL
X C2
Fig. 4.7: Rede em modificada.

Note pela equao 4.33 que obrigatoriamente devemos ter RL Rs .
Considere o circuito LC srie, formado por C1 e L2, se dimensionarmos a frequncia de ressonncia
em x, temos que a impedncia dada por
2 x2 1 L2
1
Z j
j
C1
j
2
2
1 x
(4.34)
Notamos que para 0 ligeiramente menor que x, Z j 0 capacitiva e com valor equivalente do
capacitor muito elevado. Da mesma forma, para 0 ligeiramente maior que x, Z j 0 indutiva e
com indutncia equivalente muito pequena. Esta uma forma eficiente de implementar capacitores
muito grandes e indutores muito pequenos, a partir de componentes prticos (realizveis). Mas s
funciona numa nica frequncia, e aproximadamente em torno desta.
4.5
Resumo das Redes de Casamento de Impedncias
A Tabela 4.3 apresenta as redes de casamento de impedncias mais usadas na prtica; as discutidas
anteriormente e algumas a mais, tambm usadas.
49
Tabela 4.3: Redes de casamento de impedncias mais usadas.

X L1 QRs X Cout
X C2 ARL
X C1
B
Q A
Rs 1 Q 2
RL
B Rs 1 Q 2
1
Q
1
X C1 Rs X Cout
X C2 RL
X L1
Rs RL
1 Rs RL
QRs Rs RL X C2
Q2 1
X L1 X Cout
X C1 QRs
X C2 RL
Rs
RL Rs
X L2 X C1
Rs RL
X C2
RL Rs
X C1 QRs
X C2 RL
X L2 X C1
Rs
RL Rs
Rs RL
X Cout
X C2
X L1 Rs Q X Cout
X L2 RL B
X C1
A
QB
A Rs 1 Q 2
B
50
A
1
RL
4.6
Redes de Casamento com Zeros de Transmisso
Os amplificadores de potncia em RF normalmente possuem especificaes rgidas com respeito

rejeio de harmnicos. Por exemplo, uma emissora de rdio que opera na frequncia de 50MHz,
potncia de 500W e -30dBc1 de 2 harmnico, emite 500mW de sinal indesejvel na frequncia de
100MHz. Este valor suficiente para interferir ou at mesmo obscurecer uma emissora que opere em
100MHz.
As redes de casamento de impedncias normalmente so usadas em amplificadores classe C, que
geram uma grande quantidade de harmnicos. Embora as redes sejam filtros passa-banda, a atenuao
de 2, 3 ou harmnicos mais altos, em geral no suficiente para atender s normas legais de radio
difuso. Uma forma eficiente e simples de resolver este problema, a colocao de um ou mais zeros
de transmisso, posicionados nas frequncias harmnicas que desejamos eliminar.
Devemos criar os zeros sem perturbar significativamente o comportamento da rede, prximo
frequncia onde ocorre o casamento de impedncias. Podemos implementar estes zeros pela colocao
de um circuito LC paralelo interrompendo o caminho do sinal, ou atravs de um circuito LC srie
desviando o sinal para o terra.
4.6.1 Zeros de Transmisso com circuito LC Paralelo

Esta implementao pode ser feita em qualquer rede da Tabela 4.3, bastando substituir um ou mais
indutores suspensos por circuitos LC paralelo, conforme a Fig. 4.8. Para que a rede no sofra
perturbaes nas proximidades da frequncia de casamento 0, a impedncia Z j 0 deve ser a
mesma para ambos os circuitos, mas Z jn 0 deve ser infinita para o circuito LC paralelo. Portanto,
devemos ter
j 0 L
j 0 Lx
1 02 Lx C x
(4.35)
n 0
1
Lx C x
(4.36)
Das equaes 4.35 e 4.36, temos que
Lx 1 n 2 L
1
C x
2
n 102 L
(4.37)
Lx
L
1
2
Cx
Fig. 4.8: Zero de transmisso com circuito LC paralelo.
4.6.2 Zeros de Transmisso com Circuito LC Srie

Estes zeros podem ser implementados nas redes descritas anteriormente, bastando substituir um ou
mais capacitores ligados ao terra por circuitos LC srie, conforme a Fig. 4.9 A admitncia Y j 0
Nvel de potncia relativo portadora (carrier).
51
deve ser a mesma em ambos os circuitos, mas Y jn 0 deve ser infinita no circuito LC srie. Desta
forma, temos
j 0C
j 0 C x
1 02 Lx C x
(4.38)
n 0
1
Lx C x
(4.39)
Das equaes 4.38 e 4.8, temos que
C x 1 n 2 C
1
Lx
2
n 102C
(4.40)
Cx
C
Lx
Fig. 4.9: Zero de transmisso com circuito LC srie.
4.7
Exemplos
4.7.1 Casamento de Impedncias de Uma Antena

Considere como exemplo, uma fonte de sinal cuja impedncia de sada um resistor de 2 em
paralelo com um capacitor de 10pF, e desejamos fazer o casamento de impedncias com uma carga de
50 , por exemplo uma antena de rdio, na frequncia de 100MHz.
Consideremos as redes B e C da Tabela 4.3 como solues do problema.
Rede B:
L1
Rs=2
Vin
Cout
C1
C2
RL=50
Pelos dados fornecidos e das equaes de projeto, temos que
0 2 100 106 628.3 106 rd s

X Cout
10 10
12
1
159.15
628.3 106
Fazendo Q 10 , temos
1
10
1
10
1

4.9937 X C1 0.2
X C1
2 X Cout
2 159.15
52
X C2 50
X L1
2 50
0.995
10 1 2 50
2
10 2 2 50 0.995
1.19
102 1
X C1
1
0.2 C1 7.96nF
0C1
1
0.995 C2 1.6nF
0 C2
X C2
X L1 0 L1 1.19 L1 1.89nH
Rede C:
C1
Rs=2
L2
Vo
Cout
Vin
C2
L1
RL=50
Das equaes de projeto, temos

X Cout
10 10
12
1
159.15
628.3 106
X L1 X Cout 159.15
Considerando Q 10 , temos
X C1 10 2 20
X C2 50
X L2 20
2
10.2
50 2
2 50
29.8
10.2
X L1 0 L1 159.15 L1 253.3nH
X C1
X C2
1
20 C1 79.6 pF
0C1
1
10.2 C2 156.0 pF
0 C2
X L2 0 L2 29.8 L2 47.42nH
Podemos observar na soluo da rede B, que a disperso dos capacitores 1000. Na frequncia de
100MHz, capacitores na ordem de nF no apresentam bom desempenho, pois possuem indutncia
parasita muito elevada. Entretanto, a rede C no apresenta este problema, e por isso uma das mais
usadas.
4.7.2 Eliminao do 2 Harmnico, com Zero de Transmisso

Tomando como exemplo a rede C, a eliminao do 2 harmnico da rede pode ser efetuada pela
criao de um zero de transmisso, bastando substituir L2 pelo circuito da Fig. 4.8. A rede assume a
forma da Fig. 4.10.
53
Pelas equaes 4.37 e 4.40, temos que
L2 x 1 22 L2 L2 x 35.57 nH
1
C2 x
C2 x 17.8 pF
2
2
L
2
1
0
2
L2x
C1
Rs=2
Vo
C2x
Vin
Cout
C2
L1
RL=50
Fig. 4.10: Implementao dos zeros de transmisso na rede C.

O grfico de resposta em frequncia encontra-se na Fig. 4.11, onde podemos observar a curva
original e a modificada pelo zero de transmisso em 200MHz. Podemos verificar que na faixa de
frequncias onde ocorre o casamento de impedncias, as duas redes so praticamente iguais, havendo
uma pequena diferena na seletividade, que 7.1 para a rede original e 9.0 para a rede modificada.
O mesmo resultado poderia ser obtido substituindo C2 pelo circuito da Fig. 4.9.
20
10
Ganho (dB)
0
-10
-20
-30
-40
-50
-60
1.0E+07
1.0E+08
1.0E+09
Freqncia (Hz)
Fig. 4.11: Grfico de resposta em frequncia da rede de casamento de impedncias: curva contnua,
rede original; curva tracejada, rede com zero de transmisso.
4.8
Impedncia para Grandes Sinais
Os amplificadores em classe C operam essencialmente em regio no linear, o que torna

extremamente impreciso caracteriz-los por parmetros de pequenos sinais.
De forma generalizada, quando realizamos o casamento de impedncias, atravs de uma
determinada rede, a impedncia de sada da rede o complexo conjugado da carga, conforme a Fig.
4.12. Os amplificadores em classe C, em geral, esto conectados a cargas ou redes de casamento
sintonizadas em uma frequncia 0.
54
Fig. 4.12: Impedncias casadas.

Quando aplicamos grandes sinais ao transistor, podemos usar o modelo da Fig. 4.13, onde I b Vb
uma fonte de corrente controlada, que representa a corrente que circula pela condutncia no linear da
juno base-emissor, I r VC e I C Vb ,VC so as fontes de corrente controladas reversa e direta,
respectivamente. Os harmnicos gerados pelas fontes de corrente I b Vb e I C Vb ,VC so filtrados
pela rede de casamento, de forma que a fonte de sinal enxerga somente correntes senoidais e nas
frequncias prximas de 0. O mesmo ocorre para a carga RL. Portanto, se ajustarmos as duas redes
at obtermos a mxima transferncia de potncia (casamento de impedncias), e medirmos a
impedncia de sada de Hin e entrada de Hout, estaremos medindo tambm o complexo conjugado de Zin
e Zo, nas proximidades de 0.
Este procedimento normalmente usado para caracterizar os transistores e dispositivos de potncia
para RF, e os parmetros so conhecidos como impedncias para grandes sinais. evidente que estes
parmetros devem ser extrados para vrios nveis de potncia de entrada e sada, devido s suas no
linearidades.
Fig. 4.13: Modelo para grandes sinais do amplificador em classe C.

muito comum caracterizar os transistores de potncia para RF pelo seu ganho de potncia
Pout Pin , com as impedncias de grandes sinais fornecidas para vrios nveis de potncia de entrada e
sada, e tenso de polarizao do coletor.
Consideremos como exemplo o circuito da Fig. 4.14, onde a carga Z L evidentemente no linear.
A rede LC que acopla o gerador de sinais carga est sintonizada em 100MHz, e extremamente
seletiva.
Fig. 4.14: Exemplo de caracterizao de impedncia para grandes sinais.

A tenso Vin e a corrente Iin vistas pelo gerador so essencialmente senoidais, conforme os grficos
da Fig. 4.15a e b, obtidos de simulaes em computador. A impedncia Z L* , medida na sada da rede
55
igual a 50, onde conclumos que a impedncia da carga Z L , para grandes sinais, tambm igual a
50.
1.5
Corrente (mA)
Tenso (V)
1
0.5
0
-0.5
-1
-1.5
9.95
9.96
9.97
9.98
9.99
10.00
25
20
15
10
5
0
-5
-10
-15
-20
-25
9.95
9.96
9.97
9.98
Tempo (s)
Tempo (s)
(a)
(b)
9.99
10.00
Fig. 4.15: Caracterizao da impedncia para grandes sinais: a) forma de onda da tenso Vin vista pelo
gerador; b) forma de onda da corrente Iin entregue pelo gerador.
4.9
Parmetros Y
O modelo hbrido , normalmente usado para representar o transistor em baixas frequncias, est
fortemente relacionado com componentes fsicos de dispositivo, tais como resistncias e capacitncias
das junes. Para frequncias muito altas, f 100MHz , as capacitncias, indutncias e resistncias
parasitas do encapsulamento devem ser levadas em considerao. Portanto, comum tratar o transistor
como um dispositivo de duas portas, e extrair os parmetros de pequenos sinais em uma matriz de
admitncias, avaliada ponto a ponto na frequncia. Tal como no modelo hbrido , os parmetros Y
podem ser extrados nas configuraes emissor-comum, base-comum e coletor-comum. A Fig. 4.16
apresenta os parmetros Y para emissor-comum.
+
I1
V1
I2
V2
I1 Y11 Y12 V1
I Y Y V
2 21 22 2
+
Y12V2
V1
I1
Y 11
+
Y21V1
I2
Y22
V2
_
Fig. 4.16: Representao dos parmetros Y para configurao emissor-comum.

Os transistores de RF de potncia, em geral, trabalham em classe C, e nesta condio a juno
opera em modo no linear. Como os amplificadores de RF utilizam circuitos sintonizados, que
atenuam fortemente os harmnicos, comum representar o transistor pelo seu modelo Y para grandes
sinais. Neste caso, interessam somente as relaes entre tenses e correntes na frequncia
fundamental. Para uma mesma frequncia 0, temos vrias matrizes Y, extradas para vrios nveis de
sinal.
56
4.10 Exemplo de Projeto

Como exemplo de projeto, considere um amplificador em classe C com 15W de potncia de sada,
operando na frequncia central de 40MHz. A resistncia interna da fonte de sinal (gerador) e a antena
(carga) so iguais 50. O transistor usado o MRF233, cujas especificaes so:
Potncia mxima de sada igual a 15W.
Ganho de potncia igual a 10dB.
Tenso tima de coletor igual a 12.5V.
Impedncia de entrada para grandes sinais, na frequncia de 40MHz, igual a

Z in j 0 1.0 j 2.30 .
Impedncia de sada para grandes sinais, na frequncia de 40MHz, igual a

Z o* j 0 6.4 j 4.40 .
Verificamos facilmente que as impedncias de entrada e sada so modeladas por cargas

capacitivas. Usaremos a rede de casamento de impedncias A da Tabela 4.3, para a entrada e a sada.
O circuito do amplificador encontra-se na Fig. 4.17, onde verificamos que LC e Lb so indutores
considerados infinitos na frequncia de 40MHz, cuja funo estabelecer nvel DC zero na base e VCC
no coletor.
Vcc
12.5V
Lc
L2
C4
Vo
Rs=50
L1
C2
C3
Vs
RL=50
Lb
C1
Fig. 4.17: Amplificador em classe C.

Para o dimensionamento da rede, podemos substituir o transistor pelo seu modelo equivalente de
impedncias para grandes sinais, conforme a Fig. 4.18.
Rs=50
L1
C2
Xcin=2.3
R1=6.4
Xcout=4.4
L2
C4
VL
Vs
C1
Rin=1
Vo
C3
RL=50
Fig. 4.18: Modelo equivalente do amplificador em classe C.

Projeto da rede de sada:
O transistor na verdade no possui a impedncia Z o* j 0 6.4 j 4.40 , ela somente o

conjugado da carga que ligada ao coletor permite a mxima transferncia de potncia.
Escolhendo Q 10 , das equaes de projeto temos
0 2 40 106 251.33 106 rd s

X Cout 4.4
57
X L2 QR1 X Cout 10 6.4 4.4 68.4

R1 1 Q 2
RL
6.4 1 102
50
1 3.45
B R1 1 Q 2 6.4 1 102 646.4

X C4 ARL 3.45 50 172.5
X C3
X L2
L2
B
646.4
98.687
Q A 10 3.45
68.4
L2 272.15nH
251.32 106
1 X C3
C3
0
1 X C4
C4
1 98.687
C3 40.3 pF
251.32 106
1 172.5
C4 23.1 pF
251.32 106
Projeto da rede de entrada:
A entrada do transistor possui impedncia Z in j 0 1.0 j 2.30 , e a mxima transferncia de

potncia acorre quando a resistncia da fonte de sinal refletida para entrada, com o valor conjugado
de Z in j 0 , ou seja, Z in* j 0 1.0 j 2.30 .
Definindo Q 20 , das equaes de projeto, temos
X Cin 2.3
X L1 QRin X Cin 20 1 2.3 22.3
Rin 1 Q 2
Rs
1 1 202
50
1 2.65
B Rin 1 Q 2 1 1 202 401

X C2 ARs 2.65 50 132.5
X C1
L1
C2
C1
X L1
1 X C2
0
1 X C1
B
401
23.1
Q A 20 2.65
22.3
L1 88.73nH
251.32 106
1 132.5
C2 30.0 pF
251.32 106
1 23.1
C1 172.2 pF
251.32 106
Clculo do indutor LC:
Devemos dimensionar LC de forma que sua impedncia seja muito maior que a do coletor. Na
frequncia 0, a impedncia no coletor puramente resistiva e dada por
58
RC Z o* j 0 // Z o j 0
1
1
1
6.4 j 4.4 6.4 j 4.4
4.7
e devemos ter
0 LC 4.7 LC 18.7 nH LC 1 H
Clculo do indutor Lb:
Tal como o indutor LC, Lb deve ter impedncia muito maior que a da base. Em 0, a impedncia da
base puramente resistiva e dada por
Rb Z in* j 0 // Z in j 0
3.1
1
1
1 j 2.3 1 j 2.3
e devemos ter
0 Lb 3.1 Lb 12.3nH Lb 1 H
Resposta em frequncia e seletividade:
O grfico de resposta em frequncia, obtido por simulao, encontra-se na Fig. 4.19. A seletividade
do amplificador aproximadamente 15.4.
16
Potncia (W)
14
12
10
8
6
4
2
0
10
20
30
40
50
60
70
80
90 100
Freqncia (MHz)
Fig. 4.19: Resposta em frequncia.

Obs:
Muitas vezes, a impedncia equivalente de grandes sinais do coletor no fornecida. Mas

possvel fazer uma estimativa razovel de seu valor, lembrando que a excurso mxima de sinal no
coletor VCC VCEsat . No exemplo acima, para termos PL 15W de potncia de sada, devemos ter
no coletor do transistor uma resistncia RC tal que
PL
V VCEsat
CC
2 RC
(4.41)
Considerando VCEsat 0 , pela equao 4.41 temos

15
12.52
RC 5.2
2 RC
A capacitncia parasita de coletor para emissor do MRF233 igual a 320pF, e podemos modelar a
impedncia de grandes sinais do coletor por um circuito RC paralelo ou, atravs de uma transformao
de impedncias, por um RC srie, conforme a Fig. 4.20
59

R1=4.4
Vc
Io
Rc=5.2
Cout=2.1nF
Vc
Vo
Cce=320pF
Fig. 4.20: Estimativa da impedncia de sada para grandes sinais do coletor.

Verificamos que a impedncia equivalente de sada Z o* j0 4.4 j1.9 , e ligeiramente
diferente que a fornecida pelo manual do transistor. Esta discrepncia pode ser facilmente explicada,
se considerarmos as capacitncias e indutncias parasitas do transistor. A conexo do coletor ao
terminal do invlucro do transistor introduz uma indutncia Ls em srie e uma capacitncia Cp em
paralelo, conforme a Fig. 4.21.
Fig. 4.21: Indutncia e capacitncia parasita produzida pelo invlucro.

Se olharmos com cuidado a Fig. 4.21, veremos que a resistncia calculada pela equao 4.41, e
tambm o capacitor Cce, so vistos no terminal de coletor modificados por uma rede de transformao
de impedncias em . Este efeito torna-se mais preponderante em frequncias elevadas. Portanto,
devemos, sempre que possvel, usar as impedncias para grandes sinais fornecidas pelo manual do
dispositivo.
60
Captulo 5
Osciladores Senoidais
O oscilador um amplificador realimentado, cuja malha de realimentao produz plos no
semiplano lateral direito (SPLD). Do diagrama de blocos da Fig. 5.1, obtemos facilmente a equao
5.1 para funo de transferncia, e 5.2 para os plos.
Vo s
Vin s
H s
AH1 s
(5.1)
1 AH1 s H 2 s
1 AH1 s H 2 s 0
Vin(s)
(5.2)
H1(s )
Vo(s)
H2(s )
Fig. 5.1: Diagrama de blocos de um amplificador realimentado.

Com a funo de transferncia instvel e um par de plos complexos no SPLD, o amplificador
oscila em uma frequncia 0. Para determinarmos a frequncia de oscilao 0 e a condio para
instabilidade, devemos abrir a malha de realimentao, conforme a Fig. 5.2, e obtermos o ganho de
malha AL j VA j Vin j . O critrio de Barkhausen estabelece que a condio necessria
para haver oscilao na frequncia 0 seja AL j o 1 , ou de forma equivalente pelas equaes 5.3 e
5.4.
AL j AH1 j H 2 j
Re AL j o 1
Im AL j o 0
(5.3)
AL j AH1 j H 2 j
AL j o 1
AL j o 0
(5.4)
ou
61
Vin(s)
H1(s )
Vo(s)
H2(s )
VA(s)
Fig. 5.2: Amplificador em malha aberta.

Na prtica, utilizamos a condio suficiente estabelecida pela equao 5.5.
AL j AH1 j H 2 j
AL j o 1
AL j o 0
(5.5)
A funo de transferncia H s pode possuir mais de um par de plos no SPLD, o que estabelece
mais de uma frequncia de oscilao. Entretanto, os osciladores so limitados em amplitude, devido s
no linearidades na regio de grandes sinais. O mecanismo de limitao se d pela reduo do ganho
de malha at a unidade. Neste processo, somente um par de plos permanece exatamente sobre o eixo
imaginrio, enquanto os outros migram para o semiplano lateral esquerdo (SPLE).
5.1
Osciladores LC
Os osciladores RC, que utilizam amplificadores operacionais opamps como componente ativo,
possuem frequncia mxima de oscilao na faixa de alguns MHz. Isto se deve s limitaes de slewrate e frequncia de corte superior dos opamps. Normalmente, os osciladores de elevada frequncia,
na ordem de centenas de MHz, utilizam circuitos LC transistorizados.
As configuraes mais comuns so a Colpitts e Hartley, e outras derivadas para osciladores a
cristal.
5.1.1 Oscilador Colpitts em Base Comum

O circuito da Fig. 5.3 um oscilador Colpitts em base comum; o capacitor Cb grande suficiente
para garantir o aterramento da base na frequncia de oscilao.
L
Rb1
RL
Vo(t)
Vcc
Q
Cb
Rb2
Re
C1
C2
Fig. 5.3: Oscilador Colpitts em base comum.

A corrente de polarizao ICq calculada considerando a excurso de sinal no coletor. Da mesma
forma que nos amplificadores em classe A, com carga AC, se a amplitude do sinal for Vm, a corrente
ICq dever ser no mnimo Vm RL , onde RL a resistncia equivalente no coletor. Desta forma,
calculamos ICq por
62
I Cq
Vm
RL
(5.6)
Uma vez calculada a corrente de polarizao ICq no coletor, abrimos a malha de realimentao, e
representamos o circuito no modelo AC de pequenos sinais, conforme a Fig. 5.4. A capacitncia
parasita entre base e emissor Cbe e a resistncia de entrada do amplificador em base comum re, devem
ser representadas no circuito em malha aberta, para que o diagrama de blocos da Fig. 5.2 seja vlido.
Vo
C1
VA
Vin
Cb'e
C2
RL
Re
re
Fig. 5.4: Oscilador Colpitts em malha aberta.

Substituindo o transistor pelo seu modelo de pequenos sinais em base comum, temos o circuito da
Fig. 5.5, onde
C2 C2 Cbe
e
Re Re // re
Vo
C1
VA
Vin
re
Cb'e
gmVin
RL
C'2
R'e
Fig. 5.5: Modelo AC do oscilador Colpitts.

A funo de transferncia H s VA s Vin s dada por
H s
gmC1 RL Re Ls 2
C1C2 LRL Res 3 L Re C1 C2 C1 RL s 2 Re RL C1 C2 L s RL
(5.7)
Para encontrarmos a condio de oscilao, vamos considerar o peso de RL e Re separadamente em

H s , ou seja, H1 s H s para RL tendendo a infinito, e H 2 s H s para Re tendendo a
infinito. Da equao 5.7, temos que
gmC1 Re Ls 2
C1C2 LRes 3 LC1 s 2 Re C1 C2 s 1
(5.8)
gmC1 RL Ls
C1C2 LRL s L C1 C2 s RL C1 C2
(5.9)
H1 s lim H s
RL
e
H 2 s lim H s
R
Substituindo s j nas equaes 5.8 e 5.9, temos
63
H1 j
gmC1 Re L 2
1 LC1 2 j Re C1 C2 C1C2 LRe 3
(5.10)
H 2 j
jgmC1 RL L
RL C1 C2 C1C2 LRL 2 jL C1 C2
(5.11)
Analisando a equao 5.10, verificamos que a condio H1 j 0 0 alcanada quando

j Re C1 C2 0 C1C2 LRe 03 0
onde obtemos
C1C2
L
C1 C2
1
C C Cb ' e
L 1 2
C1 C2 Cb ' e
(5.12)
Substituindo a equao 5.12 em 5.10, temos que
C
C
H1 j 0 , 2 gmRe 1 2
C1
C1
(5.13)
e a condio H1 j 0 , C2 C1 1 implica em
C2 1 gmRe
C1
gmRe
(5.14)
Analisando a equao 5.11, verificamos que a condio H 2 j 0 0 alcanada quando

RL C1 C2 C1C2 LRL02 0
onde tambm obtemos
C1C2
L
C1 C2
1
L
C1 C2 Cb ' e
C1 C2 Cb ' e
Entretanto, o ganho dado por
C
gmRL
H 2 j 0 , 2
C1 C2
C1
(5.15)
e a condio H 2 j 0 , C2 C1 1 implica em
C2
gmRL 1
C1
(5.16)
O ganho em malha aberta H j 0 , C2 C1 dependente de RL e Re, sendo uma associao do

H1 j 0 , C2 C1
com
H 2 j 0 , C2 C1 . Podemos verificar no grfico da Fig. 5.6 que
H j 0 , C2 C1 possui um valor mximo, que certamente est prximo interseo das curvas de
H1 j 0 , C2 C1 e H 2 j 0 , C2 C1 , e a relao tima de C2 C1 encontra-se no intervalo
64
1 gmRe C2
gmRL 1
gmRe
C1
Igualando as equaes 5.13 e 5.15, obtemos a equao 5.17 como uma boa aproximao para o
valor timo de C2 C1 .
C2
C1
C Cb ' e
RL
RL
1 2
1
Re
C1
re // Re
(5.17)
Fig. 5.6: Efeito de RL e Re no ganho de malha aberta.

Obs:
A frequncia de oscilao exata , obtida da condio H j 0 0 aplicada diretamente equao

5.7
1
1
CC
Re RL C1C2
L 1 2
C1 C2
1
C C
L 1 2
C1 C2
5.1.2 Oscilador Colpitts em Emissor Comum

O circuito do oscilador colpitts em emissor comum, juntamente com o modelo AC, encontra-se na
Fig. 5.7a e b. Na frequncia de oscilao, o indutor XL um choque para RF (circuito aberto),
enquanto o capacitor Cb aproxima-se de um curto-circuito.
A anlise deste circuito similar desenvolvida no item anterior, e os resultados obtidos para
frequncia de oscilao e relao entre os capacitores so
C Cb ' e C1
L 2
(5.18)
C2 Cb ' e C1
e
C Cb ' e
1
2
gmRL
gm Rb // hie
C1
(5.19)
Tambm temos uma relao entre capacitores, onde o ganho de malha prximo do mximo, dada
por
C2 Cb ' e
C1
RL
Rb 2 // hie
65
(5.20)
XL
Vo(t)
C2
L
Cb
Vcc
C1
Rb1
RL
Q
RL
C2
C1
Rb2
Vo(t)
Q
Rb2
Re
(b)
Ce
(a)
Fig. 5.7: Oscilador Colpitts em emissor comum: a) circuito completo; b) modelo AC.
5.1.3 Oscilador Hartley em Base Comum

O oscilador Hartley o dual do Colpitts, e seu circuito completo em base comum, juntamente com
o modelo AC, encontra-se na Fig. 5.8a e b. Prximo frequncia de oscilao, os capacitores Cb e Ce
aproximam-se do curto-circuito.
L1
RL
Vo(t)
Rb1
L2
L2
Vcc
Vo(t)
Q
Cb
Rb2
Re
RL
L1
Ce
Re
(b)
(a)
Fig. 5.8: Oscilador Hartley em base comum: a) circuito completo; b) modelo AC.
A condio de oscilao implica em
L1 L2 C
(5.21)
e
L
1
1 2 gmRL 1
gm Re // re
L1
66
(5.22)
Tambm possvel determinar uma relao entre os indutores, onde o ganho de malha prximo
do mximo, conforme a equao 5.23.
L2
L1
RL
1
Re // re
(5.23)
5.1.4 Oscilador Hartley em Emissor Comum

O circuito completo do oscilador Hartley em emissor comum, juntamente com o modelo AC,
encontra-se na Fig. 5.9a e b. Tal como no item anterior, prximo frequncia de oscilao, os
capacitores Cb e Ce aproximam-se do curto-circuito.
L1
C
Vo(t)
C
Cb
L2
Rb1
RL
Q
RL
Vcc
Rb2
L1
L2
Rb2
Vo(t)
Re
Ce
(b)
(a)
Fig. 5.9: Oscilador Hartley em emissor comum: a) circuito completo; b) modelo AC.
A condio de oscilao implica em
(5.24)
L1 L2 C
e
L
1
2 gmRL
gm Rb 2 // hie L1
(5.25)
Tambm possvel determinar uma relao entre os indutores, onde o ganho de malha prximo
do mximo, conforme a equao 5.26.
L2
L1
RL
Rb 2 // hie
(5.26)
5.1.5 Ajuste da Frequncia de Oscilao

Podemos ajustar a frequncia de oscilao do oscilador Colpitts utilizando um indutor varivel L,
ou adicionando um capacitor CV em paralelo com o indutor, conforme a Fig. 5.10a e b. Neste caso a
frequncia de oscilao dada por
C C
L CV 1 2
C
1 C2
1
C C Cb ' e
L CV 1 2
C1 C2 Cb ' e
67
(5.27)
XL
L
Rb1
RL
Cv
C2
L
Vo(t)
Vcc
C1
Vcc
Cb
Cv
C1
Rb1
RL
Vo(t)
Cb
Rb2
C2
Re
Rb2
Re
Ce
(a)
(b)
Fig. 5.10: Oscilador Colpitts com ajuste de frequncia de oscilao: a) configurao em base comum;
b) configurao em emissor comum.
A frequncia de oscilao do oscilador Hartley pode ser facilmente ajustada usando um capacitor
varivel CV no lugar de C.
5.2
Exemplo de Projeto
Como exemplo, considere o oscilador Colpitts em base comum da Fig. 5.3. Dimensionar o
oscilador para a frequncia de 400kHz, dados:
1. Resistncia de carga RL 10k .
2. Indutncia L 100 H .
3. Tenso de alimentao VCC 10V .
4. Tenso de polarizao de emissor VEq 1V .
5. Excurso de tenso no coletor igual a 10V.
6.
500 , Cb ' e 0 (desprezvel) e VBEq 0.7V .
Polarizao:
Pela especificao de excurso de tenso no coletor, temos

I Cq
Vm
10
1mA
RL 10 103
VEq 1 Re I Cq 1 Re 1 103 1 Re 1k
A tenso de base
VBq 1 0.7 1.7V
e consequentemente
VRb 2 1.7V
VRb1 10 1.7 8.3V
68
Considerando a corrente que circula por Rb1 e Rb2 iguais, e dez vezes superior a IBq, temos
I Bq
1 103
1 103
2 A
500
I Rb1 I Rb 2 10 I Bq 10 2 106 20 A
Rb 2
Rb1
VRb 2
I Rb 2
VRb1
I Rb1
1.7
Rb 2 85k
20 106
8.3
Rb1 415k
20 106
O capacitor Cb deve ser um bypassing para frequncia de oscilao. Podemos, por exemplo,
dimension-lo para frequncia de corte de 10kHz. Temos ento que
hie
Cb
VT
0.026
13k
I Bq 2 106
1
1
Cb 1.45nF
3
2 10 10 Rb1 // Rb 2 // hie 2 10 10 415 103 // 85 103 //13 103
3
Dimensionamento dos capacitores de realimentao:
Pela frequncia de oscilao temos
02
2
C C2
1
1
2 400 103
1
631.65 106
C1C2
C1C2
C
C
6
1 2
L
100 10
C1 C2
C1 C2
(5.28)
Assumindo o valor timo para razo entre os capacitores, temos

C2
C1
RL
1
Re / / re
10 103
V
1 103 / / T
I
Cq
C
10 103
1 2 19
C1
0.026
1 103 / /
3
1 10
(5.29)
Solucionando o sistema de equaes formado por 5.28 e 5.29, temos finalmente

C1 1.7 nF
C2 32.3nF
O circuito completo e a forma de onda do sinal de sada v0 t encontram-se na Fig. 5.11a e b
respectivamente. Podemos notar que o sinal de sada no puramente senoidal, tendo uma deformao
visvel na parte inferior, e a excurso de aproximadamente 10V de pico. Isto se deve ao mecanismo
de limitao da amplitude do sinal, que neste caso o corte e saturao da corrente e tenso de coletor.
Uma forma eficiente de limitao da amplitude, com baixa distoro harmnica, pode ser encontrada
em: Clarck & Hess: Communication Circuits: Analysis and Design; Addison-Wesley; pginas 222 a
229.
69
20
18
Vcc
10V
RL
10k
16
Amplitude (V)
Rb1
415k
L
100u
Vo(t)
Q
C1
1.7n
14
12
10
8
6
4
Cb
1.45n
Rb2
85k
Re
1k
C2
31.7n
0
990
992
994
996
998
1000
Tempo (s)
(a)
(b)
Fig. 5.11: Exemplo de projeto de oscilador Colpitts: a) circuito completo; b) sinal de sada.
5.3
Oscilador a Cristal
Os osciladores LC apresentados anteriormente possuem frequncia fortemente dependente dos

capacitores e indutores do circuito. Estes componentes sofrem variaes com o envelhecimento, a
temperatura, a umidade e a presso. Estes fatores, somados s componentes parasitas do transistor,
tornam a frequncia do oscilador instvel. Em muitas aplicaes, fundamental que o oscilador tenha
frequncia estabilizada e com variao de alguns ppm somente. Estes circuitos s podem ser
implementados com materiais piezeltricos como por exemplo, os cristais de quartzo.
5.3.1 Cristal Oscilador

Os cristais de quartzo, assim como algumas cermicas, possuem propriedades piezeltricas, ou seja,
sofrem deformao mecnica quando submetidos a uma diferena de potencial e vice-versa, conforme
a Fig. 5.12. Devido s suas propriedades elsticas, uma lmina de quartzo possui vrios modos de
vibrao, em frequncias muito precisas, e com baixssima sensibilidade s alteraes de temperatura,
umidade e presso. A frequncia de ressonncia no modo dominante depende das dimenses da
lmina e do tipo de corte. Em geral, os cristais so construdos de forma a inibir seu funcionamento
nos modos de vibrao superiores. Devido s dimenses prticas do cristal, a frequncia de
ressonncia no modo fundamental est limitada at valores em torno de 20MHz. Os cristais podem ter
ngulos de corte especficos, que permitem seu funcionamento em modos de vibrao superiores,
sobretons, onde conseguimos frequncias de oscilao prximas a 200MHz.
Fig. 5.12: Cristal de quartzo.

O equivalente eltrico do cristal e o smbolo normalmente usado so apresentados na Fig. 5.13a e
b, respectivamente. Podemos notar a associao em paralelo de N circuitos RLC srie, representando
os vrios modos de vibrao, e um capacitor Cp, que a capacitncia de placas paralelas dos contatos.
70
LN
L2
L1
Cp
L3
C1
C3
C3
R1
R2
R3
CN
RN
(b)
(a)
Fig. 5.13: Cristal oscilador: a) modelo eltrico; b) smbolo.
Os cristais projetados para operar no modo fundamental podem ser representados como na Fig.
5.14a. Uma das principais caractersticas destes dispositivos o elevadssimo fator de qualidade do
circuito RLC srie, que o torna essencialmente reativo. Ento, podemos calcular a impedncia
desprezando Rs, onde obtemos facilmente que
Z s
s 2 LS CS 1
s 3 LS CS CP s CS CP
De forma melhor, fazendo s j , temos

Z j j
1 2 S2
CP 2 P2
(5.30)
onde
S
P
1
LS CS
(5.31)
CS C P
LS CS CP
(5.32)
Verificamos que o cristal possui duas frequncias de ressonncia, uma srie S e outra paralelo P,
conforme a Fig. 5.14b.
Ls
Cp
Cs
Rs
(a)
(b)
Fig. 5.14: Cristal no modo fundamental: a) modelo eltrico; b) curva de reatncia.

As principais caractersticas dos cristais osciladores so:
1. Frequncias S e P muito prximas.
2. Elevado fator de qualidade Q, na ordem de milhares.
71
3. Elevada estabilidade das frequncias de ressonncia.

Exemplo:
Calcular as frequncias de ressonncia e o fator de qualidade de um cristal oscilador, operando no

modo fundamental, com as seguintes especificaes: CP 4 pF , CS 0.04 pF , LS 250mH e
RS 125 .
Das equaes 5.31 e 5.32, temos
S
P
1
LS CS
1
3
250 10 0.04 10
12
1 107 rd s f S 1.5915494MHz
CS C P
0.04 1012 4 1012
1.0049876 107 rd s f P 1.5994874MHz

LS CS CP
250 103 0.04 1012 4 1012
Q
S LS
Rs
1 107 250 103

Q 20000
125
Observe que o capacitor CS muito pequeno e o indutor LS muito grande, e estes valores no so
compatveis com as dimenses fsicas do cristal, que mede alguns milmetros. Mas na verdade estes
componentes no existem, so apenas partes de um modelo eltrico para um dispositivo eletromecnico. Os valores irreais destes componentes consequncia do elevadssimo fator de qualidade
associado.
5.3.2 Oscilador Colpitts a Cristal

Analisando a equao 5.30, verificamos que o cristal apresenta reatncia indutiva para qualquer
frequncia no intervalo S , P , e a indutncia equivalente varia de zero a infinito. Podemos
substituir o indutor do oscilador Colpitts pelo cristal, que assumir a sua funo. Obrigatoriamente, a
frequncia de oscilao estar entre S e P , pois todos os valores possveis de indutncias esto
contidos neste intervalo.
Conforme j analisamos, a frequncia de oscilao dada por
C C
L CP 1 2
C1 C2
que a ressonncia do circuito LC paralelo da Fig. 5.16a. Ao substituirmos o indutor pelo cristal,
temos o circuito LC da Fig. 5.16b, cuja frequncia de ressonncia
C1C2
C1 C2
C C
LS CS CP 1 2
C1 C2
CS C P
(5.33)
Sabemos que
CS C P
C1C2
C1 C2
e aplicando esta condio equao 5.33, lembrando que

a frequncia de oscilao
72
1 x 1 x 2 quando x 1 , temos que
C1C2
CP
1
C1 C2
S 1 CS
LS CS
2
1
1 CS
2
C1C2
CP
S
C1 C2
(5.34)
A capacitncia CS da ordem de 10-15F, enquanto as outras capacitncias esto na faixa de 10-12F.

A equao 5.34 mostra que 0 virtualmente igual a S, com erro na faixa de 0.1%.
Cp
L
Ls
C1
Cs
C'2
C1
(a)
C'2
(b)
Fig. 5.15: Carga reativa do oscilador Colpitts: a) sem cristal; b) com cristal.
O circuito da Fig. 5.16a um oscilador Colpitts, em emissor comum, com cristal, tambm
conhecido como Pierce. O Indutor XL tem a funo de polarizar o transistor, mas um circuito aberto
na frequncia de oscilao.
XL
Vo(t)
RL
Rb1
XTAL
XTAL
Vo(t)
Vcc
Q
RL
Rb1
C1
C2
Rb2
C1
Rb2
C2
Re
Ce
(b)
(a)
Fig. 5.16: Oscilador Colpitts a cristal: a) circuito completo; b) modelo AC.
A relao entre os capacitores C1 e C2 deve respeitar a equao 5.20. Como o cristal pode assumir
qualquer valor de reatncia indutiva, em princpio, C1 e C2 podem ter qualquer valor, desde que a
relao imposta por 5.20 seja mantida. Entretanto, quando substitumos o indutor pelo cristal,
adicionamos a resistncia RS. O clculo da condio de oscilao realizado anteriormente considerou o
circuito equivalente da Fig. 5.17a, mas com a presena de RS temos o circuito da Fig. 5.17b. Uma
forma prtica de estabelecermos uma equivalncia entre os dois circuitos forar o fator de qualidade
associado a L e RS ser muito maior que os fatores de qualidade de C1 e C2, considerando os resistores
Rb e RL como perda. Desta forma temos que
0 L
RS
0C1 RL
0 L
RS
0C2 Rb
As inequaes acima so satisfeitas bastando fazer

73
0 L
RS
0 C1 RL C2 Rb
onde
Rb Rb1 // Rb 2 // hie
C2 C2 Cb ' e
Multiplicando
ambos
os
lados
da
equao
por
1 L CP C1C2 / C1 C2 , temos que
0 ,
lembrando
que
2
0
C C
RS CP 1 2
C1 C2
02 C1 RL C2 Rb
Da equao 5.20, podemos fazer C2 C1 RL Rb , e a inequao acima satisfeita fazendo

C1
02CP2 RS RL 202CP2 RS RL Rb 02 CP2 RS Rb 4
Cp
Cp
RL
C1
(5.35)
20 RL RS
Rb
C'2
RL
Rs
C1
(a)
C'2
Rb
(b)
Fig. 5.17: Malha de realimentao do oscilador Colpitts: a) sem cristal; b) com cristal.
5.3.3 Exemplo de Projeto

Como exemplo, vamos dimensionar o oscilador Colpitts da Fig. 5.16, com as seguintes
especificaes:
1. Cristal oscilador de 1MHz: f S 999678.83Hz ; f P 1019476.37 Hz ; LS 0.254647909H ;
CS 9.95357648 10-14 F ; CP 2.48839412 10-12 F ; RS 64 .
2. Resistncia de carga RL 5k .
3. Tenso de alimentao VCC 10V .
4. Tenso de polarizao de emissor VEq 1V .
5. Excurso de tenso no coletor igual a 10V.
6.
500 , Cb ' e 12 pF (desprezvel) e VBEq 0.7V .
Polarizao:
Pela especificao de excurso de tenso no coletor, temos

I Cq
Vm
10
2mA
RL 5 103
74
VEq 1 Re I Cq 1 Re 2 103 1 Re 500

A tenso de base
VBq 1 0.7 1.7V
e consequentemente
VRb 2 1.7V
VRb1 10 1.7 8.3V
Considerando a corrente que circula por Rb1 e Rb2 iguais, e vinte vezes superior a IBq, temos
2 103
I Bq
2 103
4 A
500
I Rb1 I Rb 2 20 I Bq 20 4 106 80 A
Rb 2
Rb1
VRb 2
I Rb 2
VRb1
I Rb1
1.7
Rb 2 21.25k
80 106
8.3
Rb1 103.75k
80 106
O capacitor Ce deve ser um bypassing para frequncia de oscilao, por exemplo 10kHz. Temos
ento que
hie
re
Ce
I Bq
VT
0.026
6.5k
4 106
hie
6.5 103
12.97
501
1
1
1
Ce 1.2 F
3
2 10 10 re 2 10 103 25.95
Dimensionamento dos capacitores de realimentao:
Pela equao 5.35 temos

C1
02CP2 RS RL 202CP2 RS RL Rb 02 CP2 RS Rb 4

20 RL RS
C1 279 pF
Podemos escolher, por exemplo,
C1 1nF
Pela equao 5.20, que prev a relao entre os capacitores, temos
C2 C2 Cb ' e
C1
C1
RL
Rb
RL
5 103
1.05 C2 1nF
Rb1 / / Rb 2 / / h ie
4.75 103
O indutor XL deve ter reatncia muito elevada na frequncia de oscilao, representando um

circuito aberto. Podemos fazer X XL RL , e um valor que satisfaz a esta condio
XL 10mH
75
O circuito completo e a forma de onda do sinal de sada vo t , obtida por simulao, encontram-se
na Fig. 5.18a e b respectivamente.
Observe que a excurso de sinal um pouco menor que 10V, isto se deve dissipao de potncia
nas outras resistncias do circuito, inclusive RS, que no foram consideradas.
XL
10m
Amplitude (V)
Rb1
103.75k
RL
5k
XTAL
Vo(t)
Vcc
10
Q
Rb2
21.25k
C2
1n
Re
500
Ce
1.2u
C1
1n
20
18
16
14
12
10
8
6
4
2
0
0
Tempo (s)
(b)
(a)
Fig. 5.18: Oscilador Colpitts a cristal: a) circuito completo; b) tenso de sada.
5.3.4 Oscilador Colpitts com Cristal em Ressonncia Srie

Os cristais osciladores possuem impedncia muito baixa na frequncia de ressonncia srie S, e
podemos usar esta propriedade para estabilizar a frequncia de um oscilador. Considere o oscilador
Colpitts em base comum da Fig. 5.19. Verificamos que a malha de realimentao s est fechada na
frequncia S, onde o cristal possui impedncia baixa. O oscilador deve ser projetado como no item
5.1.1, e com frequncia muito prxima de S. Ento, interrompemos o caminho da realimentao e
introduzimos o cristal, que fora as condies de mdulo e fase permanecerem muito prximas de S.
RL
Rb1
Vo(t)
Vcc
C1
Q
XTAL
Cb
Rb2
Re
C2
Fig. 5.19: Oscilador Colpitts com cristal em ressonncia srie.
5.3.5 Oscilador Pierce com Porta Lgica

Os equipamentos digitais, como microcomputadores, microcontroladores, etc..., necessitam de
frequncias de clock muito precisas, e por isso utilizam osciladores a cristal. Uma forma eficiente e
econmica de implementao de osciladores, o emprego de portas lgicas na regio proibida.
Conforme pode ser visto na Fig. 5.20, a porta inversora, para tenses de entrada dentro da regio
proibida, se comporta como um amplificador inversor de alto ganho. Podemos forar a porta inversora
a polarizar-se no meio da regio proibida, conectando a entrada com a sada atravs de um resistor de
76
valor elevado. Fazendo a realimentao apropriada, obtemos o oscilador Pierce da Fig. 5.21a. No caso
de uma porta CMOS temos circuito equivalente da Fig. 5.21b.
Fig. 5.20: Porta lgica inversora.
Vo
R
Vo
R
Vdd
XTAL
C2
C1
XTAL
C2
C1
(a)
(b)
Fig. 5.21: Oscilador Pierce com porta inversora: a) forma geral; b) porta CMOS.
O modelo AC em malha aberta, para determinao da condio de oscilao, encontra-se na Fig.
5.22. O cristal atua como um indutor L, os transistores MOSFET so uma fonte de corrente controlada
por tenso, e com resistncia de sada Ro. O resistor de polarizao R foi desprezado, por ser muito
alto.
Vo
L
Rs
Vin
VA
C2
C1
Ro
gmVin
Vin
Fig. 5.22: Circuito em malha aberta, para anlise das condies de oscilao.
De forma idntica ao item 5.1.1, podemos determinar duas funes de transferncia
H1 s VA s Vin s e H 2 s VA s Vin s , a primeira desconsiderando Ro ( Ro ) e a ltima
desconsiderando RS ( RS 0 ).
Temos para os dois casos que a condio de fase alcanada em
C1 C2
LC1C2
e a condio de ganho em 0
77
(5.36)
H1 j 0
Lgm
1
RS C1 C2
(5.37)
Ro gmC1
1
C2
(5.38)
e
H 2 j 0
Igualando as equaes 5.37 e 5.38, temos
C1
1
Ro RS
(5.39)
Multiplicando o numerador e o denominador da equao 5.37 por C1C2, temos

LC1C2
gm
gm
1
02
RS C1C2
C1 C2 RS C1C2
(5.40)
Substituindo a equao 5.39 em 5.40, temos que o capacitor C2 deve respeitar a inequao
C2
gm
Ro
RS
(5.41)
Portanto, temos como equaes de projeto do oscilador, o sistema 5.42

1
C1 R R
0
o S
C gm Ro
2
RS
0
(5.42)
Aparentemente, C2 pode ser zero, pois o cristal pode representar qualquer valor de reatncia
indutiva. Mas nos clculos acima, no consideramos a resistncia de entrada do amplificador, pois
extremamente elevada. Esta resistncia, embora muito alta, e a capacitncia parasita no gate dos
transistores, limitam o valor mnimo de C2. Na prtica, utilizamos valores C2 prximos de C1.
Os parmetros Ro e gm no so fornecidos pelos fabricantes, e por isto, o dimensionamento destes
osciladores feito por estimativa. Em geral, os datasheets provem aplicaes das portas lgicas como
osciladores, e os valores dos capacitores so fornecidos. A ordem de grandeza dos capacitores de
algumas dezenas de pF.
A anlise realizada nesta seo se aplica ao oscilador Colpitts da Fig. 5.16a, quando utilizamos
transistores MOSFET ou JFET no lugar dos bipolares.
78
Captulo 6
Modulao de Amplitude
A modulao de amplitude (AM) uma forma eficiente de codificao do sinal na frequncia.
muito usada nas transmisses de rdio e televiso, e de simples implementao.
A modulao AM feita simplesmente alterando a amplitude de uma senoide em alta frequncia
(portadora), proporcionalmente a um determinado sinal modulador. Desta forma, a informao
enviada no entorno da frequncia da portadora.
Matematicamente, o sinal AM possui a forma
v t A 1 mf t cos 0t
(6.1)
Onde:
A a amplitude da portadora ( A cos 0t ).
m o ndice de modulao, que varia entre 0 e 1.
f t o sinal modulador (voz, msica, dados, etc...), com mdulo mximo igual a 1 e mdia
zero, ou seja, max f t 1 e f t 0 .
Considerando, como exemplo, f t sin m t , e sendo m 0 , o grfico de v t tem a forma

da Fig. 6.1. Podemos observar duas envoltrias de frequncia m delimitando a portadora em 0. O
ndice de modulao pode ser obtido facilmente do grfico, sendo
m
CB
CB
Fig. 6.1: Sinal AM no tempo.

79
(6.2)
O maior ndice de modulao m 100% alcanado quando B 0 .

A representao do sinal AM no domnio da frequncia, obtida aplicando a transformada de
Fourier ao sinal v t .
F v t F A 1 mf t cos 0 t
Lembrando que a transformada de Fourier de uma multiplicao no tempo, uma convoluo na
frequncia, temos
F v t V
1
F A 1 mf t F cos 0t
2
(6.3)
Aplicando a propriedade de linearidade da transformada equao 6.3, temos

V
A
F 1 m F f t F cos 0t
2
A
Am
F 1 F cos 0t
F f t F cos 0t
2
2
V A 0 0
1
AmF 0 0
2
ou de forma melhor
V A 0 0
1
1
AmF 0 AmF 0
2
2
(6.4)
onde a funo impulso.

Considerando F limitado em frequncia, temos o grfico simblico da Fig. 6.2. Aplicando as
convolues da equao 6.4, temos finalmente o espectro de frequncias do sinal modulado,
representado na Fig. 6.3. Este tipo de modulao chamada de AM DSB (Double-Side Band) com
portadora.
Fig. 6.2: Representao do sinal modulador no domnio da frequncia.
Fig. 6.3: Representao no domnio da frequncia, do sinal modulado.

A potncia mdia do sinal AM PAM est distribuda pela portadora PC e a modulao Pm ,
conforme as equaes abaixo
80
PC
Pm
A2
2
A2 m 2 2
f t
2
PAM PC Pm
A2 A2 m 2 2
f t
2
2
(6.5)
A mxima potncia do sinal alcanada quando m 1 , ou seja, 100% de modulao. A potncia da

portadora no aproveitada. Portanto, comum em alguns sistemas de transmisso, retirar a
portadora, obtendo a modulao AM DSB SC (Supressed Carrier), conforme a Fig. 6.4.
Fig. 6.4: Modulao AM sem portadora (AM-SC).

Ainda com o objetivo de concentrar o mximo de potncia na informao, utilizamos a modulao
AM SSB (Single-Side Band), que obtida eliminando um dos lados do espectro de frequncias,
conforme a Fig. 6.5a e b. Em geral, utilizamos filtros mecnicos (cristal, SAW ou cermico) de
elevadssima seletividade, para eliminar um dos lados. Uma tcnica mais apropriada para
implementao destes moduladores em circuitos integrados, a utilizao de transformadores de
Hilbert, a capacitores chaveados, para modulao direta do sinal SSB.
(a)
(b)
Fig. 6.5: Modulao AM SSB: a) sem a banda interior; b) sem a banda exterior.
Nos prximos itens, sero apresentados alguns circuitos de moduladores AM.
6.1
Modulador AM de Alto Nvel
O circuito sintonizado, como todo amplificador, quando submetido a um sinal de entrada muito
elevado, limita o sinal de sada produzindo distoro harmnica. Entretanto, se o circuito for muito
81
seletivo, os harmnicos produzidos so filtrados, dando a impresso que no houve corte nem
saturao do transistor. Uma anlise cuidadosa mostra que o ganho de tenso tende a zero, com o
aumento do sinal de entrada. O resultado final deste processo, manter uma senoide com amplitude
limitada na sada do amplificador. O mesmo ocorre com os osciladores, que mantm a amplitude da
oscilao constante e limitada pela tenso de alimentao. Podemos usar este efeito para construir um
modulador AM, bastando variar a tenso de alimentao proporcionalmente ao sinal modulador.
Considere o circuito da Fig. 6.6. Verificamos facilmente que o transistor Q1 faz parte de um
oscilador Colpitts, em base comum, e alimentado pelo emissor de Q2. Se polarizarmos Q2 de forma
que a tenso no emissor seja VCC 2 , a amplitude do sinal no coletor de Q1 ser VCC 2 , ou seja, a
tenso de coletor variar de zero a VCC; este resultado foi analisado em detalhes no captulo Captulo 5.
Ao aplicarmos a tenso AC vin t base de Q2, a tenso no emissor ser ve t VCC 2 vin t , e
devemos ter o sinal no coletor de Q1 variando de zero a 2ve t . Assumindo por simplicidade que
vin t Vm sin m t , temos que
ve t
VCC
Vm sin m t
2
Sendo 0, a frequncia de oscilao, muito maior que m, teremos no coletor de Q1 o sinal

vC t
VCC
V
Vm sin m t CC Vm sin m t cos 0t

2
2
A diferena de potencial em L1
V
vL1 t vC t ve t CC Vm sin m t cos 0t

2
e consequentemente, pela relao de espiras do transformador, a sada v0 t

vo t
N 2 VCC
Vm sin m t cos 0t
N1 2
Colocando VCC 2 em evidncia na equao acima, temos finalmente que

vo t
N 2 VCC 2Vm
sin m t cos 0t
1
N1 2 VCC
(6.6)
Rb3
C3
Q2
Ce
Vo(t)
Rb1
Vcc
Cv
L1
L2
Vin(t)
Q1
C1
D
Cb
Rb2
Re
C2
Fig. 6.6: Modulador AM de alto nvel.

82
RL
Comparando a equao 6.6 termo a termo com 6.1, verificamos que

A
N 2 VCC
N1 2
e o ndice de modulao
m
2Vm
VCC
Os clculos acima, assumem que a razo 0 m muito grande, de forma que em relao ao
perodo da portadora 0 , o sinal modulador comporta-se como uma fonte DC. Considere, por
exemplo, uma portadora em 1MHz e um sinal modulador senoidal em 1kHz. Em um ciclo da
portadora, 1s, temos um milsimo do perodo do sinal modulador, praticamente constante.
6.1.1 Consideraes de Projeto

Corrente de polarizao.
Consideramos em nossa anlise que o oscilador possui excurso de sinal mxima simtrica. Para
que isto seja verdade, necessrio que a corrente de coletor de Q1 seja zero quando a tenso for
mxima. Sabendo que a amplitude do sinal AC no coletor VCC 2 Vm sin m t , devemos ter a
corrente de polarizao do coletor dada por
VCC
Vm sin m t
I C1 2
RCeq
(6.7)
onde RCeq compreende todas as cargas resistivas em paralelo com L1, inclusive RL refletido.
Fazendo Vm 0 , colocamos o circuito em repouso, sem sinal de modulao, e pela equao 6.7,
temos
I Cq1
VCC
2 RCeq
(6.8)
Mas a equao 6.7 mostra que a corrente de coletor deve acompanhar as variaes do sinal
modulador. Analisando o circuito da Fig. 6.6, conclumos que a tenso na base de Q2 deve ser
Vb 2 vin t
VCC
VBEq 2
2
e consequentemente
V
Rb 2
Vd
Vb1 vin t CC VBEq 2 Vd
2
Rb1 Rb 2
(6.9)
Ento, podemos calcular a tenso no emissor de Q1 e consequentemente IC1, de forma que

VCC
Rb 2
vin t 2 VBEq 2 Vd R R Vd VBEq1
b1
b2
I C1
Re
(6.10)
Assumindo, de forma razovel, que VBEq1 VBEq 2 Vd na equao 6.10, temos

I C1
Rb 2
Rb 2
VCC
vin t
Re Rb1 Rb 2
Re Rb1 Rb 2 2
Substituindo vin t Vm sin m t em 6.11, temos
83
(6.11)
VCC
VCC
Vm sin m t
Vm sin m t
I C1 2
I C1 2
Re Rb1 Rb 2
RCeq
Rb 2
(6.12)
Vemos da equao 6.12, que a condio imposta por 6.7 facilmente atendida.
A tenso no emissor de Q1 deve ser pequena, em torno de 1V, para no limitar a excurso de sinal
no coletor.
Capacitor C3.
O capacitor C3 deve ser um bypassing para o sinal modulador. Devemos escolher uma frequncia
C3 abaixo da mnima de vin t e calcular
C3
1
C 3 RC 3
(6.13)
onde RC3 a resistncia vista por C3. Uma anlise detalhada do circuito, mostra que
RC 3
1
Rb 2
1
1
Rb 3 Rb1 Rb 2 // hie1 1 1 Re Re Rb1 Rb 2 2 1
(6.14)
Capacitor Cb.
Cb deve ser um bypassing para a frequncia da portadora 0, e um circuito aberto para a maior
frequncia de vin t . Devemos escolher uma frequncia Cb dentro deste intervalo e calcular
Cb
1
Cb RCb
(6.15)
onde a resistncia RCb vista por Cb

RCb Rb1 // Rb 2 // hie1 1 1 Re
(6.16)
Capacitor Ce.
Ce deve ser um bypassing para a frequncia da portadora 0, e um circuito aberto para a maior
frequncia de vin t . Portanto, devemos escolher uma frequncia Ce dentro deste intervalo e calcular
Ce
Ce
I Cq 1
1
hie 2
CeVT
2 1
(6.17)
Um cuidado especial deve ser tomado durante a escolha de Ce. O capacitor se carrega atravs do
emissor de Q2, que possui impedncia muito pequena, mas se descarrega atravs de Q1, pois Q2 no
consegue drenar corrente. O transistor Q1 atua como fonte de corrente, e com valor
VCC
Vm sin t
I C1 t 2
RCeq
(6.18)
Portanto, Ce se descarrega atravs de uma fonte de corrente de valor IC1, e para Q2 permanecer
sempre conduzindo, necessrio que a corrente Ie2 seja sempre positiva. Ento, devemos ter que
I e2 t I C1 t I Ce t 0
Sabendo que
84
(6.19)
I Ce t Ce
dvCe t
dt
Ce
dvin t
dt
CeVm cos t
(6.20)

VCC
Vm sin t
CeVm cos t 0
Ie2 t 2
RCeq
(6.21)
Assumindo que a frequncia mxima do sinal modulador m, a condio I e t 0 alcanada,

para todo t, quando
Ce
2
VCC
4Vm2
2 mVm RCeq
Ce
I Cq1 1 4 Vm VCC
mVm
(6.22)
Em geral, neste tipo de modulador, as equaes 6.17 e 6.22 so atendidas somente quando a razo
o m muito elevada. Quando a equao 6.22 no satisfeita, em algum momento, o transistor Q2

corta, e a forma de onda do sinal modulado aparece distorcida, conforme a Fig. 6.7.
Uma forma mais eficiente de implementao deste tipo de modulador, onde no ocorre o problema
do descarregamento de Ce, a utilizao de transistores na configurao push-pull no lugar de Q2,
conforme a Fig. 6.8. Desta forma, as correntes de carga e descarga de Ce so fornecidas e drenadas por
Q2 e Q3 respectivamente, e somente a equao 6.17 deve ser atendida.
Fig. 6.7: Sinal de sada do modulador AM com distoro.
85
Rb3
Q2
C3
D1
Ce
D2
Q3
Vo(t)
Rb1
Vcc
Cv
L1
L2
RL
Vin(t)
C1
Q1
D
Cb
Rb2
C2
Re
Fig. 6.8: Modulador AM de alto nvel, em configurao push-pull.
6.2
Modulador AM de Alto Nvel com Amplificador Classe C
Quando desejamos um sinal modulado em AM com elevada potncia, por exemplo um transmissor,
podemos realizar a modulao diretamente em um amplificador classe C. Conforme analisado
anteriormente, estes amplificadores possuem a amplitude do sinal de sada determinada pela fonte de
alimentao. A Fig. 6.9 um exemplo de modulador, onde a carga sintonizada uma rede de
casamento de impedncias.
A tenso de alimentao do amplificador classe C modulada pela fonte de sinal vin t , atravs do
estgio de sada em push-pull, formado por Q2 e Q3, que se torna necessrio devido elevada potncia
fornecida ao amplificador.
As consideraes de projeto so as mesmas feitas anteriormente, sendo que neste caso, a portadora
gerada pela fonte vC t VC cos o t .
Rb2
Q2
C3
D1
Ce
D2
Q3
L1
Rb1
Vcc
C1
Vin(t)
L2
Vo(t)
Cb
Q1
Vc(t)
Lb
C2
Fig. 6.9: Modulador AM com amplificador classe C.
86
RL
6.3
Modulador Chopper
O modulador chopper consiste simplesmente em multiplicar o sinal modulador vin t por uma
onda quadrada, sem nvel negativo, na frequncia 0. Aps a multiplicao, o sinal filtrado por um
amplificador sintonizado, conforme a Fig. 6.10. A operao de multiplicao realizada por uma
chave analgica SW, que interrompe o sinal vin t , controlada por uma forma de onda quadrada
vC t , na frequncia 0, e com amplitude VC.
R
Filtro
Va(t)
s intonizado
Vin(t)
CHAVE
Va(t)
na
freqncia
Vc(t)
da
+
Vo(t)
portadora
Fig. 6.10: Modulador chopper.

A tenso va t equivalente ao produto
va t vin t S t
(6.23)
onde
0, para vC t 0
S t
1, para vC t VC
Supondo S t uma onda quadrada simtrica e com frequncia igual a 0, podemos represent-la
pela sria de Fourier
S t
1 2 1

cos 2n 1 0t
2 n 0 2n 1
(6.24)

va t
vin t
2
1n
vin t cos 2n 1 0t
n 0 2n 1
(6.25)
Sendo a sada obtida atravs de um filtro sintonizado em 0, somente a componente em n 0 da

equao 6.25 selecionada, ou seja,
vo t
2A
vin t cos 0t
(6.26)
onde A o ganho do circuito sintonizado. A Fig. 6.11 representa as formas de onda nas vrias etapas
do modulador.
O modulador chopper admite a modulao AM sem portadora.
87
Fig. 6.11: Formas de onda do modulador chopper.
6.3.1 Exemplo de Circuito

Um circuito prtico para implementao do modulador chopper encontra-se na Fig. 6.12. Os diodos
atuam como chave analgica, desviando o sinal vin t para o terra, sob o comando de vC t . Desta
forma, geramos a tenso va t , conforme o diagrama da Fig. 6.10, que amplificada e filtrada pelo
amplificador sintonizado em 0.
Para entendermos melhor o funcionamento do circuito, consideremos o modelo AC da Fig. 6.13.
Assumindo que o transformador tenha relao de espiras um para um, sem perda de generalidade, a
fonte vC t refletida para o secundrio, ficando em uma posio simtrica na malha de diodos.
Quando vC t positiva, duas correntes de malha, I1 e I2, so criadas, e circulam pelos diodos criando
as quedas de potencial Vd. fcil verificar que a teno de base do transistor zero neste momento,
caracterizando a condio de chave fechada. Entretanto, quando vC t negativa, os diodos
polarizam-se reversamente, tornando-se abertos. Nesta condio, a malha de diodos pode ser retirada
do circuito, caracterizando a condio de chave aberta, deixando a fonte vin t ligada base atravs
do resistor R1.
88

VCC
RL
Va(t)
Vo(t)
R1
Q
D1
D3
Re
R2
Vin(t)
-VEE
D4
D2
Vc(t)
Fig. 6.12: Circuito de modulador chopper.

Va(t)
Vo(t)
R1
_
D1
Vd
D3
I1
R2
Q
+
Vd
_
Vc(t)
+
Vin(t)
+
L
Re
_
Vd
I2
D4
D2
Vd
_
RL
Fig. 6.13: Modelo AC do modulador chopper.

Ao passo em que o mdulo de vin t aumenta, duas correntes, I3 e I4, aparecem no circuito,
conforme a Fig. 6.14. Estas correntes esto em sentido contrrio s correntes de malha, nos diodos D1
e D4, ou D2 e D3, dependendo do sentido de I3 e I4. Isto pode despolarizar um par de diodos, levando a
chave condio aberta, impedindo o funcionamento correto do circuito.
Va(t)
Vo(t)
R1
D1
I1
Vin(t) I3
D3
R2
Vd
_
Vc(t)
Vd
_
Q
+
I4
RL
Re
Vd
I2
D2
D4
Vd
Fig. 6.14: Limite de operao do modulador chopper.

Assumindo, por consideraes de simetria, que I1 I 2 I x e I 3 I 4 I y , para que os diodos D1 e
D4 continuem conduzindo, e a chave permanea na condio fechada, devemos ter
Ix Iy 0
89
(6.27)
Temos tambm que

Ix
VC 2Vd
2 R2
(6.28)
Vm
2 R1
(6.29)
Iy
onde VC e Vm so as amplitudes de vC t e vin t respectivamente.

Substituindo as equaes 6.28 e 6.29 em 6.27, temos que
Vm
R1
VC 2Vd
R2
(6.30)
O mesmo resultado obtido para vin t negativa, e podemos expressar a condio 6.30 de forma
mais genrica como
vin t
R1
VC 2Vd
R2
(6.31)
O circuito possui seletividade dada por

QC
RL
0 L
(6.32)
e o mdulo do ganho na frequncia de ressonncia 0

H j0
RL
R1 hie 1 Re
(6.33)
e a tenso vo t dada por

vo t
6.4
2 H j 0
vin t cos 0t
(6.34)
Modulao AM por Dispositivo No Linear
Esta tcnica consiste em somar os sinais modulador vin t e portadora vC t , e aplic-los a um

dispositivo no linear. Desta forma, obtemos um sinal va t que composto por uma srie de termos,
e dentre eles algumas multiplicaes cruzadas vin t vC t . O sinal va t filtrado por um
amplificador seletivo, sintonizado na frequncia da portadora 0,
vo t A 1 mf t cos 0 t . O fluxograma da Fig. 6.15 ilustra o procedimento.
obtemos
Fig. 6.15: Fluxograma do modulador.

Podemos expandir a funo no linear Y vin t vC t em uma srie de potncias e obter
n
va t a0 an vin t vC t
n 1
90
(6.35)
Considerando vC t VC cos 0 t , a expanso binomial da equao 6.35 gera uma sequncia

infinita de termos multiplicados por cos 0t , e outras de ordem mais alta. Sendo H j um filtro
sintonizado em 0, somente os termos em cos 0t so selecionados. Temos portanto, que o sinal de
sada
n 1
vo t VC H j 0 a1 cos 0 t 2a2 vin t cos 0t nan vin t cos 0t
n 3
ou de forma melhor
2a
a
n 1
vo t a1VC H j 0 1 2 vin t cos 0t a1VC H j 0 n n vin t cos 0 t (6.36)
a1
n 3 a1
Verificamos na equao 6.36 dois termos em cos 0t , o primeiro exatamente o sinal AM,
enquanto o segundo representa distoro do sinal. Entretanto, os termos da srie de potncias
decrescem com o ndice n, e podemos considerar, em geral, que
2a
vo t a1VC H j 0 1 2 vin t cos 0 t

a1
(6.37)
No caso da funo quadrtica, no ocorre distoro, pois an 0 para n 3 . Este tipo de modulador
tambm aceita a modulao AM sem portadora, basta fazer a1 0 .
6.4.1 Implementao com JFET

O circuito da Fig. 6.16 uma forma prtica de implementao do modulador AM, que utiliza um
JFET como elemento no linear. Sabemos que a corrente de dreno Id do JFET se relaciona com a
tenso entre gate e source Vgs, segundo a relao quadrtica
Vgs
I d I DSS 1
VP
(6.38)
N1 : N2
Vo(t)
C
L1
L2
RL
Id
Vcc
1:1
Vin(t)
Vc(t)
|Vp|
Fig. 6.16: Modulador AM com JFET.

No circuito da Fig. 6.16, temos que
Vgs vin t VP vC t
(6.39)

2
vin t 2 2vin t vC t vC t 2
vin t vC t
I d I DSS
I DSS
2
V
V
P
P
91
(6.40)
Considerando amplificador sintonizado na frequncia 0, e vC t VC cos 0 t na equao 6.40,

somente o termo em cos 0t selecionado, de forma que a tenso AC no dreno
vd t
2 I DSSVC RL N1
vin t cos 0t
VP2
N2
e pela relao de espiras, temos que a tenso vo t

vo t
2 I DSSVC RL N1
vin t cos 0t
VP2
N2
(6.41)
Observe que Vgs deve ser sempre maior que VP , obrigando vin t ter nvel DC diferente de zero.
Portanto, teremos obrigatoriamente modulao com portadora.
Se tivermos vin t Vm 1 mf t , a equao 6.41 torna-se
vo t
2 I DSSVCVm RL N1
1 mf t cos 0t
VP2
N2
(6.42)
Podemos notar facilmente que as equaes 6.42 e 6.41 representam a modulao AM com e sem
portadora, respectivamente.
Este circuito no gera distoro aprecivel, pois o dispositivo no linear de ordem 2, ou seja,
n2.
6.5
Multiplicador Analgico - Clula de Gilbert
Os multiplicadores analgicos de quatro quadrantes so dispositivos muito empregados em

modulao e demodulao de amplitude, circuitos de mixers, multiplicadores de frequncia, detectores
de fase, circuitos de processamento de sinais, etc. Uma topologia muito comum para implementao
destes dispositivos a clula de Gilbert, devido sua elevada linearidade. O circuito da Fig. 6.17
uma clula de Gilbert padro, implementada em circuito integrado. A clula composta por dois
amplificadores diferenciais, cujas correntes de polarizao so controladas por um sinal externo. As
correntes do circuito esto indicadas na figura.
Considerando os transistores idnticos, e com muito elevados, temos que
Iy
Vy
Re
(6.43)
Chamando gm1 e gm2 as transcondutncias dos pares diferenciais 1 e 2, respectivamente, as

correntes I2, I3, I4 e I5 so facilmente calculadas pelo sistema
I1 I y
I2
2
I
Iy
1
I 3 2
I I1 I y
4
2
I I1 I y
5
2
Vx
2
V
gm1 x
2
Vx
gm2
2
V
gm2 x
2
gm1
As correntes IA e IB que circulam pelas cargas so dadas por
92
(6.44)
Vx
I A I 2 I 4 I1 gm2 gm1 2
I I I I gm gm Vx
5
3
1
1
2
B
2
(6.45)
Fazendo a aproximao de pequenos sinais para a transcondutncia dos transistores, ou seja,

gm I Cq VT , temos
I1 I y
gm1
2VT
gm I1 I y
2
2VT
(6.46)
Substituindo as equaes 6.46 em 6.45, temos

Vx I y
I A I1
2VT
I I Vx I y
B 1 2V
T
(6.47)
Finalmente, substituindo a equao 6.43 em 6.47, temos para as correntes nas cargas
VxVy
I A I1
2 ReVT
I I VxVy
B 1 2R V
e T
(6.48)
Vcc
IA
RL
RL
I4
IB
Vo2
Vo1
I3
I5
I2
1
+
Vx
_
I1+Iy
I1-Iy
Iy
Vy
_
Re
I1
I1
-Vee
Fig. 6.17: Clula de Gilbert.

Conhecendo as correntes IA e IB, podemos calcular as tenses de sada Vo1 e Vo2, ou seja,
93
RL
Vo1 VCC RL I A VCC RL I1 2 R V VxVy
e T
V V R I V R I RL V V
CC
L B
CC
L 1
x y
o 2
2 ReVT
(6.49)
A sada no modo diferencial Vo1 Vo 2 obtida facilmente da equao 6.49 como

Vo1 Vo 2
RL
VxVy
ReVT
(6.50)
onde verificamos a operao de multiplicao de dois sinais.

Devemos avaliar com cautela a amplitude mxima do sinal Vx, para que no haja corte dos
transistores dos pares diferenciais 1 e 2. Admitindo a variao mxima de uma dcada nas correntes
dos coletores, por exemplo I 3 ou 4 0.05 I1 I y e I 2 ou 5 0.95 I1 I y , ou vice-versa, aplicando a
relao exponencial entre a corrente de coletor e a tenso base-emissor I C I S eVBE
max Vx 77 mV
0.026
, temos que
(6.51)
Um modulador AM implementado com clula de Gilbert apresentado na Fig. 6.18. Os

transformadores T1 e T2 so indutores acoplados, e so usados para obter a sada vo t no modo
diferencial e aplicar o sinal da portadora vC t tambm no modo diferencial. A fonte de tenso Vb
polariza as entradas diferenciais.
RL
Vo
N2 C
T1
N1
N1
Vcc
T2
N4
Vc(t)
N3
Vb
N3
Vin(t)
Re
I1
I1
-Vee
Fig. 6.18: Modulador AM com clula de Gilbert.

Podemos representar o circuito no modelo AC, conforme a Fig. 6.19, fazendo as reflexes de
impedncias e fontes de sinal convenientes.
Considerando o circuito sintonizado em 0 1
de ressonncia, a tenso de sada
94
L2C , pela equao 6.50 temos que na frequncia
vo t 2
N 3 N1 RL
vin t vC t
N 4 N 2 ReVT
(6.52)
Assumindo vC t VC cos 0 t e vin t Vm 1 mf t , temos finalmente que

vo t 2
N 3 N1 RLVCVm
1 mf t cos 0t
N 4 N 2 ReVT
(6.53)
Verificamos pelas equaes 6.52 e 6.53, que este circuito admite as modulao AM com ou sem
portadora.
Vo
L2
2RL(N1/N2)
N2
2RL(N1/N2)
2N1
N3Vc(t)
2 ________
N4
Vin(t)
Re
Fig. 6.19: Modelo AC do modulador AM com clula de Gilbert.
95
Captulo 7
Demodulao AM
A demodulao consiste em recuperar o sinal modulador, em um canal de rdio, por exemplo, cuja
portadora encontra-se na frequncia 0; o processo inverso da modulao.
Podemos destacar basicamente dois tipos de demoduladores AM: os de deteco de envoltria; os
demoduladores sncronos. Os demoduladores baseados em deteco de envoltria se dividem em
detectores de pico e mdia, e so usados nos sinais AM com portadora e banda estreita. Os
demoduladores sncronos so empregados na demodulao dos sinais AM SSB (single-side band) e
AM SC (supressed carrier).
7.1
Demodulador por Deteco de Pico de Envoltria
Este circuito essencialmente um retificador de meia onda com filtro capacitivo, conforme a Fig.
7.1. O sinal vin t modulado em AM retificado pelo diodo D, e em seguida aplicado a um filtro
capacitivo RC, que interpola os pontos de mximo da portadora, conforme mostrado na Fig. 7.2. O
sinal AM deve possuir portadora, para que a envoltria nunca troque de sinal. A frequncia da
portadora 0 deve ser muito maior que a da envoltria m. Isto assegura que a amplitude da portadora
aproximadamente constante, quando observada em uma escala de tempo da ordem de grandeza do
seu perodo.
A constante RL CL deve ser escolhida com base na frequncia mxima da envoltria m e a
frequncia da portadora 0. Para que os picos da portadora sejam interpolados, devemos ter
2 0 . Entretanto, para que os picos da envoltria no sejam interpolados, devemos ter
2 m . De forma geral temos que
2 0 2 m
(7.1)
A inequao 7.1 obriga que as frequncias da portadora e da envoltria sejam muito distantes, pelo
menos uma dcada. Uma forma prtica para determinar , a mdia geomtrica, ou seja,
(7.2)
0 m
D
Vin(t)
Vo(t)
RL
CL
Fig. 7.1: Demodulador AM por deteco de pico de envoltria.
96
Fig. 7.2: Sinal AM demodulado.

O demodulador AM, em geral, atua como carga para um filtro sintonizado, cuja funo selecionar
e amplificar a faixa de frequncias desejada. A Fig. 7.3 um exemplo deste circuito. Devemos
considerar que a carga RL importante tambm na determinao da seletividade do filtro.
Vin(t)
D
Vo(t)
C
L1
L2
R1
CL
RL
Cb
V1(t)
R2
Re
Ce
Fig. 7.3: Filtro sintonizado, com demodulador AM.

Para determinarmos a resistncia equivalente do demodulador, vista pelo indutor L2, consideremos
as potncias mdias Pin , entregue ao demodulador, e PRL entregue carga RL, conforme a Fig. 7.4.
Consideremos tambm que o diodo D ideal, tendo tenso de conduo igual a zero. Desta forma,
pelo princpio de conservao de energia, devemos ter Pin PRL . Analisando os sinais na base de
tempo da portadora, temos que
vin t
senoidal com amplitude constante, ou seja,
vin t VC cos 0 t . Aps a retificao e a filtragem, vo t uma tenso constante de valor VC.
Chamando Req a resistncia observada pela fonte vin t , temos os valores das potncias so
Pin
VC2
2 Req
(7.3)
VC2
RL
(7.4)
PRL
Impondo a igualdade Pin PRL s equaes 7.3 e 7.4, temos finalmente que
Req
RL
2
97
(7.5)

Pin
PRL
D
Vin(t)
Vo(t)
CL
RL
Fig. 7.4: Potncias de entrada e sada do demodulador.

O capacitor CL permanece o tempo todo praticamente carregado com o valor mximo de tenso.
Sendo a variao de tenso em CL quase nula, a corrente iCL CL dVCL dt aproximadamente zero, e
por este motivo CL no percebido pela fonte vin t .
Devemos observar alguns aspectos relativos ao diodo.

O diodo possui potencial de juno Vd, e desta forma, vin t deve ter amplitude suficientemente
grande para venc-lo. Se Vd no for compensado, a envoltria deve ter valor Vmin Vd . Caso contrrio,
devemos usar um circuito de compensao como o da Fig. 7.5. Assumindo que as tenses de juno
dos diodos D e D1 sejam iguais, o circuito de polarizao formado por R1, R2 e D1, coloca o diodo
detector no limiar de conduo. O capacitor C1 necessrio para estabelecer o aterramento nas
frequncias de trabalho. Podemos escolher C1 pela equao 7.6, onde min a menor frequncia da
envoltria.
C1
1
min R1 // R2
(7.6)
O diodo detector D deve ser capaz de retificar sinais de alta frequncia, e por isto, so componentes
rpidos e de baixas capacitncias parasitas. comum usar diodos de germnio para este fim, devido
sua baixa tenso de juno (aproximadamente 0.3V).
Fig. 7.5: Demodulador AM com compensao para Vd.
7.2
Demodulador AM por Deteco de Valor Mdio de Envoltria
Este tipo de detector simplesmente retifica o sinal AM e o aplica a um filtro passa-baixas.

Escolhendo a frequncia de corte no intervalo entre a mxima frequncia da envoltria m e a
portadora 0, as componentes de alta frequncia so eliminadas, restando somente a envoltria.
O circuito da Fig. 7.6 um exemplo de demodulador. O sinal vin t retificado pelo diodo D, e
aplicado ao filtro passa-baixas RLCL atravs de uma fonte de corrente controlado por corrente.
Considerando vin t A 1 mf t cos 0 t , temos que
98
A
1 mf t cos 0t ; para cos 0t 0
id t Rin
0; para cos t 0
0
(7.7)
Fig. 7.6: Circuito do detector de valor mdio de envoltria.

A forma de onda de id t est representada na Fig. 7.7, e pode ser matematicamente expressa por
id t
A
1 mf t cos 0t S t
Rin
(7.8)
onde S t a funo amostragem, representada na Fig. 7.8.
Fig. 7.7: Forma de onda de id t .
Fig. 7.8: Funo amostragem.

A funo S t pode ser representada pela srie de Fourier como
n
1 2 1
cos 2n 1 0t
S t
2 n 0 2n 1
(7.9)

cos t 2 1n
A
0
id t
1 mf t
cos 0t cos 2n 1 0 t

n 0 2n 1
Rin
2
(7.10)
Aplicando a propriedade trigonomtrica cos a cos b cos a b cos a b 2 equao

7.10, e multiplicando por , obtemos
n
cos t

cos 2n 0 t cos 2 n 1 0t
1
2
0
1 mf t

id t
Rin
2
2
n 0 2n 1
99
(7.11)
Dimensionando a frequncia de corte do filtro passa-baixas RLCL suficientemente abaixo de 0,

para que todas as componentes prximas a 0 sejam eliminadas, pela equao 7.11 verificamos que
somente o termo em n 0 selecionado, e obtemos finalmente
ARL
1 mf t
Rin
vo t
(7.12)
O coeficiente 1 na equao de vo t o valor mdio do cosseno retificado em meia onda. Por

isto, este demodulador chamado de detector de valor mdio.
O circuito da Fig. 7.9 uma implementao prtica do detector de mdia de envoltria. O modelo
AC idntico ao da Fig. 7.6, sendo que neste caso 1 , pois o transistor PNP encontra-se na
configurao base comum. Devemos considerar, no dimensionamento do circuito, a tenso de juno
base-emissor do transistor.
Rin
Vo(t)
Vin(t)
RL
CL
Fig. 7.9: Implementao do detector de mdia de envoltria.

interessante observar que, no exemplo, utilizamos um filtro passa-baixas de primeira ordem, com
atenuao de 20dB por dcada na faixa de rejeio. Entretanto, podemos usar um filtro de ordem mais
alta, com atenuao elevada e frequncias de corte e rejeio muito prximas, permitindo que a
frequncia mxima da envoltria m seja prxima da portadora 0, conforme ilustra a Fig. 7.10. O
mesmo no pode ser feito com detector de pico de envoltria.
Fig. 7.10: Demodulador com filtro passa-baixas de ordem alta.
7.3
Detector Sncrono
Os detectores sncronos so usados para demodular sinais AM sem portadora. O diagrama de

blocos de um detector sncrono est representado na Fig. 7.11.
Multiplicador
Analgico
R
Vo(t)
V1(t)
Vin(t)
Vc(t)
Fig. 7.11: Diagrama de blocos do detector sncrono.

Neste tipo de demodulador, vC t um oscilador com frequncia idntica portadora e com a
mesma fase. Desta forma temos que
100
vin t Af t cos 0 t
e
vC t AC cos 0t
A multiplicao de vin t por vC t realizada por uma clula de Gilbert, onde obtemos
v1 t
AAC f t
2
AAC f t cos 2 0t
2
(7.13)
Dimensionando a frequncia de corte do filtro passa-baixas RC, muito menor que 0, somente o
termo AAC f t 2 de v1 t selecionado, e temos ento que
vo t
AAC f t
2
(7.14)
Este tipo de demodulador necessita de um mecanismo de sincronismo de frequncia e fase do

oscilador com a portadora. Normalmente, em determinados intervalos de tempo, enviada uma
amostra da portadora para sincronizar o oscilador.
Um exemplo onde este processo ocorre, na transmisso do sinal de cor de TV, que modulado
em AM SC. Durante o pulso de apagamento horizontal enviada uma amostra da portadora de cor
(burst), que serve para sincronizar o oscilador a cristal de 3.56MHz.
101
Captulo 8
Modulao de Frequncia e Fase
Nos moduladores AM, a informao transmitida atravs de alteraes na amplitude da portadora.
Qualquer perturbao no meio de propagao do sinal pode provocar atenuaes na portadora, que so
interpretadas como modulao indesejvel, ou seja, interferncia. Entretanto, se a informao for
transmitida pelas variaes de fase da portadora, as oscilaes de amplitude so irrelevantes.
As modulaes de frequncia (FM) e fase (PM) so basicamente o mesmo processo, consistindo
simplesmente em alterar a fase de uma portadora, segundo um sinal modulador.
8.1
Modulao de Fase (PM)
O sinal modulado em fase possui a forma geral da equao 8.1.

y t AC cos 0t t
(8.1)
O ngulo instantneo dado por
t 0t t
sendo t diretamente dependente do sinal modulador f t , ou seja,
t f t
onde o mximo desvio de fase, e est limitado por
0
O sinal modulador f t deve ser limitado em f t 1 . Isto garante um desvio de fase entre
e . Desvios de fase maiores que devem ser evitados, pois o ngulo equivalente a ,
e equivale a . Isto gera uma ambiguidade na modulao, e no podemos ter excesso de
modulao de fase, pois a informao se perde.
Portanto, o sinal modulado em fase linear tem a forma
y t AC cos 0t f t 0
8.2
Modulao de Frequncia (FM)
O sinal modulado em frequncia possui a forma geral da equao 8.2.

y t AC cos t AC cos 0t t
(8.2)
Observe que as equaes 8.1 e 8.2 so idnticas, e a diferena entre as modulaes PM e FM est
no ngulo t .
102
Sabemos que a frequncia a derivada da fase no tempo, e aplicando este conceito equao 8.2,
temos que a frequncia de y t dada por
d t
dt
d t
dt
(8.3)
Verificamos que t possui um termo constante, que a frequncia da portadora, e outro

dependente do tempo, que a modulao. Podemos interpretar d t dt como sendo a variao de
frequncia em torno da portadora. Assumindo que a modulao FM linear, devemos ter
d t
dt
f t
(8.4)
onde f t o sinal modulador e o desvio de frequncia. Da mesma forma que na modulao AM,
devemos ter f t 0 e f t 1 .
t 0 f t
(8.5)
Integrando t no tempo, temos o ngulo t de y t , ou seja,
t 0t f d
(8.6)
Para determinao das caractersticas da modulao FM, consideremos f t cos m t , e

aplicando esta condio equao 8.6, temos
t 0t
sin m t 0 t sin m t
(8.7)
onde a constante m o ndice de modulao.

y t AC cos 0t sin m t
ou de forma equivalente
y t AC cos 0t cos sin m t sin 0t sin sin m t
(8.8)
Podemos representar as funes cos sin m t e sin sin m t pelas suas sries de Fourier
como
cos sin m t J 0 2 J 2 n cos 2n m t
(8.9)
n 1
sin sin m t 2 J 2 n 1 sin 2n 1 m t
(8.10)
n 0
onde J n so as funes de Bessel de primeira classe e ordem n. Graficamente, estas funes tem a
forma da Fig. 8.1.
103
Fig. 8.1: Funes de Bessel.

y t AC J 0 cos 0 t 2 J 2 n cos 2n m t cos 0 t 2 J 2 n 1 sin 2n 1 m t sin 0 t

n 1
n 0
Lembrando que
cos a cos b
cos a b cos a b
2
e
cos a sin b
sin a b sin a b
2
podemos representar y t na forma da equao 8.11.
y t AC J 0 cos 0 t AC J 2 n cos 0 2n m t cos 0 2n m t
n 1
AC J 2 n 1 cos 0 2n 1 m t cos 0 2n 1 m t
n0
(8.11)
Atravs da equao 8.11, verificamos facilmente que o espectro de frequncias, positivas, de y t

formado por um conjunto infinito de raias, espaadas de m, simetricamente em torno de 0, e com
amplitude proporcional funes de Bessel, conforme a Fig. 8.2.
Fig. 8.2: Espectro de frequncias positivas de y t .

Se definirmos a largura de banda do sinal FM como sendo a faixa que engloba todas as raias com
mdulo maior que 1% da portadora, J n J 0 0.01 , veremos que esta normalmente maior
104
que a do sinal AM. Entretanto, quando 1 , temos a largura de banda do sinal FM praticamente
igual a do AM.
Muitas frmulas empricas foram desenvolvidas para determinao da largura de banda necessria
de um modulador FM. Definindo a razo de desvio
D
(8.12)
onde W a mxima frequncia do sinal modulador f t . Empiricamente, determinamos que o sinal

FM possui a largura de banda BT dada por
2 D 2 W ; D 2
BT
2W ; D 1
(8.13)
Como exemplo, considere uma estao transmissora de FM, cujo modulador possui
471.24 103 rd s (75kHz) e sinal modulador com W 94.25 103 rd s (15kHz). A razo de
desvio calculada pela equao 8.12 D 5 , e consequentemente, pela equao 8.13, a largura de
banda necessria para a transmisso BT 1.32 106 rd s (210kHz).
Os moduladores de FM so essencialmente osciladores com frequncia controlada por tenso
(VCO), neste caso, um sinal modulador vin t . Portanto, podemos definir o parmetro ko, que
relaciona a variao de frequncia do oscilador com a variao da tenso vin t , ou seja,
ko V . Podemos observar na Fig. 8.2, que a amplitude da portadora que proporcional a
J 0 , e conforme o grfico da Fig. 8.1, verificamos que J 0 zero para infinitos valores de ,
sendo que o primeiro zero ocorre em 2.4 . Neste momento temos o primeiro apagamento da
portadora. Medindo o primeiro apagamento de portadora com um analisador de espectro, para um
sinal modulador vin t Vm cos m t conhecido, podemos determinar a constante ko do modulador
FM utilizando a equao 8.6, ou seja,
koVm
2.4 ko 2.4
m
Vm
(8.14)
Este procedimento muito til na calibrao de moduladores de FM.
8.2.1 Modulador de Armstrong

Conforme vimos anteriormente, o sinal modulado em FM pode ser expresso por
y t AC cos 0 t f d
t
y t AC cos 0t cos f d sin 0t sin f d
t
t
(8.15)
Se escolhermos de forma que f d 1 , podemos aproximar a equao 8.15 por

t
y t AC cos 0t AC f d sin 0t
t
(8.16)
A equao 8.16 pode ser facilmente implementada pelo diagrama de blocos da Fig. 8.3, onde
vin t um oscilador senoidal ( vin t AC cos 0 t ), e a rede de defasamento de 90
implementada com circuito LC. Esta estrutura conhecida como modulador de Armstrong.
105
Fig. 8.3: Modulador de Armstrong.
8.2.2 Modulador com VCO (Voltage-Controlled-Oscillator)

O modulador de Armstrong possui desvio de frequncia muito baixo, no atendendo s
especificaes para transmisso de FM comercial. Para obtermos desvios mais altos, usamos
osciladores controlados por tenso (VCO). Este tipo de modulador baseia-se na variao controlada do
valor de um componente do circuito, que afete diretamente a frequncia de oscilao.
O circuito da Fig. 8.4 um oscilador Colpitts, onde um dos capacitores de sintonia o diodo
varactor. Este tipo de diodo possui capacitncia de transio alta e varivel com a tenso reversa,
conforme a equao 8.17. C0 uma constante do dispositivo, VR a tenso reversa, e VT a tenso de
juno do diodo.
CT
C0
(8.17)
V
1 R
VT
Vo(t)
Cv
L1
L2
RL
R2
Rb1
R1
A
Vcc
C3
C4
Q
C1
R3
Cb
Rb2
Re
Vin(t)
C2
Fig. 8.4: Modulador FM com VCO.

A frequncia de oscilao do circuito dada por
C C Cb ' e
CC
4 T
L1 CV 1 2
C1 C2 Cb ' e C4 CT
(8.18)
A tenso de polarizao do diodo varactor determinada pelo divisor resistivo formado por R2 e R3,
e dada por
106
VRq
R3
VCC
R2 R3
Como CT varia com a tenso de polarizao, ou seja, CT CT VR , e VR VRq vin t , temos que
a variao de frequncia do oscilador
d 0
VR
dVR
(8.19)
Substituindo a equao 8.18 em 8.19, e calculando a derivada, temos

1
2
2
4 1
C0C L C
0
VRq
1
VT
3
2
eq
3
2
VR
2 C4 CTq VT
2
(8.20)
onde
Ceq CV
C1 C2 Cb ' e
C1 C2 Cb ' e
C4CTq
C4 CTq
Da equao 8.20 podemos concluir que a curva 0 VR possui coeficiente angular positivo,
conforme a Fig. 8.5.
Fig. 8.5: Curva de 0 VR .

Assumindo que vin t VRq , podemos considerar VR vin t , e finalmente
1
2
2
4 1
3
2
eq
C0C L C
0
VRq
1
VT
2 C4 CTq VT
2
3
2
vin t
(8.21)
Para estabelecer uma equivalncia com a equao 8.5, podemos considerar vin t Vm f t na
equao 8.21, e obtermos
t 0
2
2
4 1
3
2
eq
Vm C0C L C
VRq
1
VT
2 C4 CTq VT
2
3
2
f t t 0 f t
(8.22)
O capacitor varivel CV usado para ajustar a frequncia de oscilao. possvel realizar este
ajuste atravs da tenso de polarizao do varactor. Entretanto, recomendvel que o varactor esteja
polarizado em um ponto que permita grande excurso de sinal.
O dimensionamento de C1, C2 e Cb segue as mesmas consideraes feitas na seo 5.1.1 para o
oscilador Colpitts.
107
O capacitor C4 serve para desacoplar o diodo varactor da fonte de alimentao, e tambm atua
como divisor capacitivo, reduzindo a amplitude do sinal de RF aplicado ao diodo, para minimizar a
distoro harmnica. Seu valor , na prtica, escolhido prximo de CTq 3 .
O resistor R1 tem a funo de desacoplar o varactor da fonte de sinal modulador, na frequncia de
oscilao. O clculo de C3 e R1 deve levar em considerao as frequncias mnima min e mxima m
de vin t . A relao entre a tenso do n A e a entrada vin t , pode ser obtida do circuito da Fig.
8.6a, e expressa aproximadamente pela funo de transferncia 8.23, cujo grfico encontra-se na Fig.
8.6b.
H s
VA s
Vin s
sC3 R2 // R3
(8.23)
sC3 R2 // R3 1 s CTq C4 R1 1
As frequncias de corte inferior I e superior S devem ser escolhidas tal que H j 1 no

intervalo min m . Esta condio estabelece que I min e S m .
Analisando a equao 8.23, conclumos que
1
C3 R2 // R3
S
R1
1
CTq C4 R1
C3
VA(s)
C4
R2
R3
Vin(s)
(b)
(a)
Fig. 8.6: Circuito equivalente para determinao de C3 e R1.
8.2.3 Modulador de FM com Frequncia Estabilizada por Cristal

O modulador FM com VCO possui a frequncia controlada por elementos sensveis a fatores
externos ao circuito. Por isso, a frequncia de oscilao no precisa e nem estvel. Uma soluo para
este problema o uso de osciladores a cristal. Como no podemos variar a frequncia destes
osciladores, devido elevada estabilidade, no prtico construir VCOs com cristal.
Podemos implementar um modulador de FM atravs de um modulador de fase, bastando para isto,
integrar o sinal modulador, conforme a equao 8.24. Neste caso, o desvio de frequncia corresponde
a .
t 1t f d
t
d t
dt
t 1 f t
(8.24)
Entretanto, o desvio de frequncia obtido pequeno, tornando necessrio aumentar seu valor. Isto
feito atravs de um gerador de harmnicos, que simplesmente um circuito com relao de
transferncia no linear, e um filtro sintonizado no harmnico de ordem N. O diagrama da Fig. 8.7
exemplifica o processo. O sinal v1 t est modulado em fase e tem a forma
v1 t V1 cos 1t f d
t
108
(8.25)

Oscilador
a
Cristal
Modulador
de
Fase
V1(t)
Gerador
de
Harmnico
Filtro
Sintonizado no
Harmnico N
Vo(t)
RL
Integrador
Vin(t)
Fig. 8.7: Diagrama de blocos do modulador FM com cristal.

O circuito no linear, gerador de harmnico, produz um harmnico de ordem N, que selecionado
pelo filtro sintonizado na frequncia N1 , e disponibilizado para a carga RL. O sinal de sada v0 t
tem a forma
v0 t V0 cos N1t N f d v0 t V0 cos 0t N f d

t
t
(8.26)
Comparando a equao 8.26 com 8.25, verificamos que o desvio de frequncia est multiplicado
por N. Na prtica, constatamos que este tipo de implementao necessita de um fator de multiplicao
N 15 . Portanto, se desejamos uma frequncia de portadora 0, devemos dimensionar um oscilador a
cristal em 0 15 .
O circuito da Fig. 8.8 uma implementao prtica deste modulador. O oscilador a cristal possui,
como carga, o modulador de fase, que simplesmente um circuito RLC paralelo, sintonizado em 0,
mais um diodo varactor que modifica a sintonia, e altera a fase. O sinal gerado no modulador de fase
aplicado a um amplificador sintonizado em 1, que aumenta a amplitude. O sinal ento aplicado,
atravs dos indutores acoplados L2-L3, ao amplificador em classe C, formado por Q5, que gera
harmnicos e sintoniza a frequncia 51 . Novamente, o sinal aplicado, atravs dos indutores
acoplados L4-L5, a um segundo amplificador em classe C, formado por Q4, que tambm gera
harmnicos e sintoniza a frequncia desejada 151 .
O mecanismo de modulao de fase pode ser melhor entendido pela Fig. 8.9. Verificamos que
exatamente na frequncia de sintonia 1, a fase de V j1 zero. Sendo 1 fixa, ao modificarmos a
capacitncia do varactor, a frequncia de sintonia muda de posio, e a fase de V j1 tambm
modifica. A tenso de polarizao e o sinal de controle do varactor, so fornecidos pelo circuito
integrador implementado com amplificador operacional.
Os clculos envolvidos no dimensionamento dos componentes so derivados das anlises feitas
para circuitos sintonizados, amplificadores em classe C e osciladores a cristal.
109
Fig. 8.8: Circuito para implementao do modulador FM com cristal.
C4
V
L1
C3
Fig. 8.9: Circuito modulador de fase.
8.3
Demodulao de FM
A demodulao FM consiste em transformar as variaes de frequncia de um sinal, em variaes

de amplitude. Dado o sinal modulado em frequncia
y t AC cos 0 t f d
t
se aplicarmos a derivada, obtemos

110
dy t
dt
AC 0 f t sin 0 t f d
t
(8.27)
Verificamos na equao 8.27 que dy t dt essencialmente um sinal modulado em amplitude,

com portadora em torno de 0. Podemos realizar a demodulao FM, simplesmente demodulando este
sinal AM. Entretanto, a implementao de circuitos diferenciadores perfeitos no possvel.
Nos itens seguintes, sero apresentadas algumas implementaes usadas para realizao,
aproximada, de diferenciadores.
8.3.1 Demodulador no Domnio da Frequncia

Este procedimento emprega um circuito sintonizado para a demodulao. A Fig. 8.10 representa o
grfico de resposta em frequncia de um amplificador sintonizado na frequncia 1. Podemos verificar
que na frequncia 0, fora da sintonia, o ganho fortemente dependente da frequncia. Quando um
sinal modulado em FM, com portadora em 0, aplicado ao circuito, a amplitude da sada muda
proporcionalmente variao de frequncia. Esta modulao na amplitude do sinal de sada pode ser
demodulada por um detector de pico de envoltria.
Fig. 8.10: demodulao de FM no domnio da frequncia.

O circuito da Fig. 8.11 uma implementao prtica desta tcnica de demodulao. A frequncia
de ressonncia 1, do amplificador sintonizado, deve ser escolhida de forma que a portadora 0 esteja
na regio mais linear possvel de H j . Evidentemente, a amplitude de vo t depender do ganho
H j1 e da inclinao de H j em torno de 0.
Este tipo de demodulador de fcil implementao, mas no empregado em sistemas de alta

qualidade, devido s distores produzidas pela no linearidade da curva H j .
111

D
Vo(t)
C
L1
L2
CL
R1
RL
Cb
Vin(t)
R2
Re
Ce
Fig. 8.11: circuito demodulador de FM no domnio da frequncia.
8.3.2 Demodulador com Detector de Quadratura

Este tipo de demodulador muito empregado nos circuitos integrados, devido sua simplicidade e
a facilidade de implementao de multiplicadores analgicos de quatro quadrantes. O princpio de
funcionamento baseia-se no fato de que possvel aproximar uma deriva por uma diferena, ou seja,
f x lim
f x f x x
x
x 0
f x f x x
(8.28)
quando x pequeno. Desta forma, temos

f x f x x f x x
(8.29)
Antes de analisarmos o demodulador, consideremos o circuito da Fig. 8.12.

Cs
Vin
Vo
Cp
Fig. 8.12: Circuito atrasador.

A funo de transferncia H s Vo s Vin s dada por
CS 2
s
Vo s CS CP
H s
Vin s
s 2 0 s 02
Q
onde
1
L C P CS
e
Q 0 R C P CS
Fazendo s j na equao 8.30, temos
112
(8.30)
CS 2
CS C P
H j
02 2 j Q0
(8.31)
H j tan 1 0 2
Q 0 2
(8.32)
A fase de H j dada por
Vista no grfico da Fig. 8.13, verificamos que H j 2 em 0 e possui derivada

negativa em .
Fig. 8.13: Grfico de fase do atrasador.

Se considerarmos a regio prxima de 0, podemos aproximar H j por uma srie de Taylor
com os termos de ordem zero e um. Desta forma, temos
H j
2Q
2Q
2Q
(8.33)
A variao de , em torno de 0, onde a equao 8.33 gera erros pequenos, depende do Q. Quanto
menor o Q, maior a variao admissvel para .
Assumindo que, na faixa de frequncias correspondente a largura de banda de vin t ,
H j H j 0 , podemos fazer a aproximao
H j H j 0 e
2Q
j 2Q j
0
2
Vo j H j 0 e
2Q
j 2Q j
0
2
Vin j
(8.34)
que significa a introduo da fase 2 2Q e o atraso no tempo de 2Q 0 .
vin t AC cos 0t t ,
Considerando
onde
t f d ,
sabendo
que
H j 0 QCS
CS CP , temos que
vo t
2Q
2Q
AC QCS
cos 0 t
2Q t
CS C P
0
0 2
ou de forma melhor
vo t
2Q
AC QCS
sin 0 t t

CS C P
0
Podemos chamar t 2Q 0 , e reescrever a equao 8.35 como

113
(8.35)
vo t
AC QCS
sin 0t t t
CS C P
(8.36)
A demodulao realizada pela multiplicao vo t vin t , onde obtemos
vdem t
AC2 QCS
sin 0t t t cos 0 t t
CS C P
(8.37)
Aplicando a identidade trigonomtrica sin a cos b sin a b sin a b 2 equao 8.37,

temos
vdem t
AC2 QCS
AC2 QCS
sin t t t
sin 2 0 t t t t
2 CS C P
2 CS C P
(8.38)
Aplicando vdem t por um filtro passa-baixas, com frequncia de corte bem abaixo de 20, e
utilizando a equao 8.29 para aproximar t t t t t , temos
vdem t
AC2 QCS
AC2 QCS
sin t t
sin t f t
2 CS C P
2 CS C P
ou de forma melhor
vdem t
2Q
AC2 QCS
f t
sin
2 CS C P 0
(8.39)
Se 2Q 0 1 , o que normalmente verdade, temos finalmente que
vdem t
AC2 Q 2CS
f t
CS C P 0
(8.40)
O circuito da Fig. 8.14 implementa o demodulador. Os valores de R1 e C1 devem ser dimensionados

para que a frequncia de corte do filtro passa-baixas seja bem menor que 20 e maior que a mxima
frequncia de f t , ou seja,
Vin(t)
1
2 0
R1C1
Cs
(8.41)
R1
Vdem(t)
Cp
Clula
de
Gilbert
C1
Fig. 8.14: Circuito demodulador de FM com deteco de quadratura.

Como exemplo, considere um sinal de FM em
0 67.23 106 rd s
(10.7MHz) e
471.24 10 rd s (75kHz). A largura de banda deste sinal est na faixa de 1.25 106 rd s
(200kHz). Devemos dimensionar o Q, para atender s condies
3
2Q
1 Q 71.3
e
114
H j H j 0 Q
0
Largura de Banda
Q 53.5
Podemos escolher Q 20 e fazer
CS
1
CS C P Q
Aplicando estes resultados equao 8.40, obtemos
vdem t 0.14 AC2 f t

Por inspeo, verificamos que 2Q 0 0.28 1 , satisfaz a aproximao de primeira ordem de
tan 1 x .
8.4
Interferncia no Sinal de FM
Considere dois sinais vC t e vin t sendo recebidos por um receptor de fase ou frequncia, onde
vC t AC cos 0t o sinal desejado e sem modulao, e vi t Ai cos 0 i t i o sinal de

interferncia, com frequncia ligeiramente diferente do sinal desejado. Portanto, o sinal total recebido
v t AC cos 0t Ai cos 0 i t i
(8.42)
Atravs de manipulaes algbricas, podemos reescrever a equao 8.42 como

v t AV t cos 0t V t
(8.43)
onde
AV t AC 1 2 2 cos i t
sin i t
1 cos i t
V t tan 1
Ai
AC
i t i t i
Se a interferncia for pequena, 1 , podemos considerar
AV t AC 1 cos i t i
(8.44)
V t sin i t i
(8.45)
Das equaes 8.43, 8.44 e 8.45, observamos que a portadora modulada em fase e amplitude, pelo
sinal de interferncia. A modulao em amplitude pode ser eliminada por um limitador de amplitude.
Entretanto, a demodulao de fase ou frequncia contaminada pela interferncia.
Conforme apresentado na Fig. 8.15, vemos que a amplitude da interferncia constante com a
frequncia, e com valor , na demodulao de fase. Entretanto, na demodulao em frequncia, devido
diferenciao, a amplitude da interferncia cresce proporcionalmente com a frequncia, e com valor
i .
115
Fig. 8.15: Interferncia na modulao PM e FM.
8.4.1 Circuito de Pr-nfase

No demodulador de fase, a relao sinal-rudo se mantm constante com a frequncia i, mas no
demodulador FM ela se deteriora com o aumento de i. A soluo para este problema consiste em dar
nfase na amplitude do sinal modulador, nas frequncias altas. Isto feito por um circuito RC de
primeira ordem chamado pr-nfase. A Fig. 8.16a e b apresenta o circuito de pr-nfase e a resposta
em frequncia respectivamente. A funo de transferncia dada por
Vo s
Vin s
R2 s Z 1
R1 R2 s P 1
(8.46)
onde
R1C
R1 R2C
R1 R2
Normalmente, adotamos como padro Z 75 s , e P deve ser escolhida acima da frequncia

limite do sinal modulador.
R1
Vin(t)
Vo(t)
R2
(a)
(b)
Fig. 8.16: Pr-nfase: a) circuito; b) resposta em frequncia.
8.4.2 Circuito de De-nfase

Para que a demodulao FM seja correta, necessrio restaurar a forma original do sinal, aplicando
a funo inversa pr-nfase. Isto feito pelo circuito de de-nfase, mostrado na Fig. 8.17a, que
usado na sada do demodulador FM. A funo de transferncia dada por
Vo s
Vin s
s P 1
onde
116
(8.47)
RC
Conforme podemos observar na Fig. 8.17b, a frequncia do plo P, deve ser igual a Z no circuito
de pr-nfase. Portanto, devemos fazer P 75 s . importante observar que, ao atenuarmos o sinal
nas frequncias altas, atenuamos tambm a interferncia, mantendo a relao sinal-rudo constante.
R
Vin(t)
Vo(t)
C
(a)
(b)
Fig. 8.17: De-nfase: a) circuito; b) resposta em frequncia.
117
Captulo 9
Fontes Chaveadas
As fontes de tenso convencionais baseiam-se na retificao do sinal AC da rede eltrica, com
subsequente filtragem por capacitor.
Considere o retificador de onda completa, com filtro capacitivo, da Fig. 9.1. A tenso de ripple na
carga RL dada por
Vr
V pico
2 fCRL
C
RL
VAC
Fig. 9.1: Retificador de onda completa com filtro capacitivo.

Como a frequncia f da rede eltrica 60Hz, para circuitos de potncia (RL baixo), com Vr pequeno,
temos capacitores de filtragem muito grandes, na ordem de mF. Isto aumenta o tamanho da fonte e
consequentemente o custo. Outro aspecto importante o tamanho do transformador. Para manter a
corrente de magnetizao pequena, os transformadores so muito grandes, quando usamos frequncias
baixas. Isto tambm contribui para o aumento do custo da fonte. desejvel tambm, nos circuitos
modernos, que as fontes de alimentao no ocupem muito espao e sejam leves.
Se usarmos frequncias mais elevadas, teremos uma reduo proporcional no tamanho do capacitor
e do transformador. As fontes chaveadas exploram esta propriedade.
9.1
Conversor Boost
O conversor Boost uma fonte chaveada, normalmente usada para elevar tenso, e o circuito
bsico encontra-se na Fig. 9.2. Neste tipo de conversor, como tambm nos outros que sero
apresentados, usaremos uma fonte de alimentao VCC, implementada com retificador e filtro
capacitivo, que ser analisada parte, e uma fonte de corrente IS, que representa uma carga varivel
com consumo mdio de corrente IS. A fonte de tenso e a carga podem variar dentro dos intervalos
VCCMIN VCC VCCMAX e I SMIN I S I SMAX .
118

L
D
Vs
I
Q
Vcc
Cs
Is
Rb
Vp
Fig. 9.2: Conversor Boost.

O transistor Q atua como chave, que liga e desliga sob o comando do sinal de controle VP, cujo
perodo vale T. Duas regies de operao so possveis neste conversor; o modo contnuo e o
descontnuo. No modo contnuo, sempre existe corrente circulando pelo indutor. No modo
descontnuo, em determinados intervalos de tempo, a corrente que circula no indutor zero.
Considerando o modo de operao contnuo em regime permanente, a Fig. 9.3 representa o
diagrama de chaveamento. Vamos assumir que a fonte VP e o resistor Rb esto dimensionados para
garantir o corte e a saturao do transistor. No intervalo T, em que o transistor est conduzindo, o
indutor se carrega at a corrente IMAX. Quando o transistor cortado, o indutor se descarrega, atravs
do diodo, at a corrente IMIN. Desta forma, uma certa quantidade de energia transferida carga IS, e o
capacitor atua como filtro.
Consideremos que a tenso de conduo (saturao) da chave (transistor) seja VT, a tenso de
conduo do diodo seja Vd, e que o ripple na carga seja pequeno, ou seja, VS seja aproximadamente
constante. Durante o carregamento, a variao de corrente no indutor
I I MAX - I MIN
(9.1)
e a diferena de potencial que est submetido
V VCC VT
(9.2)
Lembrando que a relao entre a tenso e corrente no indutor V L dI dt , e na Fig. 9.3 equivale
a
V
I
L
T
(9.3)
substituindo as equaes 9.1 e 9.2 em 9.3, temos
VCC VT
I MAX - I MIN L
T
119
(9.4)
Fig. 9.3: Diagrama de chaveamento do conversor Boost.

O indutor se descarrega no intervalo de tempo 1 T , com variao de corrente igual a
I I MAX I MIN , e submetido a diferena de potencial V VCC Vd VS . Portanto, temos no

descarregamento que
VCC Vd VS
I MAX - I MIN
1 T
(9.5)
Das equaes 9.4 e 9.5, temos que a tenso de sada do conversor Boost no modo contnuo dada
por
VS
VCC
V
T Vd
1 1
(9.6)
e a variao de corrente no indutor
I MAX - I MIN
VCC VT T
L
(9.7)
A operao em modo descontnuo caracterizada pela corrente I MIN 0 . Isto significa que o
indutor se descarrega em um intervalo de tempo 1T menor que 1 T , conforme exemplificado

na Fig. 9.4. Neste caso, as equaes 9.4 e 9.5 podem ser reescritas como
VCC VT
I MAX
L
T
(9.8)
VCC Vd VS
I MAX
L
1T
(9.9)
Das equaes 9.8 e 9.9, temos que a tenso de sada do conversor Boost no modo descontnuo
dada por
VS 1 VCC VT Vd
1
1
120
(9.10)
e a corrente mxima no indutor
I MAX
VCC VT T
(9.11)
Fig. 9.4: Operao do conversor Boost no modo descontnuo.

A fronteira entre os dois modos de operao determinada pelas condies 1 1 e I MIN 0 .
Sabendo que a corrente mdia de consumo da carga IS tem que ser a mesma do indutor no intervalo 1,
pelo grfico da Fig. 9.3, podemos calcular IS por
IS
1 I MAX
I MIN
(9.12)
Solucionando o sistema formado pelas equaes 9.6, 9.7 e 9.12, temos
VS VCC Vd
VS VT Vd
(9.13)
VS VCC Vd VCC VT
2
2 I S VS VT Vd
(9.14)
Para garantirmos a operao em modo contnuo, devemos ter I MIN 0 . Esta condio sempre
satisfeita se o conversor operar na fronteira, quando VCC VCCMAX e I S I SMIN . Qualquer reduo de
VCC ou aumento de ISMIN, coloca o conversor obrigatoriamente no modo contnuo. Aplicando estas
condies s equaes 9.13 e 9.14, temos
V VCCMAX Vd VCCMAX VT
LContnuo S
2
2 I SMIN VS VT Vd
(9.15)
Evidentemente, as variaes de VCC e IS provocam alteraes em VS. Para manter a tenso de sada
constante, necessrio controlar o parmetro . O menor admissvel no circuito
MIN
VS VCCMAX Vd
VS VT Vd
(9.16)
Podemos calcular o maior valor de necessrio, aplicando a condio VCC VCCMIN equao
9.13. Temos ento que
MAX
VS VCCMIN Vd
VS VT Vd
(9.17)
De forma anloga, para garantirmos a operao em modo descontnuo, basta dimensionar o circuito
para operar na fronteira quando VCC VCCMIN e I S I SMAX . Qualquer aumento de VCC ou reduo de IS
obriga o conversor a operar no modo descontnuo.
121
LDescontnuo
VS VCCMIN Vd VCCMIN VT
2
2 I SMAX VS VT Vd
(9.18)
Tambm necessrio controlar o parmetro , para manter a tenso de sada constante. O maior
admissvel neste circuito
MAX
VS VCCMIN Vd
VS VT Vd
(9.19)
importante observar que, no modo contnuo a tenso de sada no depende do consumo da carga,
enquanto no modo descontnuo, devemos controlar o parmetro 1 para estabilizar a tenso.
Entretanto, no modo descontnuo, a quantidade de energia armazenada pelo indutor menor, pois a
corrente vai a zero. Isto permite o uso de indutores com ncleos menos volumosos. Este assunto ser
melhor estudado mais frente.
O capacitor CS pode ser determinado pela mxima tenso de ripple Vripple na carga. Durante o
carregamento do indutor, a carga alimentada exclusivamente pela tenso no capacitor. Podemos
determinar aproximadamente, que a mxima variao de carga no capacitor neste momento
Q I SMAX MAX T
e consequentemente
VS Vripple
Q I SMAX MAX T
CS
CS
Portanto, devemos ter
CS
I SMAX MAX T
Vripple
(9.20)
A Tabela 9.1 resume as equaes de projeto do conversor Boost nos dois modos de operao.
Tabela 9.1: Equaes de projeto do conversor Boost.
CONVERSOR BOOST
CONTNUO
VS
L
DESCONTNUO
VS 1 VCC VT Vd
1
1
VCC
V
T Vd
1 1
VS VCCMAX Vd VCCMAX VT
2
2 I SMIN VS VT Vd
CS
VS VCCMIN Vd VCCMIN VT
2
2 I SMAX VS VT Vd
I SMAX MAX T
Vripple
MAX
VS VCCMIN Vd
VS VT Vd
MIN
VS VCCMAX Vd
VS VT Vd
CS
MAX
MIN
122
I SMAX MAX T
Vripple
VS VCCMIN Vd
VS VT Vd
2 I SMIN L VS VCCMAX Vd
T
VCCMAX VT
9.2
Conversor Buck
O conversor Buck essencialmente um filtro passa-baixas LC, onde o sinal de entrada uma fonte
de tenso comutada. Este circuito normalmente usado como abaixador de tenso. O esquema bsico
est apresentado na Fig. 9.5.
Quando operando em modo contnuo, a fonte de tenso VP coloca o transistor em corte e saturao
em intervalos de tempo controlados. Quando o transistor est em conduo, temos Va VCC VT , e
uma corrente estabelecida no indutor. Quando o transistor est em corte, a corrente do indutor
obrigada a circular pelo diodo, estabelecendo a tenso Va Vd . O diagrama de chaveamento da Fig.
9.6 exemplifica o processo.
Podemos verificar que a tenso Va atua como fonte de sinal para o filtro passa-baixas formado por
L, CS e IS. Desta forma, a tenso de sada VS o valor mdio de Va, que facilmente calculado por
VS VCC VT Vd 1
(9.21)
Va
L
Vs
I
Rb
D
Vcc
Cs
Is
Vp
Fig. 9.5: Conversor Buck.
Fig. 9.6: Diagrama de chaveamento do conversor Buck no modo contnuo.

Para garantir que o conversor Buck opere sempre no modo contnuo, devemos determinar o menor
valor admissvel para a corrente mdia da carga. Neste circuito, a corrente mdia que circula pelo
123
indutor a mesma da carga, e pode ser calculada pela rea do grfico da Fig. 9.6, ou seja,
I
I MIN
I I S MAX
I MIN
2
(9.22)
De forma similar ao conversor Boost, podemos calcular I MAX I MIN pela diferena de potencial
aplicada ao indutor no intervalo de carregamento T , e no descarregamento 1 T , ou seja,
I MAX I MIN
VCC VT VS T
L
(9.23)
I MAX I MIN
VS Vd 1 T
L
(9.24)
Solucionando o sistema de equaes 9.22, 9.23 e 9.24, temos que a corrente mdia da carga deve
ser
IS
1 T
2L
VCC Vd VT I MIN
(9.25)
Para garantir o funcionamento no modo contnuo, devemos ter I MIN 0 . Considerando os

intervalos VCCMIN VCC VCCMAX e I SMIN I S I SMAX , pela equao 9.25 conclumos que
I SMIN
MIN 1 MIN T
2L
VCCMAX
Vd VT 0
MIN 1 MIN T
2 I SMIN
VCCMAX Vd VT
(9.26)
O parmetro MIN pode ser calculado aplicando a condio VCC VCCMAX equao 9.21, e dado
por
MIN
VS Vd
VCCMAX VT Vd
(9.27)
Substituindo a equao 9.27 em 9.26, temos finalmente
VS Vd VCCMAX VS VT T
2 I SMIN VCCMAX VT Vd
(9.28)
O capacitor CS pode ser dimensionado para atender especificao do ripple na sada.

Considerando que a frequncia de chaveamento est muito acima do corte do filtro passa-baixas,
podemos aproximar a funo de transferncia VS j Va j por
H j
VS j
Va j
1
LCS
2
Embora va t seja uma onda quadrada, com variao de tenso igual a VCC Vd VT , podemos
assumir de forma aproximada que esta variao atenuada pelo filtro e transferida carga, produzindo
a tenso de ripple Vripple, ou seja,
Vripple
VCCMAX Vd VT T 2
2
H j
VCCMAX Vd VT
4 2 LCS
T
Para atender equao 9.29, devemos fazer

124
(9.29)
CS
VCCMAX
Vd VT T 2
4 2 LVripple
(9.30)
Quando operando em modo descontnuo, o indutor se descarrega totalmente no intervalo de tempo

1T , onde 1 1 . A Fig. 9.7 apresenta as formas de onda do conversor. Note que, aps o intervalo
1T , a tenso Va igual prpria tenso de sada VS pois a diferena de potencial no indutor zero.
Fig. 9.7: Diagrama de chaveamento do conversor Buck no modo descontnuo.

A tenso de sada tambm calculada pelo valor mdio de Va, que neste caso
VS VCC VT 1Vd 1 1 VS
e de forma melhor,
VS
VCC VT
1
V
1 d
(9.31)
As condies necessrias para a operao em modo descontnuo podem ser determinadas do

conversor operando na fronteira dos dois modos. Neste caso, as formas de onda so as mesmas da Fig.
9.6, mas com I MIN 0 . Quaisquer perturbaes nos parmetros do conversor devem coloc-lo
obrigatoriamente no modo descontnuo. Portanto, os parmetros adotados para o projeto devem ser
VCCMIN , I SMAX e MAX . Na regio de fronteira, a corrente na carga I SMAX o valor mdio da corrente
no indutor, ou seja,
I SMAX
I MAX
2
(9.32)
mas temos tambm que

I MAX
I MAX
VS Vd 1 MAX T
L
VCCMIN VT VS MAX T
L
125
(9.33)
(9.34)
Das equaes 9.32, 9.33 e 9.34, obtemos:
VS Vd VCCMIN VS VT T
2 I SMAX VCCMIN VT Vd
(9.35)
MAX
VS Vd
VCCMIN VT Vd
A equao 9.35 estabelece o limite superior para o indutor, de forma que qualquer valor abaixo deste
force o conversor a operar no modo descontnuo. Portanto, podemos dimensionar qualquer valor de L
dentro do intervalo
0L
Tal como no modo contnuo, o capacitor CS calculado de forma aproximada e dado pela equao
9.30.
A Tabela 9.2 resume as equaes de projeto do conversor Buck.
Tabela 9.2: Equaes de projeto do conversor Buck.
CONVERSOR BUCK
CONTNUO
DESCONTNUO
VS VCC VT Vd 1
L
VCC VT
0L
4 2 LVripple
MIN
VS Vd
VCCMAX VT Vd
MAX
VS Vd
VCCMIN VT Vd
1
Vd
1
VCCMAX Vd VT T 2
VS Vd VCCMAX VS VT T
2 I SMIN VCCMAX VT Vd
VCCMAX Vd VT T 2
CS
9.3
VS
MIN
4 2 LVripple
I SMIN L VS Vd
T VCCMAX VT VS VCCMAX Vd VT
MAX
VS Vd
VCCMIN VT Vd
Conversor Buck-Boost
O circuito bsico do conversor Buck-Boost encontra-se na Fig. 9.8. Conforme veremos a seguir,
este circuito gera tenso de sada negativa. O diagrama de chaveamento encontra-se na Fig. 9.9.
D
Vs
Rb
I
Vcc
Cs
L
Vp
Fig. 9.8: Conversor Buck-Boost.
126
Is
Fig. 9.9: Diagrama de chaveamento do conversor Buck-Boost.

Assumindo o modo de operao contnuo, quando o transistor est conduzindo, o indutor
submetido a tenso VCC VT , e o diodo polariza-se inversamente. A variao de corrente no indutor
dada por
I MAX I MIN
VCC VT T
L
(9.36)
No momento em que o transistor cortado, a corrente do indutor obrigada a circular pelo diodo,
transferindo energia carga. O indutor fica submetido diferena de potencial VS Vd , e sofre a
mesma variao de corrente, mas negativa, ou seja,
I MAX I MIN
VS Vd 1 T
L
(9.37)
Solucionando o sistema de equaes 9.36 e 9.37, obtemos
VS
VCC VT V
1
(9.38)
Verificamos facilmente da equao 9.38 que a tenso de sada negativa.

No modo descontnuo, temos I MIN 0 , e o descarregamento ocorre no intervalo 1T , menor que
1 T . As equaes 9.36 e 9.37 so re-escritas como

I MAX
VCC VT T
(9.39)
I MAX
VS Vd 1T
(9.40)
Solucionando o sistema de equaes 9.39 e 9.40, obtemos que a tenso de sada no modo
descontnuo dada por
VS
VCC VT V
1
(9.41)
A fronteira entre os dois modos de operao ocorre em I MIN 0 e 1 1 . A corrente mdia que
circula pela carga pode ser calculada com base na Fig. 9.9, e dada por
IS
I MAX I MIN 1
2
127
(9.42)
Solucionando o sistema formado pelas equaes 9.36, 9.38 e 9.42, temos
VS Vd VCC VT T
L
2
2 VS VCC VT Vd I S
2
(9.43)
VS Vd
VS VCC VT Vd
(9.44)
Para garantirmos a operao em modo contnuo, usaremos as mesmas consideraes feitas para o
conversor Boost. Portanto, temos
VS Vd VCCMAX VT T
LContnuo
2
2 VS VCCMAX VT Vd I SMIN
2
(9.45)
MIN
VS Vd
VS VCCMAX VT Vd
(9.46)
MAX
VS Vd
VS VCCMIN VT Vd
(9.47)
Da mesma forma, o modo descontnuo garantido quando
VS Vd VCCMIN VT T
2
2 VS VCCMIN VT Vd I SMAX
2
LDescontnuo
MAX
VS Vd
VS VCCMIN VT Vd
(9.48)
(9.49)
O capacitor de filtragem CS o mesmo calculado para o conversor Boost, ou seja,
CS
I SMAX MAX T
Vripple
A Tabela 9.3 resume as equaes de projeto do conversor Buck-Boost.
128
(9.50)
Tabela 9.3: Equaes de projeto do conversor Buck-Boost.

CONVERSOR BUCK-BOOST
CONTNUO
VS
VCC VT V
1
VS
VS Vd VCCMAX
VT T
VS Vd
VS VCCMIN VT Vd
MIN
VS Vd
VS VCCMAX VT Vd
MAX
VCC VT V
VS Vd VCCMIN VT T
L
2
2 VS VCCMIN VT Vd I SMAX
2 VS VCCMAX VT Vd I SMIN
CS
9.4
DESCONTNUO
MAX
VS Vd
VS VCCMIN VT Vd
MIN
I SMAX MAX T
Vripple
2 I SMIN L Vd VS
T
VCCMAX VT
CS
I SMAX MAX T
Vripple
Conversor Flyback
O conversor Flyback utiliza um indutor acoplado, e introduz um parmetro a mais no

dimensionamento, que a relao de espiras. Isto permite que o Flyback seja dimensionado para
elevar ou reduzir tenso. O circuito bsico do conversor encontra-se na Fig. 9.10.
D
N1 : N2
Vs
.
L1
L2
I2
Cs
Is
I1
Vcc
Rb
Q
Vp
Fig. 9.10: Conversor Flyback.

O diagrama de chaveamento encontra-se na Fig. 9.11. Quando o transistor est conduzindo, o
indutor L1 submetido tenso VCC VT e a corrente varia de I1MIN a I1MAX. Devido ao sentido dos
enrolamentos, o diodo est polarizado reversamente, e a corrente I2 zero. Durante o corte do
transistor, a energia magntica armazenada no ncleo dos indutores obriga a existncia da corrente I2,
que conduz atravs do diodo, e fornece energia carga. Durante o descarregamento, o indutor L2 fica
submetido tenso Vd VS .
Assumindo o modo de operao contnuo, no carregamento de L1, temos
I1MAX I1MIN
VCC VT T
L1
e durante o descarregamento de L2, temos

129
(9.51)
I 2 MAX I 2 MIN
VS Vd 1 T
L2
(9.52)
Fig. 9.11: Diagrama de chaveamento do conversor Flyback.

Considerando o circuito em regime permanente, o valor mdio de energia no ncleo dos indutores
constante, isto obriga que as variaes de corrente nos indutores respeite a relao
N1 I1MAX I1MIN N 2 I 2 MAX I 2 MIN
(9.53)
Aplicando a relao 9.53 equao 9.51, temos
I 2 MAX I 2 MIN
N 2 VCC VT T
N1
L1
(9.54)
Resolvendo o sistema formado pelas equaes 9.52 e 9.54, e lembrando que L1 L2 N1 N 2 ,

temos que a tenso de sada no modo contnuo
2
VS VCC VT
N 2
Vd
N1 1
(9.55)
No modo descontnuo, temos I1MIN 0 e I 2 MIN 0 , e o descarregamento de L2 ocorre no intervalo
1T , menor que 1 T . As equaes 9.52 e 9.54 so re-escritas como

I 2 MAX
VS Vd 1T
L2
(9.56)
I 2 MAX
N 2 VCC VT T
N1
L1
(9.57)
Solucionando o sistema de equaes 9.56 e 9.57, temos que a tenso de sada no modo descontnuo
dada por
VS VCC VT
N 2
Vd
N11
130
(9.58)
A fronteira entre os dois modos de operao ocorre em I 2 MIN 0 e 1 1 . A corrente mdia

que circula pela carga pode ser calculada com base na Fig. 9.11, e dada por
I 2 MAX I 2 MIN 1
IS
(9.59)
Solucionando o sistema de equaes 9.54, 9.55 e 9.59, temos
N 2 1 VS Vd
N1
VCC VT
2 VCC VT T
(9.60)
L1
2 VS Vd I S
1 VS Vd T
(9.61)
L2
2I S
(9.62)
Neste conversor, o parmetro uma especificao de projeto, ou seja, deve ser arbitrado.
As condies necessrias para garantir a operao em modo contnuo so as mesmas do conversor
Boost, mas podemos escolher o MIN. Desta forma temos
N 2 1 MIN VS Vd
N1 MIN VCCMAX VT
2
MIN
VCCMAX VT T
(9.63)
L1
2 VS Vd I SMIN
1 MIN VS Vd T
(9.64)
L2
2 I SMIN
(9.65)
Pela equao 9.55, podemos calcular o MAX, fazendo VCC VCCMIN , ou seja,
MAX
VT N 2
V
1 CCMIN
VS Vd N1
(9.66)
De forma similar ao conversor Boost, o modo descontnuo garantido, escolhendo o MAX, e

aplicando as condies VCC VCCMIN e I S I SMAX , ou seja,
N 2 1 MAX VS Vd
N1 MAX VCCMIN VT
2
MAX
VCCMIN VT T
(9.67)
L1
2 VS Vd I SMAX
1 MAX VS Vd T
(9.68)
L2
2 I SMAX
(9.69)
O capacitor de filtragem calculado da mesma forma que no conversor Boost, ou seja,
CS
I SMAX MAX T
Vripple
(9.70)
O transistor e o diodo tambm devem ser dimensionados, segundo as correntes e tenses que esto
submetidos. Vamos considerar somente o modo de operao descontnuo, pois as correntes e tenses
de pico so, na maioria das vezes, maiores que no modo contnuo. Desta forma, se dimensionarmos o
131
transistor e o diodo para operarem no modo descontnuo, tambm estaro dimensionados para o modo
contnuo, com margem de segurana mais alta.
A corrente de pico ICpico no transistor coincide com o pico de corrente no indutor L1, e alcanada
quando MAX e VCC VCCMIN . Portanto, temos pela 9.51 que
I Cpico
VCCMIN VT MAX T
L1
A corrente mdia no transistor obtida pelo valor mdio da corrente no indutor L1, ou seja,
IC
2
T
VCCMIN VT MAX
2 L1
A tenso mxima no transistor ocorre durante o descarregamento de L2, quando a tenso reversa de
L1 se soma da fonte. Desta forma, pela relao de espiras, temos
VCMAX VCCMAX
N1
Vd VS
N2
A corrente mdia que circula pelo diodo a mesma da carga, ou seja,
I d I SMAX
A corrente de pico no diodo a corrente mxima do indutor L2, ou seja,
I dpico I 2 MAX
VT N1 MAX T
V
N1
I1MAX CCMIN
N2
L1 N 2
A tenso reversa Vdr no diodo equivale variao mxima de tenso no indutor L1 refletida para L2
e somada com a tenso de sada. Atravs da relao de espiras, temos
Vdr VS
N2
VCCMAX VT
N1
A Tabela 9.4 resume as equaes de projeto do conversor Flyback.

Tabela 9.4: Equaes de projeto do conversor Flyback.
CONVERSOR FLYBACK
CONTNUO
VS VCC VT
DESCONTNUO
N 2
Vd
N1 1
VS VCC VT
N 2 1 MIN VS Vd
N1 MIN VCCMAX VT
N 2 1 MAX VS Vd
N1 MAX VCCMIN VT
2
MIN
VCCMAX VT T
2
L1
2 VS Vd I SMIN
1 MIN VS Vd T
MAX
2
MAX
VCCMIN VT T
2
L1
L2
N 2
Vd
N11
2 VS Vd I SMAX
1 MAX VS Vd T
2
L2
2 I SMIN
1
VT N 2
V
1 CCMIN
VS Vd N1
MIN
132
2 I SMAX
2 L1 I SMIN VS Vd
T
VCCMAX VT
CS
I SMAX MAX T
Vripple
CS
I SMAX MAX T
Vripple
TRANSISTOR E DIODO
I Cpico
IC
VCCMIN VT MAX T
L1
2
VCCMIN VT MAX
T
2 L1
VCMAX VCCMAX
N1
Vd VS
N2
I d I SMAX
I dpico
VCCMIN VT N1 MAX T
Vdr VS
L1 N 2
N2
VCCMAX VT
N1
O dimensionamento do transistor e diodo dos outros conversores similar ao Flyback.

Exemplo: Projetar um conversor Flyback que opere no modo descontnuo, e atenda s especificaes
abaixo:
1. 100V VCC 155V .

2. 100mA I S 5 A .
3. MAX 0.5 .
4. Vripple 100mV .
5. Frequncia de chaveamento f S 40kHZ .
6. Tenso de sada VS 5V .
7. VT 0 e Vd 1V .
Soluo:
Usaremos as equaes da Tabela 9.4.
Passo 1:
Determinao da relao de espiras.
N 2 1 MAX VS Vd 1 0.5 5 1
0.06
0.5 100 0
N1 MAX VCCMIN VT
N1
16.7
N2
Passo 2:
Clculo dos indutores.

2
MAX
VCCMIN VT T
2
L1
2 VS Vd I SMAX
0.52 100 0 1 40 103

2
2 5 1 5
133
1.04 103 L1 1.04mH
1 MAX VS Vd T 1 0.5 5 1 1 40 103

2
L2
25
2 I SMAX
3.75 106 L 2 3.75 H
Passo 3:
Clculo do capacitor de filtragem.
CS
I SMAX MAX T 5 0.5 1 40 103
625 106 CS 625 F

100 103
Vripple
Passo 4:
Clculo das correntes de pico e mdia no coletor do transistor.

A corrente de pico no transistor determinada pela mxima variao de tenso no indutor L1, no
intervalo de carregamento MAX. Portanto, temos
I1MAX
VCCMIN VT MAX T 100 0 0.5 1 40 103 1.2

1.04 103
L1
I Cpico 1.2 A
A corrente mdia dada pela rea da corrente de carregamento, ou seja,

IC
MAX I1MAX
2
0.5 1.2
0.3
2
I C 0.3 A
Passo 5:
Clculo da tenso mxima no coletor do transistor.

A tenso mxima no coletor do transistor ocorre durante o descarregamento de L2, quando a tenso
reversa de L1 se soma da fonte.
VCMAX VCCMAX
N1
Vd VS 155 16.7 1 5 255.2 VCMAX 255.2V
N2
Passo 6:
Clculo das correntes mdia mxima e pico do diodo.

A corrente mdia que circula pelo diodo a mesma da carga, ou seja,
I d I SMAX 5
Id 5 A
A corrente de pico no diodo a corrente mxima do indutor L2, ou seja,

I dpico I 2 MAX
N1
I1MAX 16.7 1.2 20
N2
I dpico 20 A
Passo 7:
Clculo da tenso reversa mxima no diodo.

A tenso reversa Vdr no diodo equivale variao mxima de tenso no indutor L1 refletida para L2
e somada com a tenso de sada. Atravs da relao de espiras, temos
Vdr VS
9.5
N2
VCCMAX VT 5 0.06 155 0 14.3 Vdr 14.3V
N1
Conversor Forward
Conforme analisado anteriormente, o conversor Buck atua como abaixador de tenso. Se

desejarmos elevar tenso com esta estrutura, devemos promover algumas modificaes. O conversor
Forward uma verso modificada do Buck, que permite elevao e reduo de tenso. O circuito
bsico encontra-se na Fig. 9.12. Verificamos facilmente que o circuito composto por um conversor
Buck, mas com alimentao fornecida atravs do sistema de indutores acoplados L1, L2 e L3.
134
Considerando acoplamento unitrio, durante a conduo do transistor, a tenso VCC VT

transferida ao indutor L2 pela relao de espira N 2 N1 . Descontando a queda de tenso Vd1 no diodo
D1, temos que a tenso va t no modo contnuo dada pelo grfico da Fig. 9.13(a). Constatamos que
a tenso de alimentao, da seo correspondente ao conversor Buck, N 2 N1 VCC VT Vd 1 .
N1 : N3 : N2
Va
D2
Vs
.
L3
L1
L2 I2
Cs
Is
I1
D1
Vcc
Rb
Q
Vp
Fig. 9.12: Conversor Forward.
(a)
(b)
Fig. 9.13: Tenso de alimentao modificada: (a) modo contnuo; (b) modo descontnuo.
As equaes de projeto so as mesmas do conversor Buck, mas trocando
VCC VT
por
N 2 N1 VCC VT Vd 1 , ou seja,
N
VS 2 VCC VT Vd 1 Vd 1 , para o modo contnuo

N1
N2
VS
VCC VT Vd1 1 Vd , para o modo descontnuo
1 N1
1
(9.71)
Entretanto, devemos determinar o valor mximo do , que neste caso menor que 1. Isto se deve
aos indutores acoplados. Quando o transistor ligado, o indutor L1, alm de fornecer potncia carga,
acumula um pouco de energia no ncleo. Esta energia deve ser totalmente descarregada quando o
135
transistor desligado. Este procedimento realizado pelo indutor L3, que fora a passagem de uma
corrente pelo diodo e a fonte de alimentao, devolvendo a energia acumulada fonte. Observe que,
durante o carregamento de L1, o indutor L3 polariza o diodo D2 reversamente, e durante o corte do
transistor, L2 polariza D1 inversamente, mas L3 polariza D2 diretamente. Portanto, no carregamento de
L1, devemos ter
VCC VT T
L1
(9.72)
No descarregamento de L3, pela relao de espiras, temos
N1 1 VCC Vd 2 T
N3
L3
(9.73)
onde 1T o tempo que L3 necessita para descarregar totalmente.

N3 VCC VT
N1 VCC Vd 2
(9.74)
Sabemos que 1 1 , e aplicando esta condio equao 9.74, lembrando que
VCCMIN VCC VCCMAX , devemos ter
MAX
N 3 VCCMAX VT
1
N1 VCCMAX Vd 2
(9.75)
N3
N1
1 MAX
V
V
MAX CCMAX T
VCCMAX Vd 2
(9.76)
Aplicando a condio VCC VCCMIN equao 9.71, tambm temos que
MAX
VS Vd
N2
VCCMIN VT Vd 1 Vd
N1
(9.77)
ou de forma melhor
VS Vd
Vd 1 Vd
N2
N1 MAX VCCMIN VT VCCMIN VT
(9.78)
As equaes 9.76 e 9.78 sugerem que MAX deve ser uma especificao de projeto.
importante observar que, em regime permanente, MAX ocorre em VCC VCCMIN , mas na
equao 9.75, usamos MAX em VCC VCCMAX . Isto pode acontecer quando o conversor passa por
um transiente, por exemplo, uma mudana brusca no consumo da carga, ou na tenso de alimentao.
A Tabela 9.5 resume as equaes de projeto do conversor Forward.
Tabela 9.5: Equaes de projeto do conversor Forward.
CONVERSOR FORWARD
CONTNUO
DESCONTNUO
N2
VS 2 VCC VT Vd 1 Vd 1
VS
VCC VT Vd 1 1 Vd
1 N1
N1
136
VS Vd
Vd 1 Vd
N2

N3
N1
MAX
VS Vd
Vd 1 Vd
N2
1 MAX
VCCMAX VT
VCCMAX Vd 2
N2
VCCMAX VT Vd 1 VS T
N1
N3
N1
VS Vd
L
2 I SMIN 2 VCCMAX VT Vd 1 Vd
N1
VS Vd
N2
VCCMAX VT Vd 1 Vd
N1
N2
VCCMIN VT Vd 1 VS T
N1
VS Vd
0L
N2
VCCMAX VT Vd 1 Vd T 2
CS 1
2
4 LVripple
MIN
MAX
1 MAX
VCCMAX VT
VCCMAX Vd 2
CS
MIN
2 I SMAX 2 VCCMIN VT Vd 1 Vd
N1
N2
VCCMAX VT Vd 1 Vd T 2
N1
4 2 LVripple
I SMIN L VS Vd
N2
N
T
VCCMAX VT Vd 1 VS 2 VCCMAX VT Vd 1 Vd
N1
N1
Note que os valores dos indutores no esto definidos. Isto razovel, pois quaisquer valores
servem, desde que as relaes de espiras corretas sejam respeitadas. Entretanto, devemos escolher os
menores valores possveis, para termos as menores dimenses. Esta escolha feita, considerando a
energia armazenada no ncleo dos indutores como um percentual, pr-definido, da energia transferida
carga no intervalo de chaveamento.
9.6
Dimensionamento do Ncleo
O ncleo dos indutores usados nas fontes chaveadas , em geral, de ferrite, devido s elevadas
frequncias, e so dimensionados em funo do mximo fluxo magntico, para evitar a saturao.
Normalmente, usamos ncleos retangulares e toroidais, conforme a Fig. 9.14a e b respectivamente.
Os ncleos toroidais so menores e mais eficientes, devido distribuio mais uniforme do campo
magntico, mas a confeco dos indutores mais trabalhosa. Na maioria das aplicaes usamos
ncleos retangulares.
(a)
(b)
Fig. 9.14: Ncleo do transformador: a) retangular; b) toroidal.

Um resultado bastante conhecido do eletromagnetismo mostra que o campo magntico dentro de
um ncleo fechado
137
2 E
Aef l
(9.79)
onde
1. a permeabilidade magntica do material;
2. E a energia acumulada no indutor;
3. l o comprimento mdio do caminho magntico;
4. Aef a rea efetiva do ncleo, por onde podemos concentrar todo o fluxo, como se o ncleo
fosse um toride.
Portanto, sabendo a energia mxima EMAX acumulada no ncleo, e o mximo campo magntico
BMAX que o material suporta sem saturao, escolhemos um ncleo segundo os parmetros Aef e l, de
forma a atender a equao 9.80.
2 EMAX
Aef l
BMAX
(9.80)
O clculo da energia mxima acumulada simples. Por exemplo, considere o conversor Flyback.
No intervalo de tempo T, a carga e o diodo consomem a quantidade de energia
EMAX I SMAX Vd VS T , que deve ser o mesmo valor armazenado pelo ncleo, no mesmo intervalo T.
9.7
Fonte de Tenso VCC
A fonte de tenso VCC, pode ser uma bateria ou um retificador de meia onda ou onda completa, com
filtro capacitivo, ligado diretamente rede eltrica, conforme a Fig. 9.15a e b.
+
+
Vrede
CF
Vrede
Vcc
CF
Vcc
_
(a)
(b)
Fig. 9.15: Retificador com filtro capacitivo: a) meia onda; b) onda completa.
Chamando fF a frequncia da rede eltrica, podemos calcular o capacitor CF pela energia perdida
durante o intervalo de descarga. O capacitor CF se carrega a cada intervalo de tempo TF 1 f F (meia
onda) ou TF 1 2 f F (onda completa). Neste intervalo, a tenso no capacitor varia de VCCMIN a

VCCMAX, e a variao de energia dada por
1
1
2
2
E CF VCCMAX
CFVCCMIN
2
2
(9.81)
Esta quantidade de energia tem que ser equivalente ao consumo do conversor no intervalo TF.
Considerando que, no intervalo de chaveamento TF, a potncia mdia mxima consumida pelo
conversor seja PMAX , a energia consumida dada por
E PMAX TF
(9.82)

CF
2P
T
V
MAX F
2
2
CCMAX
CCMIN
138
(9.83)
Como exemplo, considere o conversor Flyback projetado no item 9.4, onde VCCMIN 100V e
VCCMAX 155V . A potncia mdia mxima consumida pelo conversor
PMAX I SMAX Vd VS 5 1 5 30W
Considerando um retificador de onda completa, e a rede de 60Hz, o capacitor de filtragem
CF
2 30 2 60
155
1002
CF 35.7 F
139
Captulo 10
Conversores Digital-Analgico e Analgico-Digital
Todo sistema digital que, de certa forma, interage com o meio fsico, necessita de uma interface
analgica-digital (ADC) e ou digital-analgica (DAC). Os ADCs convertem um sinal de tenso ou
corrente em um registro binrio, que pode ser processado digitalmente. Os resultados de um
processador digital, por exemplo um filtro digital, ou sistema de controle, muitas vezes so sadas
analgicas. Portanto, necessrio um DAC, que um dispositivo capaz de converter um registro
binrio em um sinal de tenso ou corrente.
A preciso dos processadores digitais pode ser to grande quanto desejarmos, bastando aumentar o
nmero de bits, a velocidade de processamento e aprimorar os algoritmos. Entretanto, de nada adianta
a preciso quase absoluta no processamento, se os ADCs e DACs so imprecisos. Portanto,
fundamental o projeto de ADCs e DACs que atendam a preciso exigida pelos processadores. Para
atender esta exigncia, existem muitas estruturas para implementao de ADCs e DACs, onde as
caractersticas principais so: a velocidade de converso, a linearidade, a faixa dinmica e o nvel de
rudo.
10.1 Conversor Digital-Analgico com Rede R-2R

Este tipo de DAC, muito usado, utiliza uma rede resistiva R-2R, para converter o dado binrio em
analgico. A principal caracterstica da rede R-2R, que a resistncia vista por cada resistor 2R
sempre 2R, conforme mostrado na Fig. 10.1.
Fig. 10.1: Conversor DAC com rede R-2R.

As chaves analgicas so comandadas pelos sinais lgicos Dk. Quando Dk 0 , a chave conecta o
resistor 2R ao terra, e quando Dk 1 , a conexo feita ao terra virtual do opamp. O nmero N de
chaves o nmero de bits do conversor.
A tenso de referncia VR, estabelece a faixa de tenso de sada do conversor. Analisando o
circuito, verificamos que as tenses nos ns so
140
VN 1
V
V
V
VR
V
V
V
VN 2 N 1 R VN 3 N 2 R VN n N n 1 Rn
2
2
4
2
8
2
2
Fazendo a substituio N n k , temos que

Vk
VR k
2
2N
(10.1)
Pela equao 10.1 determinamos facilmente as correntes Ik, ou seja,

Ik
VR
2k
2R2N
(10.2)
A corrente total ITotal que entra no terra virtual do opamp, dada por
N 1
N 1
V N 1
V
ITotal Dk I k R N Dk 2k N R1 Dk 2k
2 R k 0
k 0
k 0 2 R 2
Portanto, a tenso de sada Vo

Vo
VR R f
N 1
Dk 2k
2 N 1 R k 0
(10.3)
Verificamos na equao 10.3, que a tenso de sada Vo exatamente o nmero binrio

DN 1 DN 2 D0 multiplicado pela constante VR R f 2 N 1 R , que pode ser ajustada para a faixa de
valores desejada.
Os DACs so usados em processadores digitais de sinais (DSP), e como parte de alguns circuitos
conversores analgico-digitais.
10.2 Circuito Sample-Hold

Devemos sempre especificar dois parmetros bsicos nos conversores analgico-digitais, a taxa de
amostragem e o tempo de converso. A taxa de amostragem deve respeitar a frequncia de Nyquist, ou
seja, devemos amostrar com pelo menos o dobro da mxima frequncia do sinal. Todo ADC necessita
de um determinado intervalo de tempo para realizar a converso. Durante este intervalo, o sinal deve
ser esttico na entrada do conversor. Para esta finalidade, usamos o circuito sample-hold da Fig. 10.2.
O sinal vP t est sincronizado com o clock do conversor. Quando vP t est em nvel lgico alto, a
chave S fecha, e o sinal vin t aplicado ao capacitor. No momento em que vP t vai ao nvel lgico
baixo, a chave abre e o capacitor retm o valor de vin t , exatamente no momento da abertura da
chave. O sinal deve ser retido no capacitor por um intervalo de tempo suficiente para realizar a
converso. A cada ciclo de fechamento e abertura da chave o processo se repete, conforme a Fig. 10.3.
S
Vin(t)
+
C
Vp(t)
Fig. 10.2: Circuito sample-hold.
141
Vs(t)
Fig. 10.3: Sinal amostrado.
10.3 Conversor Analgico-Digital Com Rampa Digital

Neste conversor, como nos prximos que sero apresentados, assumiremos que o sinal vS t
oriundo de um sample-hold.
O ADC de rampa digital utiliza um DAC de N bits, um contador binrio de N bits, um comparador
de tenso, e uma lgica de controle que gera os pulsos de clock e reset, conforme a Fig. 10.4. No
incio da converso, a lgica de controle envia um pulso de reset, que inicia o contador em zero
D 000 0 . A cada ciclo de clock, o contador incrementado e o nmero binrio D convertido
pelo DAC para a tenso Vo. Quando Vo imediatamente superior a vS t , o sinal EC (end of
conversion) vai ao nvel lgico alto, informando que o um resultado de converso vlido D est
disponvel na sada do contador. A lgica de controle ao receber o sinal EC, reinicia o processo de
converso. O diagrama de sinais encontra-se na Fig. 10.5.
Vo
+
DAC de N bits
Vs(t)
DN-1 DN-2
D0
Contador de N bits
Reset
Clock
Lgica de Controle
Fig. 10.4: ADC com rampa digital.
142
EC
Fig. 10.5: Diagrama de sinais do ADC com rampa digital.

Este tipo de conversor lento (alguns kHz), e muito sensvel aos erros nos resistores da rede R2R. O tempo mximo de converso TCmax ocorre para o maior valor de vS t , e
TCmax 2 N Tck
(10.4)
onde Tck o perodo do clock. A frequncia de amostragem fS deve ser considerada

fS
(10.5)
TCmax
10.4 Conversor Analgico-Digital Por Aproximaes Sucessivas

O esquema bsico de um ADC por aproximaes sucessivas encontra-se na Fig. 10.6. Este ADC
composto por um registrador de deslocamento de N bits, um registrador de aproximaes sucessivas
(SAR) (simplesmente um latch), um DAC e um comparador de tenso.
Re gis trador
de
De s locam e nto
Clock
BN-1
BN-2
EC
B0
SAR
DN-1
DN-2
DAC de N bits
D0
Vo
+
Vs(t)
Fig. 10.6: ADC por aproximaes sucessivas.

O mecanismo de converso segue os passos abaixo:
1. Inicialmente o 1 aplicado entrada do registrador de deslocamento. A cada bit convertido, o
1 deslocado uma posio. Ento, inicialmente BN 1 1 e BN 2 BN 3 B0 0 .
2. O bit mais significativo na sada do SAR, DN-1, inicialmente igualado a 1, enquanto os
restantes so igualados a 0.
3. Como a sada do SAR controla o DAC, e inicialmente D 1000 0 , a sada do DAC
Vo VMAX 2 N 1 2 N 1 , onde VMAX corresponde tenso mxima na sada do DAC, ou seja,
quando D 11111 .
143
4. A tenso vS t comparada com Vo. Se Vo maior que vS t , a sada do comparador 1, e o

bit DN-1 igualado a 0. Se Vo menor que vS t , a sada do comparador 0, e o bit DN-1
mantido em 1.
5. O 1 aplicado ao registrador de deslocamento deslocado uma posio, ou seja, o bit BN 2 1 ,
e os restantes iguais a zero.
6. O bit DN-2 igualado a 1, enquanto DN 3 DN 4 D0 0 , e DN-1 continua com o valor
anterior. A sada do DAC passa a ser
Vo 3 VMAX 2 N 1 2 2 N 1 , se DN 1 1 .
Vo VMAX 2 N 1 2 2 N 1 , se DN 1 0 , ou
7. A tenso vS t comparada com Vo. Se Vo maior que vS t , o bit DN-2 igualado a 0, caso
contrrio, mantido em 1.
8. O processo continua, at que todos os bits do registrador de deslocamento sejam percorridos,
quando ento, temos na sada do SAR o resultado da converso. Neste momento, o sinal EC
assume nvel lgico alto, sinalizando o final da converso. O procedimento reiniciado, e
outra converso realizada.
Este conversor relativamente rpido (alguns MHz), pois necessita somente de N ciclos de clock,
para qualquer valor de vS t . O tempo de converso sempre
TC NTck
(10.6)
e a frequncia de amostragem equivale a

fS
1
TC
(10.7)
10.5 ADC de Rampa Simples

O ADC de rampa simples um conversor de fcil implementao, e boa preciso. composto por
um integrador, um comparador de tenso, um contador de N bits, um latch de N bits e uma lgica de
controle. O circuito bsico encontra-se na Fig. 10.7.
EC
S
C
Reset
R
-
Vs(t)
Vo2
Lgica
de
-Vref
Contador de N bits
Clock
Vo1
BN-1 BN-2
B0
Latch de N bits
Controle
DN-1 DN-2
D0
Fig. 10.7: ADC de rampa simples.

Inicialmente, o capacitor encontra-se descarregado, e o contador iniciado em B 000 0 . A
tenso de referncia Vref aplicada ao integrador negativa e, portanto, a tenso Vo1 uma rampa no
tempo dada por
Vo1
t
Vref
1
Vref d
t
RC 0
RC
144
(10.8)
Enquanto a sada Vo1 menor que vS t , Vo2 igual a 1 e a lgica de controle aplica sinais de clock
ao contador, que acumula a contagem. Quando Vo1 maior que vS t , Vo2 igual a 0 e o contador
para a contagem, transferindo o resultado da converso para o latch de sada. Neste momento, o sinal
EC assume nvel lgico 1, por um determinado intervalo de tempo, fechando a chave S, que
descarrega o capacitor. O processo tem incio novamente, e outra converso realizada.
O tempo de converso TC dado pelo intervalo no qual Vo1 varia de zero a vS t , portanto
TC RC
vS t
(10.9)
Vref
Considerando que o pulso de clock possui perodo Tck, a contagem final do contador, e
consequentemente o valor da converso
T
D int C
Tck
vS t RC
int
Vref Tck
(10.10)
O maior tempo de converso ocorre quando D 2 N 1 , ou seja,

TCmax 2 N 1 Tck
(10.11)
A frequncia de amostragem fS deve considerada

fS
(10.12)
TCmax
Este conversor, embora preciso, muito lento (alguns Hz), e muito usado em voltmetros digitais.
10.6 ADC de Rampa Dupla

O ADC de rampa simples muito sensvel s variaes de R e C, conforme podemos verificar na
equao 10.10. O ADC de rampa dupla tem por objetivo eliminar a impreciso gerada por estes
componentes. O circuito bsico encontra-se na Fig. 10.8.
EC
S2
C
-Vref
S1
Reset
R
-
Vs(t)
CO
Contador de N bits
Clock
Vo1
Vo2
Lgica
de
B0
BN-1 BN-2
Latch de N bits
Controle
DN-1 DN-2
D0
Fig. 10.8: ADC de rampa dupla.

Inicialmente o capacitor est descarregado, e a chave S1 conecta a fonte vS t ao integrador.
Portanto, o sinal Vo1 uma rampa no tempo, dada por
Vo1
t
v t
1
vS d S
t
RC 0
RC
145
(10.13)
A lgica de controle aplica pulsos de clock, com perodo Tck, ao contador, que incrementa de 0 at
2 . Portanto, neste intervalo Vo1 varia de zero a vS t 2 N Tck RC . Aps receber 2 N pulsos de clock,
o contador volta a condio inicial B 000 0 , e a sada CO vai ao nvel lgico alto, que comuta a
chave S1 para Vref . O contador conta os pulsos de clock at o momento em que Vo 2 1 . Esta
N
condio alcanada quando Vo1 0 . Neste momento, a lgica de controle carrega o resultado da
contagem no latch, e reinicia o contador. A sada EC vai ao nvel lgico alto, que fecha a chave S2 e
descarrega o capacitor. O intervalo de tempo T que Vo1 gasta para variar de vS t 2 N Tck RC a zero
Vref
RC
vS t 2 N Tck
RC
0 T 2 N Tck
vS t
Vref
(10.14)
O resultado da converso dado por

N vS t
T
D int
int 2
Vref
Tck
(10.15)
O tempo mximo de converso dado por
TCmax 2 N Tck 2 N 1 Tck 2 N 1 1 Tck
(10.16)
e a frequncia de amostragem fS deve ser considerada

fS
TCmax
(10.17)
Verificamos na equao 10.15, que o resultado da converso no depende da constante RC e do

perodo do clock. Este conversor muito preciso, mas lento.
10.7 Conversor Flash

O conversor flash usado em sistemas onde o tempo de converso muito pequeno, osciloscpios
digitais, vdeos digitais, etc. Uma forma simples de implementao de um ADC de N bits, a
utilizao de 2 N comparadores e um codificador binrio. Considere como exemplo o ADC de 2 bits
da Fig. 10.9. A tenso Vref dividida em partes iguais pela rede de resistores. As tenses V1, V2, V3 e
Vref so usadas como referncias pelos comparadores, e so dadas por Vk Vref k 4 . As sadas dos
comparadores definem a posio da tenso vS t em relao s tenses de comparao. As sadas so
aplicadas ao codificador binrio, que apresenta o resultado da converso em D1D0, sendo que a sada
OVF indica o overflow na converso. A Tabela 10.1 apresenta a lgica de converso.
146

Vref
A
OP4
V3
OP3
+
R
V2
OP2
+
OVF
D1
D0
V1
CODIFICADOR BINRIO
OP1
+
R
Vs(t)
Fig. 10.9: Conversor flash de 2 bits.
Tabela 10.1: Tabela de converso do ADC flash.

CONDIO
OVF
D1
D0
vS t V1
V1 vS t V2
V2 vS t V3
V3 vS t Vref
vS t Vref
Este tipo de conversor muito rpido, trabalha na faixa de centenas de MHz. O tempo de
converso determinado pelo slew-rate dos comparadores de tenso, e a velocidade de propagao do
sinal no circuito combinacional. Entretanto, existem alguns inconvenientes. So necessrios 2N
resistores idnticos, o que difcil de obter com preciso. So necessrios tambm, 2N comparadores
de tenso, e uma lgica combinacional grande. Estes fatores levam a um consumo elevado de
potncia, e a uma rea grande de integrao (circuito integrado).
De forma geral, podemos representar o ADC de N bits como na Fig. 10.10, onde as tenses de
comparao so dadas por
Vk
k
V ; k 1, , 2 N 1
N ref
2
O codificador binrio pode ser implementado por uma memria de 2N posies.
147
(10.18)
Fig. 10.10: Conversor flash de N bits.
10.8 Conversor
Os conversores so largamente usados nos circuitos integrados que realizam processamento
misto analgico-digital de sinais, e em circuitos de comunicaes. Estes conversores amostram o sinal
a uma taxa muito acima do limite de Nyquist, mas com um nmero de bits muito pequeno, na maioria
das aplicaes somente 1 bit. O diagrama de blocos do conversor encontra-se na Fig. 10.11.
INTEGRADOR
u(kT)
Vs(kT)
DELAY
1bit ADC
y (kT)
q(kT)
-1
1bit DAC
Fig. 10.11: Diagrama de blocos do conversor .

O sinal de entrada vS t amostrado em intervalos de tempo T. Portanto, podemos considerar a
entrada do ADC como vS kT . Os conversores ADC e DAC de 1 bit so simplesmente
comparadores, que determinam se o sinal est abaixo ou acima de um determinado valor de referncia.
Analisando o diagrama de blocos, verificamos que a sada u kT do integrador dada por
u kT vS kT T q kT T u kT T
(10.19)
que a integral discreta do erro vS kT q kT .

Como o ADC de 1 bit, natural que exista uma discrepncia grande entre u kT e y kT , que
devida ao erro de quantizao Qe kT gerado pelo ADC. Portanto, podemos assumir que
Qe kT y kT u kT
ou de forma melhor
148
u kT y kT Qe kT
(10.20)
Podemos interpretar Qe kT como sendo uma fonte de rudo introduzido no sistema, e

substituindo a equao 10.20 em 10.19, temos
y kT Qe kT vS kT T q kT T y kT T Qe kT T
(10.21)
Por simplicidade, sem perder generalidade, podemos considerar a sada do DAC q kT y kT , e

aplicando esta condio equao 10.21, temos finalmente
y kT vS kT T Qe kT Qe kT T
(10.22)
Aplicando a transformada Z equao 10.22, temos
Y z VS z z 1 1 z 1 Qe z
Notamos claramente que Y z composto pelo sinal VS z atrasado de um intervalo de
amostragem, mais o rudo Qe z modulado pela funo 1 z 1 . Podemos representar Y z por
Y z X z N z , onde X z VS z z 1 o sinal desejado, e N z 1 z 1 Qe z o rudo.
comum aproximar o erro de quantizao Qe kT por um rudo branco, com densidade espectral
de potncia SQQ T N 0 2 . Lembrando que z e jT , temos que a densidade espectral de potncia
do sinal desejado S XX T , e a do rudo dada por
S NN T 1 cos T N 0
(10.23)
Verificamos no grfico da Fig. 10.12 que a potncia do rudo cresce com a frequncia, significando
que a relao sinal rudo (SN) degrada com o aumento da frequncia.
Fig. 10.12: Grfico das densidades espectrais de potncia do sinal desejado e rudo.
Assumindo que a mxima frequncia do sinal de entrada seja max, podemos calcular a relao
sinal rudo por
max
SN max
0
max
S XX T d
S NN T d
max
max
S XX T d
1 cos T N d
0
N 0 max
S XX T d
N sin maxT
0
T
(10.24)
possvel fazer a relao sinal rudo to grande quanto desejarmos, bastando reduzir T ou, de
forma equivalente, aumentar a frequncia de amostragem. Entretanto, como se tratam de sinais
amostrados, devemos avaliar a potncia dos sinais at metade da frequncia de amostragem 1 2T .
Portanto, para estabelecermos a SN calculada na equao 10.24, devemos aplicar o sinal de sada a um
filtro passa-baixas que elimine todas as componentes de frequncia acima de max, e para esta tarefa,
empregamos um filtro digital de N bits. Obrigatoriamente, na sada do filtro, obtemos um sinal
149
digitalizado com N bits. Evidentemente, a SN deve ser compatvel com a faixa dinmica do filtro, ou
seja,
SN 2 N
(10.25)
10.8.1 Implementao do Conversor a Capacitor Chaveado

O conversor facilmente implementado na tecnologia de capacitores chaveados (SC), conforme
apresentado na Fig. 10.13. Neste tipo de circuito so necessrios dois sinais de clock, chamados de
fase 1 e 2, que comandam as chaves analgicas, abrindo-as e fechando-as. Cada fase possui largura
T 2 ; portanto, um intervalo de amostragem T corresponde a duas fases.
2
1
Vs(kT)
S2
S4
1
C3
u(kT)
C1
S1
Vs(t)
C2
y (kT)
S3
Vref
2
S6
S5
C4
q(kT)
Fig. 10.13: Conversor a capacitor chaveado.

O sinal vS t amostrado pelo sample-hold, formado pela chave S1 e o capacitor C3, durante a fase
2. Portanto, o sinal de sada deve ser avaliado na fase 2.
Neste circuito, temos y kT q kT , e o conversor ADC de 1 bit um comparador de tenso, em
torno de Vref.
Para a anlise do circuito, usaremos a nomenclatura 1 x para representar as variveis (tenso,
corrente ou carga) observadas na fase 1, e 2 x para a fase 2. O intervalo entre as fases 2 e 1 T 2 , que
equivale a z 1 2 no domnio da transformada Z.
No tempo da fase 1, todas as chaves comandadas por ela esto fechadas, enquanto as outras
permanecem abertas, e temos o circuito equivalente da Fig. 10.14.
Neste momento, os capacitores C1 e C2 acumulam as cargas 1 Q1 C1 1VS z e 1 Q2 C2 1U z
respectivamente. Observamos que a tenso 1VS z a mesma medida na fase 2 anterior, ou seja,
1VS z 2VS z z
1
2
(10.26)
Portanto, temos que a carga acumulada em C1 equivale a

1
Q1 C1 2VS z z
1
2
(10.27)
As outras equaes do circuito so

1U z 2 U z z
1Y z 1 Q z 2Y z z
150
1
2
1
2
2Q z z
(10.28)
1
2
(10.29)
V z 1Q z 2 Q z z
1 4
1
2
(10.30)
C2
Vs(z)
U(z)
C1
C3
Y (z)
Vref
V4(z)
+
V4(z)
C4
Q(z)
Fig. 10.14: Circuito equivalente na fase 1.

No tempo da fase 2, todas as chaves comandadas por ela fecham, enquanto as outras abrem, e
temos o circuito equivalente da Fig. 10.15. Agora, o capacitor C1 acumula a carga
2
Q1 C1 2V4 z
(10.31)
Temos tambm que

2V4 z 1V4 z z
1
2
(10.32)
C2
Vs(z)
Vs(z)
U(z)
C1
C3
Y (z)
Vref
Q(z)
V4(z)
+
-
C4
Fig. 10.15: Circuito equivalente na fase 2.

A variao da carga em C1 calculada pelas equaes 10.27 e 10.31, ou seja,
2 Q1 2 Q1 1 Q1 z
1
2
C1 2V4 z C1 2VS z z 2 z
1
2
(10.33)
Esta variao de carga integralmente transferida ao capacitor C2, que passa a acumular a carga
2 Q2 C2 1U z z
1
2
1
1
C1 2V4 z C1 2VS z z 2 z 2
Portanto, a tenso 2U z dada por
151
(10.34)

2U z
1
1
1

C
Q2
C
1U z z 2 1 2V4 z 1 2VS z z 2 z 2
C2
C2
C2
(10.35)
Substituindo as equaes 10.28, 10.32 em 10.35, temos
2
z
2U z 2U z z
1
2
1
1
1

C
C
1 1V4 z z 2 1 2VS z z 2 z 2
C2
C2
(10.36)
Finalmente, substituindo a equao 10.30 em 10.36, temos

2
U z 2U z z 1
C1
1
2VS z z 1
2Q z z
C2
(10.37)
Retornando ao domnio do tempo, e fazendo C1 C2 , temos que na fase 2
u kT vS kT T q kT T u kT T
(10.38)
Verificamos facilmente que as equaes 10.38 e 10.19 so idnticas, mostrando que o circuito
desempenha a funo do conversor .
152
Captulo 11
Phase Locked Loop (PLL)
A ideia central do PLL controlar a frequncia e a fase de um VCO, atravs de um sinal de
referncia com fase in t . O diagrama de blocos do PLL encontra-se na Fig. 11.1.
Fig. 11.1: Diagrama de blocos do PLL.

O sinal vin t Ain f in in t aplicado ao detector de fase (PD), juntamente com o sinal
vo t Ao f o o t vindo do VCO. As funes fin e f o so peridicas em 2 , e com

amplitude igual a 1. A sada do detector de fase um sinal de tenso proporcional ao erro
e t in t o t , ou seja,
vd t kd e t kd in t o t
onde kd a constante de ganho do detector de fase. O circuito do detector de fase , de forma geral, um
multiplicador. Portanto, o sinal de sada possui componentes harmnicas indesejveis em altas
frequncias, e por este motivo, vd t aplicado a um filtro passa-baixas, chamado loop-filter (LF). O
sinal vC t na sada do loop-filter aplicado ao VCO, que o integra, e produz o sinal
vo t Ao f o o t , com fase o t ko vC d .
t
Conforme podemos notar, o PLL um sistema de realimentao negativa que utiliza a fase como
sinal de controle.
Como em todo sistema de malha fechada, devemos garantir a estabilidade da rede, e respeitar as
amplitudes mximas admitidas pelos amplificadores.
Existem vrias estruturas para a implementao do detector de fase, e todas possuem uma faixa de
deteco, que pode ser linear ou no, conforme a Fig. 11.2. Portanto, devemos respeitar o maior erro
de fase admissvel pelo detector.
153
Fig. 11.2: Curva de deteco de fase.

Normalmente, os detectores de fase trabalham com multiplicaes ou operaes lgicas com os
sinais vin t e vo t . Estes procedimentos levam a sinais vd t com largo espectro de frequncias,
mas com valores em baixas frequncias aproximadamente proporcionais ao erro de fase. O loop-filter
fundamental para eliminar as componentes em altas frequncias, que fatalmente levariam VCO a um
funcionamento catico.
O VCO tambm possui uma faixa de operao, uma frequncia mxima e mnima em funo da
tenso de controle, conforme a Fig. 11.3.
Fig. 11.3: Faixa de atuao do VCO.
11.1 Funo de Transferncia do PLL

Podemos atribuir a cada bloco do PLL uma funo de transferncia, ou seja: o loop-filter
representamos pela funo passa-baixas F s ; o detector de fase, simplesmente pela constante kd; o
VCO pelo integrador ko s , pois a frequncia a derivada da fase, ou seja, o t d o t dt . Desta
forma, pelo diagrama da Fig. 11.1, temos as relaes:
o s
k k F s
H s o d
in s
s ko k d F s
(11.1)
e s
s
in s s ko kd F s
(11.2)
VC s
in s
skd F s
s ko k d F s
sH s
ko
(11.3)
11.2 Loop-Filter
O loop-filter uma das partes mais importantes do PLL, pois define a estabilidade e o desempenho
do circuito. Os filtros mais empregados so os de primeira ordem com ganho DC unitrio (passivo), e
154
com ganho DC infinito (ativo). A Tabela 11.1 apresenta os dois tipos de filtros, com as respectivas
funes de transferncia.
Tabela 11.1: Implementao do Loop-Filter.
Loop-Filter Passivo
Loop-Filter Ativo
R1
V1(s)
R2
V2(s)
R3
R1
V1(s)
R3
R2
s z 1
s p 1
V2(s)
F s
F s
s z 1
s p
z CR2
z CR2
p C R1 R2
p CR1
As funes de transferncia que caracterizam o PLL dependem do tipo de loop-filter usado, e

encontram-se na Tabela 11.2.
Tabela 11.2: Funes de transferncia do PLL, de acordo com o tipo de loop-filter.
Loop-Filter Passivo
Loop-Filter Ativo
1 12
2

s 1
o s Q ko k d
H s
in s
s 2 1 s 12
Q
1
s 12
o s
Q
H s
in s s 2 1 s 2
1
s2
e s
s2
in s s 2 1 s 2
1
p
e s
in s s 2 1 s 2
1
1
2
2Q
2 1 s2 1 s
ko
VC s ko Q ko kd
in s
s 2 1 s 12
Q
1
Q
VC s
in s
ko k d
ko Q
s2
1
ko k d
1
z
p
ko k d
s2
1
Q
ko k d
1 z
p R1 R2 C
p R1C
z R2C
z R2C
155
12
ko
s 12
Verificamos facilmente que H s uma funo de transferncia passa-baixas, e temos que a

frequncia de corte 3dB (atenuao de 3dB), dada por
2
3db
1
1 1
2 1 1
2
2Q
2Q
(11.4)
Este resultado vlido para PLL com loop-filter ativo e passivo, sendo que para o loop-filter
passivo devemos ter z ko kd 1 .
comum usarmos Q 1
2 para obter a resposta ao degrau mais rpida e sem overshoot.
11.3 Erro em Regime Permanente para um Degrau de Fase

Conforme discutido anteriormente, para o funcionamento correto do PLL, o erro de fase deve estar
dentro da faixa de atuao do detector de fase. Portanto, esta condio deve ser garantida para o tipo
de sinal aplicado ao PLL.
Considerando a entrada um degrau de fase
in t u t in s
temos, pela funo de transferncia do erro de fase, que
e s
s ko k d F s
(11.5)
O erro em regime permanente pode ser calculado pelo teorema do valor final, ou seja,
lim y t lim sY s
t
(11.6)
s 0
Aplicando a equao 11.6 a 11.5, temos
s
lim e t lim s e s lim
0
t
s 0
s 0 s k k F s
o d
O erro de fase igual a zero, significa que o PLL est funcionando corretamente, e o sinal de sada
do VCO possui a mesma fase e frequncia do sinal de entrada.
11.4 Erro em Regime Permanente para um Degrau de Frequncia

Um degrau de frequncia in t u t implica em uma rampa de fase, pois a frequncia a
derivada da fase, ou seja,
t
in t u t in s
0
s2
(11.7)
Substituindo a equao 11.7 na funo de transferncia do erro de fase, e aplicando o teorema do

valor final, temos
lim e t lim s e s lim
t
s 0
s 0 s k k F s
o d
ko kd F 0
Sabendo que, para o loop-filter passivo,
(11.8)
F 0 1 , pela equao 11.8, temos que
e ko kd . Considerando emax o mdulo do maior erro de fase que o detector consegue

medir, devemos ter ko kd e max .
156
Entretanto, para o loop-filter ativo, F 0 , e o erro de fase em regime permanente e 0 .

Neste caso, o PLL consegue rastrear qualquer degrau de frequncia, desde que a frequncia do sinal de
entrada permanea dentro da faixa admitida pelo VCO.
Em ambos os casos, a frequncia do VCO idntica a do sinal de entrada.
Em regime transitrio, os resultados no so obtidos de forma to imediata, pois e t muito
dependente da ordem do filtro F s , e normalmente usamos anlise numrica. Em geral, com
Q 1
2 , os transitrios so suaves.
11.5 VCO com Offset

comum encontrarmos VCOs com offset de frequncia, ou seja, com uma tenso vC t 0 o VCO
oscila em o. Isto equivalente a somar uma tenso Vo a vC t , conforme o diagrama da Fig. 11.4.
Fig. 11.4: VCO com offset.

Lembrando que a transformada de Laplace da constante Vo Vo s , e definindo o koVo , temos
o s H s in s
e s
VC s
1 H s
s in s
s2
s
s ko k d F s
sH s
ko
in s
(11.9)
H s
ko s
(11.10)
(11.11)
11.6 Parmetros Caractersticos do PLL

O PLL deve ser dimensionado em funo do tipo de sinal que ir rastrear. Nos itens seguintes,
vamos definir trs parmetros bsicos que so usados para caracterizar o PLL: o hold-in range, lock-in
range e pull-in range.
11.6.1 Hold-in Range

O hold-in range o maior desvio de frequncia, em relao o, que pode ser aplicado ao sinal de
entrada, sem que o PLL perca o sincronismo. Esta variao deve ser suave, para que no haja
overshoot no transiente. O hold-in range calculado como o erro de regime permanente do degrau de
frequncia, ou seja,
ko k d F 0
Sabendo que o erro de fase deve estar no intervalo emax e emax , devemos ter
157
emax
emax
ko k d F 0
ko kd F 0 emax
Portanto, temos
Hold in Range ko kd F 0 emax
(11.12)
Devemos observar que o VCO pode no suportar a variao de frequncia acima. Neste caso, o
hold-in range passa a ser definido pela mxima variao de frequncia do VCO.
11.6.2 Lock-in Range

Quando um sinal de entrada in t , com frequncia prxima de o, aplicado ao PLL, este se
comporta como se estivesse em sincronismo e in t fosse um degrau de frequncia. O lock-in range
a maior variao de frequncia para a qual o PLL sincroniza instantaneamente. Este parmetro mais
restritivo que o erro em regime permanente do degrau de frequncia, pois exige que o erro de fase
esteja dentro da faixa de atuao do detector, mesmo durante o perodo transitrio. Esta anlise s
pode ser feita manualmente para o loop-filter de ordem zero, ou seja, F s 1 . Ordens mais elevadas
exigem anlise numrica.
Considerando o diagrama da Fig. 11.4, temos que o sinal de sada do PLL no tempo dado por
t
o t o tu t ko kd e d o 0 u t
(11.13)
Sabendo que o erro de fase e t in t o t , e considerando in t in tu t , aplicando

estes resultados equao 11.13, temos
t
e t in t o t in o tu t ko kd e d o 0 u t
(11.14)
A condio de sincronizao instantnea impe que a derivada do erro de fase, em relao ao

tempo, seja igual a zero ( d e t dt 0 ).
Aplicando esta condio equao 11.14, temos
0 in o ko kd e t 0 ko kd e t
Assumindo que o mximo erro de fase seja emax, temos que max ko kd emax , ou de forma
equivalente
Lock in Range ko kd emax
(11.15)
Para o loop-filter de ordem igual a zero, o ganho de malha do PLL, ko kd F s , constante em toda
faixa de frequncia. Podemos considerar, de forma aproximada, que o PLL com loop-filter de ordem
maior que zero, se comporta como no caso anterior, mas com ganho de malha igual a ko kd F . Esta
aproximao razovel, pois, para variaes rpidas em in t , o loop-filter possui ganho reduzido.
No caso dos filtros apresentados na Tabela 11.1, o ganho em altas frequncias dado por
F z p . Desta forma, temos
Lock in Range ko kd F emax
158
(11.16)
11.6.3 Pull-in Range

Durante o lock-in range, o PLL entra em sincronismo com o sinal de entrada logo no primeiro
ciclo. Entretanto, existe uma faixa de frequncia, ko kd F emax ko kd F 0 emax , na qual o
PLL sincroniza, mas aps alguns ciclos do sinal de entrada. Esta faixa chamada pull-in range, e
determinada empiricamente.
11.7 Aplicaes do PLL

As aplicaes do PLL so inmeras, mas estudaremos somente algumas, que esto dentro do
contexto desta apostila.
11.7.1 Demodulao de Frequncia
Supondo um sinal de entrada vin t cos 0 t x d aplicado ao PLL, com VCO

t
possuindo frequncia de offset 0, a tenso de sada

VC s
sH s
ko
in s
H s
ko s
(11.17)
sendo que
in s
0
s
X s
s
(11.18)
VC s
H s
ko
X s
(11.19)
Sabendo que H s um filtro passa baixas, e dimensionando sua frequncia de corte acima da
mxima frequncia de x t , podemos fazer a aproximao
VC s
X s vC t
x t
ko
ko
(11.20)
Verificamos facilmente na equao 11.20 que vC t o sinal de FM demodulado.

Devemos tomar o cuidado de manter o erro de fase sempre menor que o valor mximo permitido
pelo detector de fase. O erro mximo de fase e s dado por
e s
VC s
F s kd
H s
F s k d ko
X s
X s
s F s k d ko
Admitindo que x t cos t , devemos ter, para toda faixa de frequncia do sinal de entrada, que
e t emax
emax
j F j kd ko
(11.21)
Considerando o loop-filter ativo, a equao 11.21 resume-se a
p
emax
z ko k d
Exemplo: Projetar um demodulador de FM com PLL, com as seguintes especificaes:
Sinal de FM
159
(11.22)
1.
2 75kHz .
2. 0 2 10.7 MHz .
3.
x t 1 .
4. FM estreo com faixa de frequncia de 0 a 53kHz.
Caractersticas do PLL
1.
e .
2.
kd 0.8 .
3.
ko 26.9 106 - com este valor, o VCO aceita uma variao de 2 1 106 rd s em torno da
frequncia central.
4. Frequncia de offset do VCO igual a 2 10.7MHz , com tenso de offset Vo 2.5V .

5. Loop-filter ativo.
6. Alimentao de 5V.
O circuito encontra-se na Fig. 11.5. Vamos assumir que vin t uma funo do tipo
vin t f 0t x d .
t
R2
PD
-Vc(t)
C1
R3
R1
R3
R3
Vc(t)+Vo
Vin(t)
Vo
2.5V
VCO
Fig. 11.5: Demodulador de FM.

Para suavizar a resposta transiente, vamos considerar Q 1
frequncia de corte dada por
2 . Da equao 11.4, temos que a
3db
1
1 1
2 1 1
2
2Q
2Q
1
1
3
2 53 10 1 1
1 1 1 161.8 103 rd s
2
2
1
1
2
2
2
Das equaes da Tabela 11.1, temos
ko k d
161.8 103
26.9 106 0.8
p
160
p 822 106
1 z
1
2
2
z 17.5 106
161.8 103 z
Escolhendo C1 10nF , temos
z R2 C1 17.5 10 6 R2 10 10 9 R2 1750
p R1C1 822 106 R1 10 109 R1 82.2 103

Fazendo a verificao do erro mximo de fase, testamos a equao 11.22, ou seja,
p
z ko k d
emax
822 106 2 75 103

1 103
3
6
17.5 10 26.9 10 0.8
onde verificamos que o detector de fase opera corretamente.

O sinal de sada dado pela equao 11.20, ou seja,
vC t
2 75 103
x t vC t
x t vC t 0.018 x t
ko
26.9 106
11.7.2 Modulador de Frequncia e Fase

O esquema da Fig. 11.6 funciona como modulador de frequncia ou de fase, dependendo de onde
conectamos o sinal de modulao. Para a modulao PM utilizamos o sinal VP s , enquanto para FM
utilizamos VF s . Conforme estudado anteriormente, nos moduladores PM e FM consideramos
max vP t 1 e max vF t 1 .
Fig. 11.6: Modulador de fase e frequncia.

Analisando o diagrama de blocos, temos que
o s H s in s
ko 1 H s
s
Vo s
ko 1 H s
s
VF s
H s
kd
VP s
(11.23)
e s 1 H s in s
ko 1 H s
s
Vo s
ko 1 H s
s
VF s
H s
kd
VP s
(11.24)
Para funcionar como modulador, o sinal in t deve ser peridico e com frequncia estabilizada,
sem qualquer tipo de modulao, ou seja, in t 0t . A tenso vo t deve ser contnua ( vo t Vo ),
pois determina a frequncia de offset do VCO em 0, e 0 koVo . Aplicando estas condies s
equaes 11.23 e 11.24, temos
161
o s
0
s
e s
ko 1 H s
s
ko 1 H s
s
VF s
VF s
H s
kd
H s
kd
VP s
VP s
(11.25)
(11.26)
11.7.2.1 Modulador de Fase
O modulador de fase obtido fazendo VF s 0 . Aplicando esta condio s equaes 11.25 e

11.26, obtemos
o s
0
s
H s
kd
VP s
(11.27)
e s
H s
kd
VP s
(11.28)
Dimensionando a frequncia de corte de H s acima da mxima frequncia do sinal modulador
VP s , podemos aproximar a equao 11.27 por
o s
0
s
VP s
kd
cuja representao no domnio do tempo
o t 0t
vP t
(11.29)
kd
Verificamos na equao 11.29, que a sada do VCO exatamente um sinal modulado em fase, e
com desvio de fase 1 kd .
11.7.2.2 Modulador de Frequncia
Fazendo VP s 0 , obtemos o modulador de frequncia. Esta condio aplicada s equaes 11.25

e 11.26 implica em
o s
0
s
ko 1 H s
s
VF s
(11.30)
e s
ko 1 H s
s
VF s
(11.31)
Como o filtro H s passa-baixas, a funo de transferncia 1 H s passa-altas, e com

frequncia de corte inferior prxima frequncia de corte superior de H s . Dimensionando a
frequncia de corte de H s consideravelmente abaixo da mnima frequncia de VF s , podemos
considerar
1 H s
aproximadamente constante na faixa de passagem de VF s . Portanto,
podemos aproximar a equao 11.30 por
o s
0
s
ko
VF s
s
Diferenciando a equao 11.32, obtemos a frequncia o s , dada por

162
(11.32)
o s
0
s
koVF s
cuja representao no tempo
o t 0 k o vF t
(11.33)
Verificamos facilmente na equao 11.33 que a sada do VCO exatamente um sinal modulado em
frequncia, e com desvio de frequncia ko .
Com esta tcnica de modulao de FM, podemos obter frequncia de portadora extremamente
estvel, bastando usar um oscilador a cristal para gerar o sinal in t .
11.7.3 Modulador FM com Multiplicador de Frequncia

Um procedimento muito comum nos sistemas de modulao FM, consiste em utilizar um oscilador
a cristal com frequncia 0, e gerar um sinal de FM com portadora em N0. Isto facilmente realizado
pelo sistema da Fig. 11.7. Neste caso, a sada do VCO conectada a um divisor por N.
Fig. 11.7: Modulador FM com multiplicador de frequncia.

Podemos considerar o VCO e o divisor como sendo um novo VCO com constante ko ko N .
Desta forma, as equaes desenvolvidas no item 11.7.2.2 so aplicadas diretamente ao sistema da Fig.
11.7. Portanto, temos
o t 0 kovF t
Se considerarmos oN t a sada, a frequncia
oN t N 0 NkovF t
(11.34)
Verificamos na equao 11.34 que a frequncia da portadora N0, e o desvio de frequncia

Nko .
O projeto deste modulador feito como no item 11.7.2.2, simplesmente considerando ko no lugar
de ko.
11.7.4 Sintetizador de Frequncias

O sintetizador de frequncias um circuito capaz de gerar frequncias muito precisas, segundo
uma determinada programao. Os sintonizadores digitais de rdio so exemplos tpicos de
sintetizadores de frequncias. O esquema basicamente o mesmo do item 11.7.3, mas sem o sinal
modulador, conforme a Fig. 11.8.
163
Fig. 11.8: Sintetizador de frequncias.

O sinal de entrada in t gerado por um oscilador a cristal com frequncia 0, e a sada oN t ,
com frequncia N0. O divisor por N simplesmente um contador programvel.
11.7.5 Sintetizador de Frequncias com Prescaler

Os sintetizadores podem ser usados para gerar frequncias muito elevadas, na faixa de centenas de
MHz e alguns GHz. Os contadores programveis, devido complexidade dos circuitos lgicos, no
conseguem operar nestas faixas de frequncias. A soluo para este problema o uso de divisores
fixos (no programveis), com circuitos lgicos simples, mas rpidos, chamados prescalers. A
configurao bsica encontra-se na Fig. 11.9.
Fig. 11.9: Sintetizador de frequncias com prescaler.

A frequncia de sada oN NP 0 , e a programao feita a cada intervalo de frequncia
oN P 0 .
11.7.6 Sintetizador de Frequncias com Prescaler de Mdulo P+Q

O sintetizador com prescaler apresentado no item anterior, possui o inconveniente da frequncia de
sada variar em saltos de P 0 . Quando P grande, no caso de frequncia de sada muito elevada, a
resoluo do sintetizador muito ruim. Para solucionar este problema, usamos um prescaler de
mdulo duplo. Este tipo de prescaler faz a diviso por P ou P+Q, segundo um sinal de controle. O
circuito que emprega este tipo de prescaler est representado na Fig. 11.10.
164
Fig. 11.10: Prescaler de mdulo P+Q.

Os divisores A e N so programveis, sendo que N A . Inicialmente, SN 0 e SA 0 . Com
SA 0 , o prescaler est programado para dividir por P+Q. A contagem tem incio, com a aplicao
do sinal de entrada com frequncia oN. Os contadores A e N so incrementados simultaneamente a
cada P+Q ciclos do sinal oN. Quando a contagem em A completada, ocorre o transbordamento do
contador e SA 1 . Nesta condio, o prescaler reiniciado e programado para dividir por P. A
contagem continua at completar o contador N, quando ocorre o transbordamento e SN 1 , quando
ento, o processo reinicia. Entretanto, o contador N j havia acumulado a contagem de A, restando
apenas N A para completar. O nmero de ciclos D do sinal oN necessrios para um ciclo de
trabalho completo
D P Q A N A P D QA NP
Verificamos que, para cada ciclo de sada, em o, devemos ter D ciclos em oN. Portanto, a
frequncia de entrada
oN QA NP o
(11.35)
Normalmente usamos Q 1 , e a equao 11.35 torna-se
oN A NP o
(11.36)
Verificamos na equao 11.36 que a frequncia oN pode ser ajustada a cada intervalo o. Portanto,
basta escolher o valor apropriado de o, para dimensionar a resoluo do sintetizador de frequncias.
O sinal de RESET deve ser um pulso muito estreito, e gerado a cada transio de SN. O circuito
formado pelos inversores e a porta ou-exclusivo, realizam esta tarefa. Considerando o atraso de
propagao do sinal nas portas inversoras, temos o diagrama de sinais da Fig. 11.11.
Fig. 11.11: Pulso de RESET.

Este sintetizador pode ser incorporado ao modulador FM, permitindo o ajuste digital da frequncia
da portadora, conforme a Fig. 11.12.
165
Fig. 11.12: Modulador FM com sintetizador de frequncias.
11.8 Detectores de Fase

Existem vrios tipos de detectores de fase, cada um com caractersticas distintas. Vamos estudar
somente trs detectores, que abrangem as classes existentes.
11.8.1 Detector de Fase por Multiplicao Analgica

Este tipo de detector utiliza um multiplicador analgico (clula de Gilbert), para estimar a
diferena de fase entre dois sinais, conforme a Fig. 11.13.
Clula de Gilbert
Vin(t)
Vd(t)
Vo(t)
Fig. 11.13: Detector de fase por multiplicao analgica.

Considerando vin t Ain cos 0 t e vo t Ao cos 0 t , a tenso vd t dada por
vd t Ao Ain cos 0 t cos 0 t
Ao Ain
cos cos 2 0t
2
(11.37)
Assumindo que a sada do detector aplicada a um filtro passa-baixas, que elimina as componentes
de frequncia na faixa de 20, podemos aproximar a equao 11.37 por
vd t
Ao Ain
cos
2
(11.38)
e cujo grfico encontra-se na Fig. 11.14.

Verificamos que a faixa de atuao do detector 0 , e a tenso de sada vd zero quando o
erro de fase 2 . Quando usado em um PLL, o sincronismo ocorre com diferena de fase igual a
2 . Podemos notar tambm que a curva de deteco de fase no linear e decrescente.
O detector por multiplicao rpido, mas muito dependente da amplitude e da forma de onda dos
sinais.
166
Fig. 11.14: Grfico da tenso de sada do detector, em funo do erro de fase.
11.8.2 Detector de Fase com Ou-Exclusivo

Este detector necessita que as formas de onda sejam quadradas e simtricas. O circuito bsico
encontra-se na Fig. 11.15.
Vin(t)
Vd(t)
Vo(t)
Fig. 11.15: Detector de fase com ou-exclusivo.

O grfico da Fig. 11.16 mostra a tenso de sada vd t em funo da diferena de fase dos sinais
de entrada.
Fig. 11.16: Grfico de tenso de sada em funo da diferena de fase.

A diferena de fase entre vin t e vo t dada por
2T
T
Aplicando vd t a um filtro passa-baixas, obtemos o valor mdio, que dado por

167
(11.39)
vd t
2 AT
T
(11.40)

vd t
(11.41)
A equao 11.41 mostra que a curva de deteco de fase linear, e a faixa de atuao do detector
0 , conforme a Fig. 11.17. Quando usado em um PLL, este detector deve estabelecer o
sincronismo com erro de fase 2 , e possvel estabelecer o sincronismo em frequncias harmnicas.
O detector com ou-exclusivo rpido, mas muito dependente da simetria da onda quadrada.
Fig. 11.17: Curva de deteco de fase.
11.8.3 Detector de Fase Sequencial com Flip-Flop

Este detector muito verstil pois possui uma ampla faixa de deteco, e insensvel assimetria
dos sinais de entrada. O circuito bsico encontra-se na Fig. 11.18, onde os flip-flops tipo D so
sensveis transio positiva.
1
F1
D
Vin(t)
Vd(t)
CLK Q
RESET
D
Vo(t)
CLK Q
F2
Fig. 11.18: Detector de fase sequencial com flip-flop.

Para analisar o circuito, vamos considerar inicialmente que a sada Q de cada flip-flop est em 0, e
os sinais de entrada representados pelos grficos da Fig. 11.19.
A entrada vo t est atrasada em fase em relao a vin t . Isto significa que vin t sobe antes de
vo t , sendo Q1 1 e Q2 0 . Quando vo t sobe, a sada Q2 troca de estado, Q2 1 , e rapidamente o

sinal de RESET pe as sadas Q1 e Q2 em nvel 0. O que se observa em Q2 um pulso extremamente
rpido. Entretanto, Q1 permanece alto pelo intervalo de tempo T. O processo se repete a cada perodo
T dos sinais de entrada.
Se vo t estiver adiantada em relao a vin t , fcil deduzir que os grficos de Q1 e Q2 so
permutados.
168
A diferena de fase entre vin t e vo t dada por
2T
T
e a diferena de fase estimada pelo valor mdio de vd t .

Quando 0 , vd t corresponde ao valor mdio de Q1. Entretanto, quando 0 , vd t
corresponde ao valor mdio negativo de Q2. Portanto, podemos considerar
vd t
(11.42)
Fig. 11.19: Formas de onda dos sinais de entrada e sada.

Este detector linear, insensvel a assimetria dos sinais dos sinais de entrada, e possui faixa de
atuao muito ampla, 2 2 , conforme a Fig. 11.20.
Uma caracterstica interessante, e muito til, deste circuito, que tambm funciona como detector
de frequncia, ou seja, quando a diferena de frequncia dos sinais de entrada muito alta, gerando
erro de fase fora da faixa de atuao, vd t aponta o sinal de maior frequncia. Esta propriedade
garante que o PLL sempre entra em sincronismo, evidentemente respeitando a faixa de operao do
VCO.
Fig. 11.20: Faixa de atuao do detector de fase.
169

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Eletrnica IV

Fernando Antnio Pinto Barqui

Material no disponvel para publicao

Material no disponvel para publicao

4.1.2 Transformao Capacitor Paralelo-Srie com Resistor ..................................................... 45

Exemplo de Projeto .............................................................................................................. 57

Osciladores Senoidais .......................................................................................................................... 61

Material no disponvel para publicao

7.2 Demodulador AM por Deteco de Valor Mdio de Envoltria.............................................. 98

Conversor Digital-Analgico com Rede R-2R .................................................................. 140

Circuito Sample-Hold ........................................................................................................ 141

Conversor Analgico-Digital Com Rampa Digital ............................................................ 142

Conversor Analgico-Digital Por Aproximaes Sucessivas ............................................ 143

ADC de Rampa Simples .................................................................................................... 144

ADC de Rampa Dupla ....................................................................................................... 145

Conversor Flash ................................................................................................................. 146

Conversor ..................................................................................................................... 148

10.8.1 Implementao do Conversor a Capacitor Chaveado ................................................ 150

Funo de Transferncia do PLL ....................................................................................... 154

Loop-Filter ......................................................................................................................... 154

Erro em Regime Permanente para um Degrau de Fase...................................................... 156

Erro em Regime Permanente para um Degrau de Frequncia ........................................... 156

VCO com Offset ................................................................................................................ 157

Parmetros Caractersticos do PLL .................................................................................... 157

Material no disponvel para publicao

11.6.1 Hold-in Range .................................................................................................................. 157

Aplicaes do PLL ............................................................................................................. 159

11.7.1 Demodulao de Frequncia ............................................................................................ 159

Detectores de Fase ............................................................................................................. 166

11.8.1 Detector de Fase por Multiplicao Analgica ................................................................ 166

Material no disponvel para publicao

Material no disponvel para publicao

Portanto, um amplificador com potncia de sada de 100W e eficincia de 50%, desperdia

Material no disponvel para publicao

Fig. 1.1: Amplificador de tenso.

Fig. 1.2: Operao em classe A.

Vo t VCC I C t RL VCC I Cq RL I m sin t RL

Vo t VCC I C t RL VCq vo t VCq Vm sin t

VCC VCq Vm sin t

e a potncia instantnea entregue pela fonte

A potncia instantnea entregue carga RL dada por

Material no disponvel para publicao

e cujo valor mdio

VCEsat Vo min t VCq Vm

Pela soluo do sistema de equaes 1.9, obtemos

Substituindo 1.10 em 1.6 e 1.8, obtemos

Finalmente, temos para a eficincia mxima terica do amplificador classe A a expresso

Material no disponvel para publicao

A eficincia obtida das equaes 1.15 e 1.16, ou seja:

Este valor consideravelmente melhor que o anterior, mas a implementao do indutor no

Fig. 1.3: Amplificador classe A com indutor.

Fig. 1.4: Amplificador classe B.

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Fig. 1.5: Corrente e tenso na carga do amplificador classe B.

Fig. 1.6: Amplificador classe B com compensao para VBE.

De posse das equaes 1.18 e 1.19 obtemos a eficincia

Entretanto, devemos considerar a possibilidade de Vm VCC , devido ao VCEsat e a outros fatores.

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Fig. 1.7: Potncia mdia dissipada no transistor.

1.2.2 Distoro Harmnica

A THD calculada pela equao 1.25.

Desconsiderando o nvel DC, temos

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