UNIVERSIDADE DE BRASLIA

FACULDADE DE TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELTRICA

CONVERSOR TENSO-CORRENTE EM TECNOLOGIA

CMOS PARA UM CONVERSOR ANALGICO/DIGITAL DE
UM SISTEMA EM CHIP

GENIVAL MARIANO DE ARAUJO

ORIENTADOR: JOS CAMARGO DA COSTA

DISSERTAO DE MESTRADO EM ENGENHARIA ELTRICA

PUBLICAO: PPGENE.DM 359/08

BRASLIA/DF: DEZEMBRO 2008

 UNIVERSIDADE DE BRASLIA
FACULDADE DE TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELTRICA

CONVERSOR TENSO-CORRENTE EM TECNOLOGIA

CMOS PARA UM CONVERSOR ANALGICO/DIGITAL DE
UM SISTEMA EM CHIP

GENIVAL MARIANO DE ARAUJO

DISSERTAO SUBMETIDA AO DEPARTAMENTO DE

ENGENHARIA ELTRICA DA FACULDADE DE TECNOLOGIA DA
UNIVERSIDADE DE BRASLIA COMO PARTE DOS REQUISITOS
NECESSRIOS PARA A OBTENO DO GRAU DE MESTRE.

APROVADO POR:
__________________________________________
Prof. Jos Camargo da Costa,
(Orientador)

__________________________________________
Prof. Alexandre Ricardo Soares Romariz
(Examinador Interno)

__________________________________________
Prof. Raimundo Carlos Silvrio Freire
(Examinador Externo)

BRASLIA/DF, 05 DE DEZEMBRO DE 2008

ii
 FICHA CATALOGRFICA
ARAUJO, GENIVAL MARIANO DE
Conversor Tenso-Corrente em Tecnologia CMOS para um Conversor Analgico/Digital de um
Sistema em Chip [Distrito Federal] 2008.
xvii, 74p., 210 x 297 mm (ENE/FT/UnB, Mestre, Dissertao de Mestrado) Universidade de
Braslia. Faculdade de Tecnologia.
Departamento de Engenharia Eltrica
1.Conversor tenso-corrente 2.Referncia de corrente
3.Conversor A/D 4.Sistemas em chip
I. ENE/FT/UnB II. Ttulo (srie)

REFERNCIA BIBLIOGRFICA
ARAUJO, G. M. (2008). Conversor Tenso-Corrente em Tecnologia CMOS para um
Conversor Analgico-Digital de um Sistema em Chip. Dissertao de Mestrado em
Engenharia Eltrica, Publicao PPGENE.DM-359/08, Departamento de Engenharia
Eltrica, Universidade de Braslia, Braslia, DF, 74p.

CESSO DE DIREITOS
AUTOR: Genival Mariano de Araujo
TTULO: Conversor Tenso-Corrente em Tecnologia CMOS para um Conversor
Analgico/Digital de um Sistema em Chip
GRAU: Mestre ANO: 2008

concedida Universidade de Braslia permisso para reproduzir cpias desta dissertao

de mestrado e para emprestar ou vender tais cpias somente para propsitos acadmicos e
cientficos. O autor reserva outros direitos de publicao e nenhuma parte dessa dissertao
de mestrado pode ser reproduzida sem autorizao por escrito do autor.

____________________________
Genival Mariano de Araujo
EQ 09/11 Bloco B casa 01 Setor Oeste Gama
72.425-095 Braslia DF Brasil.

iii
AGRADECIMENTOS

Ao Senhor Deus por mais esse importante passo na minha vida.

Ao meu orientador, professor Jos Camargo pela dedicao e trabalho durante
todos esses anos.
Aos colegas do LPCI/LTSD, Gilmar Beserra, Heider Marconi, Hlder Henrique,
Joo Vtor, Jos Edil, Letcia Maia, Vtor Soares, pelas contribuies e pelo timo
ambiente de trabalho.
s colegas Auxiliadora Souza, Rachel Jaensch e Virna Albornoz, pelo constante
incentivo.
minha esposa River que sempre me apoiou incondicionalmente.

iv
Quanto mais acredito na cincia, mais acredito em Deus.
O universo inexplicvel sem Deus.
(Albert Einstein)

v
RESUMO

CONVERSOR TENSO-CORRENTE EM TECNOLOGIA CMOS PARA UM

CONVERSOR ANALGICO/DIGITAL DE UM SISTEMA EM CHIP

Autor: Genival Mariano de Araujo

Orientador: Jos Camargo da Costa

Programa de Ps-graduao em Engenharia Eltrica

Braslia, dezembro de 2008.

Este trabalho apresenta o desenvolvimento do projeto de um conversor tenso-corrente que

ser agregado a uma interface analgica de um sistema em chip. O conversor V-I, como
ser chamado, responsvel pela converso dos sinais de tenso, provenientes de um
circuito condicionador de sinais, em sinais de corrente antes de serem entregues a um
conversor analgico-digital (conversor A/D).

Todo desenvolvimento do projeto foi feito na tecnologia CMOS 0,35m utilizando

programa CAD para captura de esquemtico, simulao, verificao de regras de projeto,
comparao leiaute x esquemtico e extrao de parasitas. A metodologia utilizada foi a de
desenvolvimento de projeto analgico, partindo de uma hierarquia de blocos at chegar a
um nvel de hierarquia mais alto.

vi
ABSTRACT

VOLTAGE TO CURRENT CONVERTER IN CMOS TECHNOLOGY FOR AN

ANALOG/DIGITAL CONVERTER OF A SYSTEM ON CHIP

Author: Genival Mariano de Araujo

Supervisor: Jos Camargo da Costa

Programa de Ps-graduao em Engenharia Eltrica

Braslia, December 2008.

This work presents the design of a voltage-to-current converter that will be aggregated to
an analog interface of a system-on-chip. The V-I converter, as it will be called, is
responsible for converting the voltage signals acquired from a signal conditioner circuit
into current signals before delivering them to an analog-to-digital converter (A/D
converter).

The design was developed based on 0.35 m CMOS process technology using Cadence
EDA software for schematic capture, simulation, design rules check, layout versus
schematic comparison and parasitic resistence and capacitance extraction. A bottom-up
analog design methodology was used, i.e., the blocks were implemented and then
integrated in the final system.

vii
SUMRIO

1 - INTRODUO .............................................................................................................. 1

1.1. OBJETIVO .......................................................................................................... 3

1.2. CONTEDO E ORGANIZAO .................................................................... 3

2 - REVISO BIBLIOGRFICA ..................................................................................... 4

2.1 Conversor Analgico/Digital................................................................................... 4

2.2 Conversor Tenso-Corrente ................................................................................... 5
2.3 Referncias de Corrente ........................................................................................ 12

3 METODOLOGIA DE PROJETO ............................................................................. 16

4 PROJETO ELTRICO .............................................................................................. 19

4.1 ESPECIFICAES GERAIS ................................................................................ 19

4.2 TECNOLOGIA E AMBIENTE DE DESENVOLVIMENTO ............................ 20
4.3 ESCOLHA DA TOPOLOGIA ............................................................................... 20
4.3.1 Estratgia para o conversor V-I ................................................................... 22
4.3.2 Topologia do ncleo do conversor V-I ......................................................... 24
4.3.3 Dimensionamento dos componentes do ncleo do conversor V-I.............. 26
4.3.4 Especificaes da referncia de corrente ..................................................... 29
4.3.5 Escolha da topologia da referncia de corrente .......................................... 29
4.3.6 Dimensionamento dos componentes da referncia de corrente ................. 32
4.3.7 Especificaes do estgio de sada ................................................................ 34
4.3.8 Escolha da topologia do estgio de sada ..................................................... 34
4.3.9 Dimensionamento doestgio de sada ........................................................... 37
4.3.10 Conversor V-I completo .............................................................................. 38
4.3.11 O chip de teste .............................................................................................. 39

5 - RESULTADOS E DISCUSSO ................................................................................. 42

5.1 CONVERSOR TENSO-CORRENTE COMPLETO ...................................... 42

6 - CONCLUSES E RECOMENDAES .................................................................. 46

REFERNCIAS BIBLIOGRFICAS ............................................................................ 47

viii
APNDICE A - CLCULO DO RESISTOR DA REFERNCIA DE CORRENTE 50

APNDICE B - CIRCUITO ELTRICO DO CONVERSOR V-I .............................. 51

APNDICE C - SIMULAO DO NCLEO DO CONVERSOR V-I ....................... 53

APNDICE D - SIMULAO DA REFERNCIA DE CORRENTE ........................ 55

APNDICE E - LEIAUTES DAS ESTRUTURAS DO CHIP DE TESTE .................. 60

E.1 NCLEO DO CONVERSOR V-I ......................................................................... 58

E.2 REFERNCIA DE CORRENTE .......................................................................... 59
E.3 PRIMEIRO ESTGIO DE SADA ...................................................................... 59
E.4 SEGUNDO ESTGIO DE SADA ....................................................................... 60
E.5 CONVERSOR TENSO CORRENTE COMPLETO ....................................... 61

ix
LISTA DE FIGURAS

Figura 1.1: Estao base e estaes de campo ................................................................. 1

Figura 1.2: Estao de campo e ns ................................................................................... 2

Figura 1.3: Estrutura de um n com atuador ................................................................... 2

Figura 1.4: Estrutura da interface analgica .................................................................... 3

Figura 1.5: Arquitetura de um conversor cclico com controle digital, interfaces ....... 5

Figura 2.1: Conversor V-I - transistor MOS com resistor de dreno .............................. 5

Figura 2.2: Conversor V-I com transistor de canal longo ............................................... 6

Figura 2.3: Conversor V-I com referncia de corrente .................................................... 7

Figura 2.4: Conversor V-I com circuito de polarizao................................................... 8

Figura 2.5: Topologia escolhida para o ncleo do conversor V-I ................................... 9

Figura 2.6: Grfico V x I das sadas dos conversores V-I descritos.............................. 10

Figura 2.7: Conversor V-I com amp-op ........................................................................... 11

Figura 2.8: Referncia de corrente com espelho de corrente Widlar ........................... 12

Figura 2.9: Referncia de corrente com compensao de temperatura, tenso de

alimentao e parmetros de processo ........................................................ 13

Figura 2.10: Topologia original da referncia de corrente utilizada ............................ 14

Figura 3.1: Metodologia geral de projeto analgico ....................................................... 16

Figura 3.2: Metodologia de projeto do conversor V-I.................................................... 18

Figura 4.1: Diagrama de blocos do conversor V-I proposto.......................................... 21

Figura 4.2: (a) Sinal de entrada do conversor V-I (b) Sinal de sada do conversor V-I
............................................................................................................................................. 22

Figura 4.3: (a) Sinal de sada do conversor V-I (b) Corrente gerada pela referncia de
corrente (c) Sinal resultante aps ser feita o deslocamento da corrente .. 23

Figura 4.4: (a) Entrada do primeiro estgio de espelhos (b) Sada com ganho quatro e
entrada do segundo estgio de espelhos (c) Sada com ganho cinco do
conversor final ................................................................................................ 24

Figura 4.5: Topologia modificada do ncleo do conversor V-I ..................................... 25

Figura 4.6: Topologia da referncia de corrente utilizada ............................................ 30

x
Figura 4.7: Variao de R1 com a temperatura ............................................................. 32

Figura 4.8: Estgio de sada do conversor V-I ................................................................ 35

Figura 4.9: Ajuste da corrente de sada do ncleo do conversor V-I ........................... 36

Figura 4.10: Topologia do conversor V-I completo. ....................................................... 38

Figura 4.11: Chip de teste enviado para fabricao ....................................................... 39

Figura 4.12: Circuito de simulao da entrada do conversor A/D ............................... 40

Figura 5.1: Simulao DC do conversor V-I.Corrente de sada x Tenso de entrada 42

Figura 5.2: Entrada de tenso e sada de corrente do conversor V-I ........................... 43

Figura 5.3: Sada de corrente do conversor V-I para entrada de tenso senoidal de
25kHz .................................................................................................................................. 44

Figura 5.4: Sada de corrente do conversor V-I para uma tenso rampa de entrada 44

Figura B.1: Conversor V-I Completo .............................................................................. 51

Figura C.1: VIN x IOUT do ncleo do conversor V-I ........................................................ 53

Figura C.2: Estabilidade trmica do ncleo do conversor V-I ...................................... 54

Figura D.1: Estabilidade trmica da corrente de polarizao do ncleo do conversor

V-I ....................................................................................................................................... 55

Figura D.2: Variao da corrente de polarizao com a tenso VDD .......................... 57

Figura E.1: Leiaute do ncleo do conversor V-I ............................................................ 58

Figura E.2: Leiaute da referncia de corrente ................................................................ 59

Figura E.3: Leiaute do primeiro estgio de sada ........................................................... 59

Figura E.4: Leiaute do segundo estgio de sada ............................................................ 60

Figura E.5: Leiaute do conversor tenso-corrente completo ........................................ 61

xi
LISTA DE TABELAS
Tabela 4.1: Dimenses dos transistores do ncleo do conversor V-I ............................ 29

Tabela 4.2: Dimenses dos transistores da referncia de corrente ............................... 34

Tabela 4.3: Dimenses dos transistores do estgio de sada .......................................... 38

Tabela B1: Dimenses dos Transistores do Conversor V-I ........................................... 54

Tabela D.1: Corrente no estgio de sada nas faixas de variao da temperatura. .... 56

Tabela D2: Comparativo do desempenho de circuitos de referncias de corrente ..... 57

xii
LISTA DE SMBOLOS, NOMENCLATURA E ABREVIAES

A/D - Analgico/Digital
APS - Active Pixel Sensor
BSIM - Berkeley Short-Channel IGFET Model
CAD - Computer-Aided Design
DRC - Design Rules Check
DC - Direct Current
EB - Estao Base
EC - Estao de Campo
ERC - Eletrical Rules Check
ID - Corrente de Dreno
ISCAS - International Symposium on Circuits and Systems
KPN - Fator de Ganho do Transistor NMOS
KPP - Fator de Ganho do Transistor PMOS
LDCI - Laboratrio de Dispositivos e Circuitos Integrados
MOS - Metal-Oxide Semiconductor
NMOS - N-type Channel Metal-Oxide Semiconductor
PMOS - P-type Channel Metal-Oxide Semiconductor
PTAT - Proportional To Absolute Temperature
RAM - Random Access Memory
RF - Radio frequency
ROM - Read-Only Memory
RSD - Redundant Signed Bit
SCI - Sistema de Controle de Irrigao
SoC - System on Chip
TCV - Temperature Coeficient of the Threshold Voltage
V-I - Tenso-Corrente
VDS - Tenso Dreno-Fonte (drain-source)
VGS - Tenso Porta-Fonte (gate-source)
VTN - Tenso de Limiar do Transistor NMOS
n - Expoente da mobilidade do transistor NMOS
n - Mobilidade Efetiva do Transistor NMOS
VTP - Tenso de Limiar do Transistor PMOS

xiii
1 INTRODUO

Nos ltimos 10 anos, tem ocorrido grande demanda de mercado por aplicaes portteis
como telefones celulares, pagers, laptops, pdas [1] [2]. Uma vez que esses dispositivos so
equipados com baterias, a energia um elemento importante tornando crticos os blocos de
circuito responsveis por sua manuteno, tais como reguladores, conversores, referncias
de tenso e de corrente. O mercado de dispositivos portteis requer que eles tenham grande
funcionalidade integrada (por exemplo, vdeo, udio, imagem, web), tamanho reduzido e
principalmente baixo custo.

Os sistemas em chip (SoC System on Chip) satisfazem as exigncias de mercado supra

mencionadas atravs da integrao de bloco analgicos, digitais e de RF em um mesmo
substrato de silcio. Com essa diversidade de blocos integrados, torna-se possvel
implementar vrias funes em um nico chip usando uma quantidade mnima de
componentes externos. Em conseqncia dessa integrao, h um aumento de velocidade
nos ciclos de projeto, reduzindo o tempo total de produo, alm do custo total [1] [2].

Este trabalho parte de um conjunto de blocos analgicos (condicionador de sinais,

conversor tenso-corrente, conversor analgico-digital e transceptor RF) e digitais
(microprocessador de 16 bits, memrias RAM/ROM, interface serial), que constituem um
SoC desenvolvido inicialmente para controle de irrigao [3].

A construo do SoC justificada pelos investimentos que tm sido feitos na agricultura de

exatido para melhorar a gesto do uso dos recursos hdricos [4]. Tal dispositivo ser
usado em um sistema sem fio constitudo por uma estao base (E.B), estaes de campo
(E.C) e ns. Uma viso geral desse sistema dada nas Figuras 1.1 e 1.2.

Figura 1.1 Estao base e estaes de campo [5]

1
 Figura 1.2 Estao de campo e ns [5]

Os dados climatolgicos e hidrolgicos coletadas pelas estaes de campo, a partir dos

ns, sero retransmitidos estao base onde sero processados, armazenados e
apresentados ao usurio (Figura 1.1). Na figura 1.2, uma estao de campo recebe dados e
envia comandos para uma rede de ns.

Cada n, ou estao coletora, composta por um SoC, sensores (temperatura, presso,

carga da bateria), antena, bateria e um painel solar. Alguns ns tero um atuador que
controlar o fluxo de gua para irrigao. Observando a Figura 1.3 compreende-se a
estrutura de um n com atuador.

Um n programado para ler os dados dos sensores em intervalos de tempo pr-definidos

e transmiti-los estao de campo. Uma estao de campo cobre cerca de 100 hectares e
faz o processamento das informaes recebidas dos ns. Com base nesse processamento,
enviado o comando para ativao do atuador de um determinado n.

Figura 1.3 - Estrutura de um n com atuador [3]

O diagrama de blocos com as unidades principais que compem o SoC dado na Figura
1.3, porm especificaes detalhadas do SoC sero vistas no captulo 4, quando a parte de
projeto for abordada.

2
A interface analgica, composta por um condicionador de sinais, conversor tenso-corrente
(cujo projeto e implementao so o tema deste trabalho) e conversor analgico/digital,
est no diagrama da Figura 1.4. Nesta figura, o sensor de bateria fornece dados sobre a
carga da bateria que alimenta o n, de modo que a estao de campo avise o operador de
uma eventual necessidade de troca. O controle do microprocessador omitido na Figura
1.4 por no fazer parte do escopo do presente trabalho.

Figura 1.4 Estrutura da interface analgica

1.1 - OBJETIVO

A contribuio deste trabalho foi projetar e validar uma topologia de circuito de um

conversor tenso-corrente (conversor V-I) linear que far parte da interface analgica do
SoC para controle de irrigao, descrito acima.

O conversor V-I completo, bem como alguns de seus blocos foram colocados em um chip
de teste que foi enviado para fabricao.

1.2 - CONTEDO E ORGANIZAO

Este trabalho foi dividido em cinco captulos. No captulo 2, foi feita uma reviso de
alguns conceitos e de topologias de circuitos utilizados na construo do conversor V-I. No
captulo 3, foi abordada a metodologia de projeto de circuitos analgicos e mais
especificamente, a metodologia de projeto do conversor V-I. No captulo 4, foram
detalhados o funcionamento e o projeto eltrico de cada bloco do conversor. No captulo 5,
foram apresentados os resultados de simulaes de esquemticos e leiautes dos blocos
projetados e do conversor V-I final. No captulo 5, foram apresentadas as concluses e
recomendaes para trabalhos futuros.

3
2 - REVISO BIBLIOGRFICA

Visando maior compreenso do desenvolvimento do trabalho, sero vistos os blocos

principais que compem a interface analgica: o conversor V-I e o conversor A/D. Este, j
projetado, est em fase de teste e caracterizao.

Alm dos blocos principais, alguns circuitos do conversor V-I tambm sero vistos.

2.1 - CONVERSOR ANALGICO/DIGITAL

Conforme descrito no capitulo 1, cada n realiza aquisio de dados do ambiente e assim

toma as decises quanto irrigao da rea controlada. De acordo com [6] e [7], as
principais variveis monitoradas em um n so a umidade (atravs de um sensor de
presso), temperatura e a carga da bateria que alimenta o n. Antes dos dados serem
transmitidos para a estao de campo, faz-se necessrio um pr-processamento atravs de
sua amostragem e quantizao.

A funo descrita ser realizada por um conversor A/D em modo de corrente com controle
digital. Em [6] so detalhadas as especificaes da topologia proposta originalmente.

A arquitetura original do conversor A/D de um conversor cclico RSD. O esquemtico da

Figura 1.5 contm as partes desse tipo de conversor (multiplexador de 3 canais, interface
de controle, ncleo do conversor, interface para os dados serem lidos pelo
microprocessador) e sua interligao. O estgio de entrada um multiplexador de sinais
analgicos e possui dois bits para seleo do canal. A interface de controle um
registrador que o microprocessador utiliza para controlar o funcionamento do ncleo do
conversor A/D.

A sada do ncleo analgico est codificada em RSD, portanto um codificador RSD

usado para entregar o sinal codificado em complemento de dois ao mdulo conversor
serial/paralelo. O ltimo estgio um buffer de sada que armazena os resultados da
converso. [6]

4
 Figura 1.5 Arquitetura de um conversor cclico com controle digital, interfaces [6]

2.2 - CONVERSOR TENSO-CORRENTE

No item 2.1 foi dito que o conversor A/D utilizado no sistema funciona em modo de
corrente. Isso significa que os sinais analgicos de tenso provenientes dos sensores de
temperatura, presso e tenso da bateria devem ser convertidos em sinais de corrente. O
conversor V-I o circuito que realiza essa tarefa.

Em [8] so abordadas vrias topologias de conversores tenso-corrente, algumas delas so

vistas a seguir. Uma das topologias mais simples de um conversor V-I utiliza um transistor
e um resistor como ilustrado na Figura 2.1.

Figura 2.1 Conversor V-I - transistor MOS com resistor de dreno

Na Figura 2.1, o transistor MN1 possui canal curto (L < 1 m aproximadamente) tal que a
corrente de dreno IOUT aumenta lineamente com a tenso de polarizao da porta, VIN.

5
Para facilitar a anlise, assume-se VSS como referncia (VSS = 0 V), e a resistncia dreno-
fonte de MN1 desprezvel em relao de R1. Dessa forma, a relao entre corrente de
sada e tenso de entrada dada pela equao (2.1).

I OUT = 0 {Vin VT }
Vin VT (2.1)
I OUT = {Vin > VT }
R1
Portanto, trata-se de uma relao linear entre tenso de entrada e corrente de sada. No
entanto, devido a variaes trmicas e de processos, o valor da resistncia de R1 pode
variar bastante (cerca de 20%) e em conseqncia variar a corrente na sada.

Outra topologia utiliza apenas um transistor MOS para converter VIN em IOUT (Figura 2.2).

Figura 2.2 Conversor V-I com transistor de canal longo

Na Figura 2.2, MN1 opera na saturao e possui canal longo (L >> 1 m). A corrente de
dreno guarda uma relao quadrtica com a polarizao da porta. A resistncia dreno-fonte
(RDS) alta o suficiente para funcionar como um resistor de referncia. [8]

As consideraes feitas para o circuito da Figura 2.2 so que e VT permanecem

constantes, apesar das variaes em VGS (VIN) e IDS (IOUT). As equaes (2.2) (a) (b) (c)
trazem as relaes corrente-tenso.

I OUT = 0 {Vin < VT } (a)

I OUT = [(Vin - VT )VDS - KV DS
2
] {Vin > VT } e {VDS < VGS VT } (b) (2.2)
I OUT = [(Vin - VT ) 2 {Vin > VT } e {VDS > VGS VT } (c )
Para as quais:
W ox n
=
Lt ox

6
As equaes (2.2) (b) e (c) correspondem respectivamente s regies de operao de triodo
e saturao do transistor. Cabe aqui uma explicao quanto ao valor de K que geralmente
adotado como 1/2. Segundo [8] e [9], essa apenas uma aproximao, tornando-se vlida
medida que o transistor entra na regio de saturao. Para a regio de triodo, um valor de K
na faixa de 1/3 a 2/3 uma boa aproximao.

De acordo com as equaes 2.2 (b) e (c), a relao entre tenso de entrada e a corrente de
sada quadrtica, sendo inadequada para este projeto.

A topologia da Figura 2.3 mais um exemplo de conversor tenso-corrente com um

circuito de polarizao.

Figura 2.3 Conversor V-I com referncia de corrente

Na Figura 2.3, MN0 um transistor NMOS polarizado na saturao, enquanto MN1 opera
na regio de triodo. O transistor MN2 tambm opera na saturao e sua corrente de dreno
aproximadamente IREF, mantida pela fonte de corrente. Nesta configurao, MN1 obedece
equao (2.2) (b) e MN2 equao (2.3). Substituindo os respectivos valores nestas
equaes se obtm as equaes (2.3) e (2.4).

I OUT = 1 [(VGS 1 - VT 1 )VDS1 - KV DS

2
1] (2.3)

I REF = K 2 [(VGS 2 - VT 2 ) 2 ] (2.4)

Para encontrar a resistncia de dreno RDS de MN1, basta dividir a equao (2.3) por VDS1 e
inverter o resultado.

Os transistores MN1 e MN2 possuem a mesma tenso porta-fonte (VGS) e a mesma tenso
de limiar, VT, que pode ser encontrada isolando o termo VGS3 na equao (2.4).
Combinando esta expresso de VGS com aquela de RDS, chega-se a equao (2.5),

7
 VDS1 1
= (2.5)
I OUT 1 [( I REF / K 2 )1 / 2 - KV DS 1 ]
Tendo em vista que a equao (2.5) representa a resistncia dreno-fonte (RDS1) de MN1,
esta topologia se torna inadequada, pois o resistor de referncia tem sua resistncia alterada
pela tenso de entrada VIN (observar que RDS1 depende de VDS1 e este de VIN).

O circuito da Figura 2.3 pode ser melhorado se houver uma tenso constante que polarize o
transistor MN1 conforme a Figura 2.4.

Figura 2.4 Conversor V-I com circuito de polarizao

Na Figura 2.4, um circuito de polarizao foi conectado a MN1 com a inteno de manter
sua resistncia dreno-fonte constante.

A equao (2.3) tambm usada aqui para calcular a resistncia dreno-fonte de MN1.
Basta novamente dividir por VDS1 e inverter o resultado, obtendo-se a equao (2.6). Nesta
equao, RDS1 funo das tenses VGS1, VDS1 e VT1.

VDS1 1
= = R DS1 (2.6)
I OUT 1 (VGS1 - VT 1 - KV DS1 )
De acordo com [8], o valor adequado de VGS1 deve ser superior a VT+KVDS1 por um valor
VC, de modo a manter RDS1 proporcional a uma tenso de polarizao. Assim, a equao
(2.6) pode ser reescrita como:

VDS1 1
= = RDS1 (2.7)
I OUT 1VC

8
Na equao (2.7), RDS1 no varia com IOUT. Isso foi possvel graas ao circuito de
polarizao que atuando dinamicamente em MN1, praticamente eliminou a dependncia de
RDS1 em relao a VT e a VDS1. O princpio de funcionamento desse circuito tambm
usado na topologia da Figura 2.5.

Figura 2.5 Topologia escolhida para o ncleo do conversor V-I [8]

Na Figura 2.5, VSS = 0 V e os transistores MN3 e MN0 funcionam na regio de saturao,

enquanto MN1 e MN2 operam na regio de triodo. O transistor MN3 e a fonte de corrente
IREF funcionam como rede de polarizao de MN1 e MN2.

Assim, MN0 recebe o sinal de tenso VIN, proveniente do condicionador de sinais e gera
uma corrente de dreno IOUT. Os transistores MN1 e MN2, polarizados em triodo,
funcionam com um resistor, de modo que a corrente que passa por ambos seja proporcional
tenso VIN.

A relao V x I para cada uma das topologias citadas avaliada no grfico da Figura 2.6.
Neste grfico, os nmeros direita em cada curva esto relacionados s Figuras com as
topologias apresentadas at aqui. Observa-se que a topologia da Figura 2.1 possui a maior
faixa linear, porm apresenta o inconveniente de variao da resistncia de dreno. A curva
da topologia 2.2 pouco linear devido relao quadrtica da corrente de sada com a
tenso de entrada, conforme visto. A curva da topologia 2.3 possui a faixa de corrente de
sada bastante estreita.

9
A melhor opo a curva da topologia 2.5, pois apresenta linearidade e uma faixa de
tenses/correntes razovel. Ser visto que esta faixa de tenso de entrada poder ser
estendida at a faixa de tenso especificada no projeto.

Figura 2.6 Grfico V x I das sadas dos conversores V-I descritos

Os conversores V-I lineares geralmente desviam a tenso de entrada para um resistor.

Algumas topologias, como a da Figura 2.7, utilizam um amplificador operacional de ganho
elevado. [10]

O espelho de corrente formado por MN1 e MN2 proporciona na sada a corrente gerada em
R. Geralmente, R um resistor de polissilcio, o que proporciona maior linearidade na
converso tenso-corrente.

10
 Figura 2.7 Conversor V-I com amp-op [10]

De acordo com [10], a variao na corrente de sada segue a variao da resistncia de

folha do resistor, chegando a 25%. Outros problemas ocorrero devido s variaes de
processos em resistores e transistores serem diferentes.

Um problema se refere ao uso do amplificador operacional, pois sua construo aumenta a

complexidade do circuito, o consumo de energia e a rea ocupada. [8]

O estado da arte dos conversores V-I utiliza estruturas cascode flipped voltage follower
[11] como estgio de entrada para melhorar a resposta no tempo e a exatido do circuito. A
sada feita com espelhos de corrente, cuja soma das correntes resulta na corrente total do
circuito. [12]

Do exposto, a topologia escolhida para o conversor V-I foi aquela da Figura 2.5. Ela foi
selecionada a princpio por sua linearidade dentro da faixa de tenses de entrada (que
poder ser estendida) e por outros motivos que sero vistos no captulo 4, no item 4.3.3.

11
2.3 - REFERNCIAS DE CORRENTE

Uma referncia um bloco de circuito capaz de estabelecer uma sada estvel e confivel,
seja de tenso ou de corrente, para ser utilizada por outros blocos do sistema. A sada de
uma referncia ideal independente da fonte de alimentao do sistema e da temperatura,
numa certa faixa. Alm disso, a construo de referncias deve basear-se em valores
fsicos para reduzir a sensibilidade a variaes de processos.

Referncias podem ser usadas, por exemplo, em um circuito regulador na construo de

fontes de tenso, para polarizar circuitos como amplificadores operacionais ou mesmo para
gerar a corrente de referncia de um circuito conversor tenso-corrente. [13]

Algumas referncias de corrente so derivadas de referncias de tenso de modo a

apresentarem baixa sensibilidade tenso de alimentao [14] [15] [16]. Outras exploram
tambm a relao entre K e VT para compensar as variaes de processo [15].

Na literatura so descritas algumas topologias de referncias de corrente usando

transistores MOS. Uma das topologias mais simples, descrita em [17], utiliza espelho de
corrente Widlar, sendo vista na Figura 2.8.

Figura 2.8 Referncia de corrente com espelho de corrente Widlar [17]

Na Figura 2.8, os transistores MN1, MN2 e o resistor R1 funcionam como fonte de

corrente. O resistor R2 funciona como realimentao negativa da tenso porta-fonte de
MN2. Assim, se por algum motivo IOUT aumentar, a tenso sobre R2 (tenso de fonte de
MN2) tambm aumentar, reduzindo o valor da tenso fonte-dreno de MN2, reduzindo
IOUT. A principal desvantagem dessa topologia, segundo [18], que ela no possui

12
compensao trmica, pois o coeficiente de temperatura depende de parmetros de
processo e no de projeto. Alm disso, a resistividade dos resistores pode variar com a
tecnologia no sendo garantida por algumas foundries. [19]

De acordo com [17], a topologia da Figura 2.8 geralmente construda com transistores
bipolares, apresentando baixa sensibilidade da corrente de sada com a tenso de
alimentao. Entretanto, a utilizao de transistores NMOS servir para ilustrar o clculo
da sensibilidade, como ser visto.

O bloco principal de uma referncia de corrente a fonte de corrente. As fontes de corrente

convencionais so dependentes de vrios fatores j mencionados. Entretanto, uma
referencia de tenso PTAT pode ser utilizada como entrada de controle para a referncia de
corrente, compensando as variaes de temperatura. [15] [20] [21]

As variaes de processo em geral afetam a tenso de limiar VT dos transistores, porm

vrias tcnicas podem ser empregadas para gerar corrente constante, independente das
variaes de VT dos transistores. Em [15] apresentada uma referncia de corrente imune
tanto a variaes de temperatura e tenso de alimentao quanto aos parmetros de
processo. O circuito descrito na Figura 2.9 utiliza seis transistores e uma tenso de
referncia VGG.

Figura 2.9 Referncia de corrente com compensao de temperatura,

tenso de alimentao e parmetros de processo

13
Na Figura 2.9, VGS1 representa uma tenso gerada por uma referncia de tenso PTAT. Os
transistores MP2 e MP3 formam um divisor de tenso polarizado por uma corrente
constante I, fornecendo uma tenso de porta constante para MP4. Assim, a corrente IOUT
ser mantida constante.

De acordo com [15], a corrente de sada IOUT dada pela equao (2.8).

2
'
VTP + 2
I OUT = K p 1 2 VGS (2.8)
2
W
Na equao (2.8), representa a relao de MP2 e MP3, enquanto representa a
L
W W
relao de MP1. Os transistores MN1 e MN2 so assumidos como tendo = 1 . Nota-
L L
se nesta equao que o nico termo que depende da tenso de alimentao VGS1. Se for
possvel manter VGS1 constante atravs de uma referncia de tenso, a corrente de
referncia ser constante mesmo havendo variaes em VDD.

Ainda na equao (2.8), os termos KP e VTP diminuem de valor com o aumento da

temperatura. Para manter a estabilidade trmica, VGS1 fornecido por uma referncia de
tenso PTAT.

A topologia escolhida da Figura 2.10, detalhada em [22], utiliza apenas cinco transistores
MOS e um resistor para fazer a compensao de 1 ordem da temperatura.

Figura 2.10 Topologia original da referncia de corrente utilizada [22].

14
De acordo com a Figura 2.10, os transistores MP1 e MP2 constituem um espelho de
corrente PMOS ligado de forma cruzada a um espelho de corrente NMOS que funciona
como fonte de corrente. Em [22] descrito que MN1, MN2 e R1 so responsveis pela
corrente I, enquanto MP1 e MP2 pela taxa m. O transistor MN3 proporciona a
compensao da temperatura, como ser visto no capitulo 4, item 4.3.5.

Um aumento da corrente de sada mI faz com que haja aumento na corrente I devido ao
espelho de corrente PMOS. H novamente o incremento da corrente mI devido o espelho
NMOS. Dessa forma, quando mI aumentar, a tenso de fonte de MN2 (queda de tenso
sobre R1) tambm aumentar, fazendo com que sua tenso porta-fonte diminua e assim
reduzindo mI.

No projeto de uma referncia de corrente, alguns parmetros devem ser considerados. O

principal deles o quo sensvel a corrente de sada em relao a variaes da tenso de
alimentao, que definida pela sensibilidade. [9] [17]

De acordo com [17], a sensibilidade da corrente de sada IOUT em relao tenso de

alimentao VDD, definida pela equao (2.9).

VDD I OUT
IOUT
SVDD = (2.9)
I OUT VDD
Como exemplo, a topologia da Figura 2.8, possui sensibilidade da corrente de sada (IOUT)
em relao VDD igual a metade da sensibilidade da corrente de entrada (IIN) em relao a
VDD, desde que IOUT << IIN. E ainda, se VDD >> VGS1 (tenso porta-fonte de MN1) ento IIN
VDD/R1 e a sensibilidade de IIN para VDD aproximadamente 1. Isso significa que uma
variao de 10% em VDD resulta numa variao de 5% de IOUT. [17]

15
3 METODOLOGIA DE PROJETO

Em linhas gerais, o projeto de um circuito analgico dividido nas etapas do diagrama da

Figura 3.1. [5]

Figura 3.1 Metodologia geral de projeto analgico [5]

16
O primeiro passo do projeto consiste na anlise das especificaes, onde so levantados os
requisitos operacionais do circuito: as funes que sero executadas, condies de
operao, consumo, rea, tecnologia usada. No caso particular do conversor V-I,
inicialmente foram definidos a faixa de tenso de entrada, valor da corrente de referncia,
faixa de corrente de sada, tenso de alimentao.

Com base nas especificaes, escolhida a topologia mais adequada e que satisfaa a
todos os requisitos do sistema.

No prximo nvel, o de projeto eltrico, o sistema implementado com transistores de

acordo com a tecnologia utilizada, sendo os sinais representados por grandezas eltricas.
Geralmente, a partir desta fase todas as implementaes so feitas com programa CAD
utilizando ferramentas de desenho de esquemticos, simulao, desenho de leiaute.

A simulao verifica se o sistema projetado atende as especificaes iniciais. Caso no

atenda, h um desvio no fluxo retornando o projeto para a fase anterior para verificaes
e/ou refinamentos.

Chegando ao nvel de leiaute ou geomtrico, os dispositivos que constituem o sistema

sero representados por formas geomtricas na disposio em que sero construdos. De
acordo com a tecnologia utilizada, esses dispositivos sero definidos em diferentes
camadas. Nesta etapa sero feitas verificaes de um conjunto de regras geomtricas e
eltricas do fabricante, em processos conhecidos como DRC e ERC. Por fim, desde que as
regras de projeto no tenham sido violadas, realizada a extrao do circuito para gerar o
esquemtico equivalente das estruturas utilizadas.

A metodologia de projeto do conversor V-I segue as etapas descritas de projeto analgico.

Entretanto, etapas extras representadas na figura 3.2 tiveram que ser adicionadas.

17
 Figura 3.2 Metodologia de projeto do conversor V-I

Na Figura 3.2, aps as especificaes de projeto do conversor completo terem sido

atendidas, o fluxograma continua normalmente como no projeto analgico (leiaute, DRC).

18
4 PROJETO ELTRICO

4.1 - ESPECIFICAES GERAIS

Conforme abordado no captulo 1, o conversor tenso-corrente um dos circuitos de um

mdulo de aquisio e converso de sinais de um sistema em chip. Este mdulo formado
por um condicionador de sinais, um conversor tenso-corrente e um conversor analgico-
digital. As entradas do primeiro circuito so sinais de tenso provenientes de sensores de
presso (umidade), temperatura e tenso da bateria.

O controle da aquisio e amostragem dos sinais dos sensores feito em perodos de

tempo pr-determinados e controlado por um microprocessador.

As especificaes de rea e potncia das partes analgicas do SoC inicialmente foram:

rea: 15 mm2 na parte de RF e 0,61 mm2 para o conversor A/D

Consumo: 10 mW apenas na parte de RF e aproximadamente 3 mW para o conversor
A/D

Outras especificaes do conversor A/D, detalhadas em [23], so:

Faixa de corrente de entrada de 100 A a 100 A, podendo ser ajustada para outros
valores simtricos at o limite de -90 A a 90 A;
Impedncia de entrada de aproximadamente 2,6 k;
Tenso de entrada de 1,0 V a 2,0 V;
Tenso de alimentao de 3,3V;
Taxa de amostragem de 50 000 amostras/s;
Resoluo de 8 bits;
Erro de quantizao de 0,4 A

As caractersticas desejadas no conversor V-I deste trabalho so:

O sinal de corrente gerado deve ser independente da impedncia da carga;

A relao tenso de entrada/corrente de sada deve ser linear;
Faixa de temperatura de operao 0 C a 70 C.

19
Os sinais adquiridos so convertidos no condicionador para uma faixa determinada de
tenses e entregues ao conversor V-I que os transforma em sinais de corrente. O ltimo
estgio, o conversor A/D, recebe e amostra os sinais de corrente.

As especificaes de entrada e sada do conversor V-I levam em considerao a sada do

condicionador de sinais e a entrada do conversor A/D.

Apesar de o projeto do condicionador no ter sido inteiramente definido, algumas

especificaes j so conhecidas:

Faixa de tenso de sada de 1,0 V a 2,0 V;

A corrente de sada, a princpio pode ser da ordem de alguns micro ampres, o
suficiente para carregar as capacitncias de porta da entrada do conversor;

Alm dessas especificaes, o projeto dever considerar:

Uso da menor rea possvel, tendo em vista tratar-se de parte de um sistema em chip
onde o custo por rea elevado;
Menor consumo de energia possvel.

4.2 - TECNOLOGIA E AMBIENTE DE DESENVOLVIMENTO

No projeto de todos os blocos foi utilizada a tecnologia de fabricao C35B4C3 da

empresa Austria Microsystems (www.austriamicrosystems.com). Esta tecnologia utiliza
dispositivos CMOS de substrato p com poos n, quatro camadas de metal disponveis e
uma segunda camada de polissilcio para a realizao de capacitores. A menor largura de
canal realizvel de 0,35 micrometros e as dimenses devem obedecer a uma tolerncia
mxima de 0,05 micrometros. A tenso de alimentao de 3,3 V ou 5 V, mas a
especificao para este projeto de 3,3 V.

Foi utilizado o ambiente de desenvolvimento de circuitos integrados da Cadence Design

Systems (www.cadence.com) que possui ferramentas para gerao de esquemtico
(Virtuoso Schematics), simulao eltrica (Spectre), gerao de leiaute (Virtuoso Layout),
verificao das regras de projeto, tanto geomtricas quanto eltricas (Assura), extrao de
resistncias e capacitncias parasitas e comparao leiaute/esquemtico (Assura). Esses
programas esto disponveis em estaes com processadores Intel core 2 duo, com sistema
operacional Linux.

20
4.3 - ESCOLHA DA TOPOLOGIA

A escolha da topologia do conversor V-I no dever utilizar fonte de alimentao

simtrica. Tendo em vista a alimentao por baterias e alto custo por rea de silcio, o
projeto ser orientado pelo compromisso de se obter o menor consumo e utilizao da
menor rea.
Considerando a rea ocupada pelo conversor A/D que de 0,61 mm2 com um consumo de
aproximadamente 3 mW, foi arbitrado para o conversor V-I como especificao inicial,
uma rea menor ou igual a do conversor A/D e um consumo no mximo igual a 1/3 deste.
Em [10] apresentado o projeto de um conversor V-I em tecnologia CMOS que consome
cerca de 0,6 mW para uma sada de 90 A, porm ocupa uma rea de 200 mm2 e no
possui sada de corrente simtrica. Enquanto [24] mostra um conversor V-I que ocupa uma
rea de 0,1 mm2, mas apresenta um corrente de sada de 150 A e consome 2,4 mW.
Portanto, a dificuldade de escolha de uma topologia baseada em trabalhos ou na literatura e
que atenda o compromisso de consumo/rea arbitrado inicialmente, motivou a proposta de
topologia da Figura 4.1 que descrita no item 4.3.1.

Figura 4.1 Diagrama de blocos do conversor V-I proposto

A topologia de conversor V-I da figura 4.1 uma nova proposta, diferindo das topologias
tradicionais por no utilizar fonte de alimentao simtrica e mesmo assim fornecer
corrente simtrica na sada.
A seqncia de nmeros na Figura 4.1 indica o funcionamento do conversor, descrito
como:
1. O ncleo do conversor recebe na entrada tenses na faixa de 1,0 V a 2,0 V provenientes
do condicionador de sinais;

21
2. A seguir, essa tenso linearmente convertida em corrente e entregue sada do ncleo
do conversor. Na faixa de tenses de entrada a corrente na sada varia de 2,5 A a 12,5
A;
3. A fonte de corrente I funciona como um sorvedouro de corrente, drenando 7,5 A do n
n. Essa corrente servir para ajustar a corrente de sada do ncleo do conversor;
4. Dessa forma, o estgio de sada S, constitudo por espelhos de corrente, receber uma
corrente na faixa de -5 A a 5 A;
5. A sada entregar uma corrente variando de -100 A a 100 A, alm de casar a sada do
conversor V-I final com a entrada do conversor A/D.

4.3.1 - Estratgia para o Conversor V-I

Ser feita uma breve descrio do funcionamento de cada bloco que permitir o
entendimento do conversor V-I completo.

Ncleo do Conversor V-I: Este bloco baseado no projeto desenvolvido em [8]. Ele
recebe um sinal de tenso, proveniente do condicionador de sinais, e o converte em sinal
de corrente. Uma caracterstica importante desse bloco que ela seja capaz de trabalhar na
faixa de tenses de 1 V a 2 V, que ser a faixa de trabalho do conversor V-I final. A
corrente de sada deve ser baixa, de forma que o ncleo tenha pouco consumo e tambm
para que a corrente gerada pela referncia I no ajuste da corrente de sada do ncleo seja
baixa. Para facilitar a compreenso, um exemplo de sinal na entrada e a sada
correspondente do ncleo do conversor esto na Figura 4.2 (a) e (b).

Figura 4.2 (a) Sinal de entrada do conversor V-I (b) Sinal de sada do conversor V-I

A Figura 4.2(a) representa o sinal que o condicionador de sinais aplica na entrada do

conversor V-I e a Figura 4.2(b) representa a resposta do conversor.

22
Na Figura 4.2 (b), a faixa de sada linear situa-se entre 1 V e 2 V, porm a faixa de corrente
deve variar entre dois valores simtricos tendo zero no ponto 1,5 V. Observa-se que
possvel obter o sinal desejado caso a curva do sinal de sada do conversor seja deslocada
para a direita e para baixo. Isso possvel somando a corrente de sada a uma corrente de -
7,5 A fornecida por uma referncia de corrente.

Referncia de Corrente (I): O projeto deste bloco baseado em [22]. A referncia de

corrente fornece uma corrente de polarizao para o conversor V-I e outra para ajuste da
sada do conversor, como foi descrito. Na Figura 4.3 est ilustrado como ser feito esse
ajuste.

Figura 4.3 (a) Sinal de sada do conversor V-I (b) Corrente gerada pela referncia de
corrente (c) Sinal resultante aps ser feita o deslocamento da corrente.

O ajuste da corrente de sada do ncleo do conversor V-I ocorre da seguinte forma: o sinal
de corrente da sada do conversor V-I, Figura 4.3(a), deslocado (representado pelo sinal
de adio) por uma corrente constante de -7,5 A gerada pela referncia de corrente,
Figura 4.3(b). Este deslocamento ocorre pela soma das correntes no n, quando feita a
interligao entre a sada do conversor e a sada de -7,5 A da referncia. Assim, o
resultado uma corrente que varia de -5 A a 5A quando a tenso na entrada do
conversor varia de 1 V a 2 V, passando pelo ponto zero quando a tenso de entrada for 1,5
V.

Estgio de Sada (S): Este ltimo bloco foi projetado baseado no trabalho descrito em
[25]. No estgio de sada preciso dar um ganho de vinte ao sinal da Figura 4.3(c), de
modo a obter a excurso necessria do sinal de corrente (-100 A a 100 A). Esse ganho
conseguido atravs de dois estgios de espelhos de corrente interligados em cascata e que
sero vistos em detalhe na parte especfica de projeto. O primeiro estgio, formado por
dois espelhos de corrente simples PMOS e NMOS, possui ganho igual a quatro.

23
O estgio seguinte formado por dois espelhos de corrente Wilson, PMOS e NMOS, com
ganho igual a cinco (Figura 4.4). Alm disso, este estgio aumenta a impedncia de sada
do conversor V-I final.

Figura 4.4 (a) Entrada do primeiro estgio de espelhos (b) Sada com ganho quatro e
entrada do segundo estgio de espelhos (c) Sada com ganho cinco do
conversor final.

Na Figura 4.4(a), a corrente de sada do conversor entregue ao primeiro estgio de sada,

para o qual o ganho de corrente igual a quatro. O sinal amplificado, Figura 4.4(b), recebe
um ganho igual a cinco e representa a sada do conversor final, Figura 4.4(c).

Os prximos itens trataro do detalhamento e especificao geral de cada bloco do

conversor V-I mostrado at aqui.

4.3.2 - Topologia do Ncleo do Conversor V-I

A topologia escolhida para o ncleo do conversor, apresentada na Figura 2.5 foi retirada da
referncia [8].

A escolha desta topologia tem alguns motivos:

De acordo com [8], a corrente de sada IOUT independente das variaes da tenso de
limiar dos transistores e da tenso V2 (desde que V2 seja pequeno);
Economia de rea, pois sero utilizados poucos transistores de dimenses pequenas
(exceto MN3);
Baixo consumo sem tenso na entrada, pois a corrente de polarizao IREF igual a
cerca da metade do menor valor de IOUT.
Simplificao do projeto por no utilizar amplificador operacional.

24
Entretanto, na topologia da Figura 2.5 no possvel a utilizao da corrente de sada sem
que seja adicionado mais um bloco para copiar a corrente IOUT e torn-la aplicvel. A
forma encontrada dada na Figura 4.5, onde um espelho de corrente PMOS de dois
transistores (MP1 e MP2) foi adicionado ao circuito original.

Figura 4.5 Topologia modificada do ncleo do conversor V-I

No desenvolvimento das equaes que regem o funcionamento desse circuito, so feitas

algumas consideraes para determinar as resistncias RDS1 e RDS2 dos transistores MN1 e
MN2. A primeira assumir IREF pequeno em relao a IOUT de forma que a corrente de
dreno de MN2 seja praticamente IOUT e que VDD seja aproximadamente igual a V1, exceto
pela tenso de limiar de MP2 (0,75 V).
Outra considerao que MN1 e MN2 so casados e operam na regio de triodo, alm de
possurem VT1 = VT2 e 1 = 2. A resistncia RDS1, na equao (4.1), dada por uma
adaptao da equao (2.6).
V2 - V4 1
R DS1 = = (4.1)
I OUT 1
1 [V3 - V4 - VT 1 - (V2 - V4 )]
2
Da mesma forma, RDS2 dado pela equao (4.2)
V4 1
R DS 2 = = (4.2)
I OUT 1
2 (V3 - VT 2 - V4 )
2

25
Ainda de acordo com [8], na equao (4.1) V3-V4 praticamente igual V3, assim como V2-
V4 praticamente igual a V4. Com isto, considerando as equaes (4.1) e (4.2), chega-se a
V2 - V4 V
RDS1 = RDS2 e = 4 , de onde se conclui que V4 = 0,5 V2.
I OUT I OUT
A corrente de dreno de MN3 constante e igual a IREF. Este transistor opera na saturao,
sendo possvel chegar-se a equao (4.3):
2 I REF
V3 = V4 + VT 3 + ( )1 / 2 (4.3)
3
Combinando as expresses 4.1 e 4.3 chega-se equao (4.4).
V2 - V4 V 1 1
+ 4 = + = R DS1 + R DS 2 (4.4)
I OUT I OUT 1 1
1 [V3 - V4 - VT 1 - (V2 - V4 )] 2 (V3 - VT 2 - V4 )
2 2
Considerando iguais as tenses de limiar de MN1, MN2 e MN3 e aps algumas
manipulaes matemticas, chega-se a equao (4.5).
1 1
1 [(2 I REF / 3 )1 / 2 - V2 ] + 2 [(2 I REF / 3 )1 / 2 + V2 ]
V2 4 4 (4.5)
= = R DS1 + R DS 2
I OUT 1 2
1 2 [(2 I REF / 3 ) - V2 ]
16
Por fim, considerando que 1 = 2 [8] chega-se equao (4.6).
V2 2[(2 I REF / 3 ) 1 / 2 (4.6)
= = R DS1 + R DS 2
I OUT 1 2
1 [(2 I REF / 3 ) - V2 ]
16
Na expresso (4.6), a resistncia combinada de RDS1 e RDS2 no depende de VT1 ou VT2
nem da tenso V2 (assumindo V2 < 1 V). [8]

4.3.3 Dimensionamento dos Componentes do Ncleo do Conversor V-I

Neste item apresentado o procedimento para dimensionar os transistores do ncleo do

conversor V-I.

O simulador Spectre foi utilizado para fazer as simulaes de esquemtico e do circuito

extrado (resistncias e capacitncias parasitas). Esse programa usa o modelo BSIM 3.3 que
contm mais de 150 parmetros fsicos e eltricos [26], o que torna o clculo manual
bastante complexo. Assim, as equaes de primeira ordem empregadas nos clculos
fornecero resultados s vezes longe dos valores que seriam obtidos por um modelo
apurado. Portanto, muitos ajustes nas dimenses dos componentes atravs de sucessivas
simulaes foram necessrios para se chegar a valores satisfatrios das dimenses de cada

26
componente. Esses ajustes, feitos manualmente, foram guiados para se obterem os
resultados desejados para cada bloco.

O projeto ser iniciado pelo ncleo do conversor V-I da Figura 4.5. O primeiro passo ser
dimensionar o transistor MN1.

A faixa de excurso da tenso de entrada determinada considerando que MN0 est na

saturao. Assim, de acordo com [8] o maior valor de VIN pode ser calculado a partir da
equao (4.7).

V DS ( MN 1) > VGS ( MN 1) - VT (4.7)

V1 - V2 > Vin - V2 - VT (4.8)

Vin V1 + VT (4.9)
Substituindo valores e considerando VTN = VT = 0,7 V e VTP = 0,75 V, obtm-se:
Vin < 2,55 V (4.10)
De acordo com a equao (4.6), V2 precisa ser pequeno. Em [8] sugere-se V2 < 1 V, ento
ser adotado V2 = 0,7 V como valor inicial de V2 para efeito de clculo. Esse valor de
W
tenso ocorre quando Vin = 2 V e IOUT = 12,5 A. Assim, encontra-se a relao do
L
transistor MN0:
W I OUT
= (4.11)
L MN 0 1 K '[(V - V - V ) 2 ]
in 2 T
2
Em [26] so dados os parmetros de processos da tecnologia utilizada (K = 170 uA/V2,
W
VTP = 0,75 V VTN = 0,7 V), chegando-se a: ( ) MN 0 = 0,4 . Considerando W = 1 m L =
L
2,55 m.

A corrente de referncia IREF deve ser no mximo metade do valor mnimo de IOUT [8].
Supondo um valor mnimo para IOUT (min) = 1 A, ento IREF = 0,5 A.

V2
De acordo com a equao (4.6) = R DS1 + R DS 2 . Se V2 = 0,7 V RDS1 + RDS2 = 56 k.
I OUT

Em [8], assume-se que RDS1 = RDS2, logo RDS1 = RDS2 = 28 k.

27
A tenso de porta de MN1/MN3 ter que ser estimada, porm com MN1 operando na
regio de triodo, valido:
V2 - V4 < (V3 - V4 ) - VT (4.12)

Portanto V3 > V2 + VT V3 > 1,2V, ento se assume V3 = 1,5 V. Das equaes (4.7) a
(4.12) possvel chegar s equaes (4.13) e (4.14).
1
R DS1 = (4.13)
1 (2 I REF / 3 )1 / 2
1
RDS 2 = (4.14)
2 (2 I REF / 3 )1 / 2
Manipulando a equao (4.13), substituindo valores e considerando as simplificaes feitas
at aqui, resulta a equao (4.15):
1 2 1
= = 0,0025 (4.15)
3 2 I REF RDS
2
1

Assumindo a hiptese que 1 = 2, a equao (4.15) resulta em:

2
W

L 2
= 14,7 (4.16)
W

L 3
W
A relao para o transistor MN2 (tambm vlida para MN1) escrita como:
L
W I OUT
= 2
= 0,76 (4.17)
L 2 V
K '[(V3 - V4 ) - VT )V4 - 4 ]
2
W
Substituindo o valor de ( ) 2 da equao (4.17) na equao (4.16), chega-se relao
L
W W
do transistor MN3, = 0,04 .
L L 3
Sabendo que L1 = L2 = L, escolhe-se L = 2 m W1 = W2 = W = 1,52 m

Quanto ao transistor MN3, a exigncia principal que opere dentro da regio de triodo.
Assim, escolhendo W3 = 1 m L3 = 25 m.

Aps fazer diversas simulaes para alcanar a especificao de projeto desejada, chegou-
se s dimenses finais dos transistores (ver tabela 4.1) e a um novo valor da corrente IREF,
no caso 1,84 A.

28
Os transistores MP1 e MP2 foram dimensionados por simulao, partindo de dimenses
iguais s do transistor MN0 (W = 1 m e L = 2,55 m).

Tabela 4.1 Dimenses dos transistores do ncleo do conversor V-I

Transistor Valor calculado Valor ajustado por simulao
W (m) / L (m) W (m) / L (m)
MN0 1/2,55 1,0/2,0
MN1 1,2/2,0 1,0/3,5
MN2 1,2/2,0 1,0/3,5
MN3 1,0/25 1,0/38
MP1 - 1,0/2,0
MP2 - 1,0/2,0

4.3.4 - Especificaes da Referncia de Corrente

Corrente de sada para o ncleo do conversor: 1,84 A, conforme indicado no

desenvolvimento do conversor;
Corrente de ajuste: -7,50 A, idem anterior
Resistncia de sada da ordem de 1 M

4.3.5 - Escolha da Topologia da Referncia de Corrente

A referncia de corrente fornecer a corrente de polarizao do circuito do ncleo do

conversor V-I e ao mesmo tempo far o ajuste da corrente de sada deste mdulo. Portanto,
necessria uma topologia cuja sada seja imune principalmente a variaes de
temperatura e da tenso de alimentao.

Tambm devem ser consideradas a rea ocupada e a dissipao de potncia que devem ser
compatveis com as especificaes iniciais do conversor V-I. Tendo em vista esses
requisitos, optou-se tambm por utilizar a topologia da Figura 2.10.

Voltando Figura 2.10, nota-se que necessrio fazer algumas modificaes na referncia
de corrente para utiliz-la. Assim, pensou-se numa sada com dois transistores PMOS,
MP3 e MP4 e um espelho de corrente Wilson, interligados como na Figura 4.6.

29
 Figura 4.6 - Topologia da referncia de corrente utilizada

Na Figura 4.6, observa-se a topologia original da referncia de corrente e as modificaes

que foram implementadas. O ncleo da referncia de corrente agora utilizado para
polarizar MP3 e MP4, de forma que se tenham as correntes I1 = 1,84 A para o ncleo do
conversor e IREF = 7,50 A para a corrente de ajuste da corrente de sada do ncleo do
conversor V-I, conforme descrito no item 4.3.1. Um espelho de corrente Wilson N,
formado por MN4, MN5, MN6 e MN7, foi utilizado para mudar o sentido de IREF e para
aumentar a resistncia de sada.

Para dimensionar o circuito da Figura 4.6, determina-se primeiro o valor da resistncia de

R1 para a temperatura ambiente.

Fazendo a soma das tenses na malha constituda por MN1, MN2, R1 e MN3, chega-se
equao (4.7)
VGS1 + VGS 3 VGS 2 mR1 I = 0 (4.7)
Com algumas manipulaes da equao (4.7) chega-se equao (4.8)
I 1 1 1
( + ) + VTn mR1 I = 0
n0 1 3 2
(4.8)
A equao (4.8) mostra que a tenso no resistor R1, dada por VR1 = mIR1, depende de dois
termos, um deles contendo a mobilidade (n) do transistor NMOS e o outro a tenso de

30
limiar VTN. O primeiro termo ir aumentar com o acrscimo na temperatura enquanto o
segundo diminuir.

As dependncias da mobilidade e da tenso de limiar com a temperatura esto descritas em

[26] e [27] e so dadas pelas equaes (4.9) e (4.10) respectivamente.
T n
n = (Tr )( )e
Tr (4.9)
Vtn = Vtn (Tr ) + TCV (T Tr ) (4.10)
Na expresso (4.8), assume-se m independente da temperatura. Dessa forma o coeficiente
de temperatura da corrente dado pela equao (4.11).
1 d n dV dR
(mR1 I VTN ) + 2 TN 2mI 1
dI n dT dT dT
= (4.11)
dT VTN
+ mR1
I
A variao da corrente com a temperatura ser nula na equao (4.11) quando se tiver R1
dado pela equao (4.12).
1 d n 1 dVTN
+2
V dT VTN dT
R1 = TN n (4.12)
mI 1 d n 1 dR1
+2
n dT R1 dT
Isolando os termos com R1 e dR1/dT na equao (4.12) chegou-se a uma equao
diferencial de primeira ordem, que foi resolvida com auxlio do programa de computador
Matlab 7.1 com toolbox para resoluo de equaes diferenciais [28]. Tambm foram
utilizados os parmetros de tecnologia do transistor MOS descritos em [26]. Detalhes do
programa implementado esto no Apndice A.

Com isso, obteve-se a curva R= f(T) da Figura 4.7, chamando a ateno para a faixa de
temperatura de interesse (0 C a 70 C) expressa na escala Kelvin (273,1 K a 343,1 K).

31
 Figura 4.7 - Variao de R1 com a temperatura

Outros parmetros utilizados foram I = 7,5 A (corrente de ajuste da corrente de sada do

ncleo do conversor), m = 5 (ganho de corrente) e C = 0. Em que, C uma constante de
integrao que resulta da resoluo da expresso (4.12). O valor de C determinado a
partir das condies de contorno do problema.

A constante m foi escolhida por tentativa e erro considerando que afeta diretamente o valor
de R1. Dessa forma, valores de m que resultem em correntes de sada abaixo de 20 A
geram valores elevados de R1, acima de 50 k, aumentando de forma significativa a rea
de silcio para esse resistor. Portanto, o melhor valor encontrado foi m = 5.

Assim, conforme indicado na Figura 4.7, na temperatura de 27 C a resistncia de 27,62

k. A partir desse dado e dos parmetros de corrente e tenso os demais componentes
foram calculados.

4.3.6 - Dimensionamento dos Componentes da Referncia de Corrente

Neste item, so vistos os procedimentos para dimensionar os componentes da referncia de

corrente.

32
Admitindo que todos os transistores MN1, MN2, MN3, MP1 e MP2 da Figura 4.6 operam
W
na saturao, atribui-se um valor inicial de onde a tenso porta-fonte conhecida. Em
L
seguida, atravs de simulaes, as dimenses sero ajustadas considerando o efeito de cada
transistor em determinada caracterstica do circuito.

Em [26] so apresentadas diversas curvas de transistores NMOS e PMOS juntamente com

W
seus respectivos VGS e VSG para determinadas relaes de . Partindo das especificaes
L
de I e m, escolhem-se os valores de W e L de MN2 na regio de saturao. A relao
W 0,8
escolhida = para VGS = 0,9 V. Com isso, a tenso na porta de MN2, VG2,
L 2 1,0
1,87 V. Vamos admitir para incio de clculo que VGS1 = VGS2 = 1,87/2 0,94 V. Com
isso:
W W 2mI
( )M1 = ( )M 3 = 1,88 (4.13)
L L K N ' (VGS VTN ) 2
Na expresso (4.13), para um valor de L = 2,0 m encontra-se W = 3,7 m.
W W
De acordo com [17], verifica-se a relao ( ) P 2 = m( ) P1 . Adotando o mesmo
L L
W
procedimento usado na determinao das dimenses de MN2 para determinar de MP1,
L
W 10
chega-se a ( ) P1 = . A tabela 4.2 contm as dimenses iniciais dos transistores e
L 10
aquelas encontradas aps vrias simulaes.

As dimenses de MP3 e MP4 foram encontradas diretamente por simulao. O espelho de

corrente Wilson N foi aproveitado de bibliotecas de outros projetos feitos no Cadence.

33
 Tabela 4.2 Dimenses dos transistores da referncia de corrente
Transistor Valor calculado Valor ajustado por simulao
W (m) / L (m) W (m) / L (m)
MP1 10/10 10/5,0
MP2 10/50 10/1,0
MP3 - 10/4,0
MP4 - 10/18
MN1 3,7/2,0 3,0/5,0
MN2 0,8/1,0 3,0/1,0
MN3 3,7/2,0 5,0/1,8
MN4 - 10/1,0
MN5 - 10/1,0
MN6 - 10/1,0
MN7 - 10/1,0

4.3.7 - Especificao do Estgio de Sada

O estgio de sada deve garantir o ganho de corrente necessrio para sada do conversor.
Alm disso, deve fazer o acoplamento entre a sada do conversor V-I e a entrada do
conversor A/D. Portanto, suas especificaes principais so:

Ganho de corrente total igual a vinte, pois o estgio de sada receber uma corrente
variando na faixa de -5 A a 5 A e deve entregar uma corrente na faixa de -100 A a
100 A.

Resistncia de sada elevada da ordem de 1 M, para tornar a sada de corrente menos

dependente da carga.

Consumo abaixo das especificaes iniciais do conversor V-I, tendo em vista que em
relao aos outros blocos, este o bloco que dissipa maior potncia.

4.3.8 - Escolha da Topologia do Estgio de Sada

O estgio de sada responsvel pelo acoplamento da sada do conversor V-I com a
entrada do conversor A/D, dando o ganho necessrio ao sinal de corrente que atravessa
aquele bloco. Assim, o sinal de corrente que vem do ncleo do conversor V-I tem um
ganho igual a vinte, antes de ser entregue entrada do conversor A-D.

34
A dificuldade de projeto desse estgio foi encontrar na literatura ou em outros trabalhos
uma topologia de circuito que permitisse trabalhar com correntes simtricas, com tenso de
alimentao de 0 VDD (no simtrica) e cujas especificaes de consumo e rea
estivessem dentro daquelas estabelecidas para o conversor V-I.

O projeto do estgio de sada teve por base uma topologia apresentada em [25] que
tambm utilizada em [12], onde sugerida a utilizao de dois espelhos de corrente, um
NMOS e outro PMOS de dois transistores cada, na construo de um espelho de corrente
up and down. A esta topologia foram agregados mais dois conjuntos de espelhos NMOS e
PMOS do tipo Wilson, j existentes em bibliotecas de outros projetos no Cadence.

O resultado foi um conjunto de espelhos de corrente interligados em cascata como na

Figura 4.8.

Figura 4.8 Estgio de sada do conversor V-I

A princpio, o que motivou a escolha desta topologia foi a sua simplicidade, haja vista que
apenas espelhos de corrente so utilizados. Os requisitos de rea e potncia tambm foram
considerados, de modo a no exceder aqueles adotados no projeto do conversor V-I.

Na Figura 4.8, o primeiro conjunto de espelhos de corrente de dois transistores (MN1,

MN2 e MP1, MP2) possui ganho igual a quatro. O segundo conjunto formado por

35
espelhos Wilson (MN3, MN4, MN5, MN6 e MP3, MP4, MP5, MP6) com ganho igual a
cinco. Essa limitao de ganho, de acordo com [17], para evitar o problema da no
linearidade que proporcional ao ganho de cada espelho. Assim, em vez de um nico
bloco de espelhos de corrente com ganho vinte, optou-se pela diviso do estgio de sada
em dois blocos de espelhos de corrente.

De acordo com a Figura 4.9, a corrente na entrada do estgio de sada proveniente do

ncleo do conversor V-I aps ser ajustada pela corrente IREF, gerada pela referncia de
corrente.

Figura 4.9 Ajuste da corrente de sada do ncleo do conversor V-I

Como no foi projetado um circuito para desligar a referncia de corrente e o estgio de

sada, haver consumo de energia mesmo sem haver tenso na entrada do ncleo do
conversor V-I. Um controle externo que desligue a alimentao desses blocos ser
implementado em trabalhos futuros.

Na Figura 4.8, a corrente de entrada do primeiro estgio a soma das correntes I1 e I2. De
forma semelhante, a corrente de sada do primeiro estgio a soma das correntes I3 e I4. O
mesmo vale para os pares de corrente I5, I6 e I7, I8 do segundo estgio. Vale lembrar que a
corrente de entrada do primeiro estgio simtrica e varia na faixa de -5 A a 5 A.

Assim, quando a corrente de entrada for -5 A (saindo do n de entrada), o potencial desse

n ser mnimo, pois MP1 est sendo exigido ao mximo e sua corrente de dreno ser a
maior possvel. Portanto, a tenso fonte-porta de MN1 ter seu maior valor, o que implica
que a tenso de porta de MP1 (a tenso de entrada) ser mnima.

Enquanto a corrente de entrada diminui em mdulo at zero, a corrente I1 tambm diminui,

elevando o potencial no n de entrada e aumentando a corrente I2.

36
No outro extremo, quando a corrente de entrada for de 5 A (entrando no n de entrada), a
corrente I2 ser mxima, portanto a tenso fonte-porta de MN2, isto a tenso de entrada,
tambm ser.

As correntes I1 e I2 so espelhadas e multiplicadas por um fator de ganho igual a quatro,

resultando nas correntes I3 e I4. A soma destas correntes no n de sada do primeiro estgio
resultar na corrente de entrada do segundo estgio. Observe que haver uma inverso no
sentido da corrente que sai de um estgio. No caso, quando -5 A so aplicados entrada
do primeiro estgio, o transistor MP2 ser o responsvel pela corrente de sada do primeiro
estgio e pela corrente em MN1. Portanto, a corrente de sada ter sentido inverso daquela
na entrada do bloco.

De forma anloga descrita, no segundo estgio o transistor MN4 ser o responsvel por
conduzir a maior parte da corrente, quando a corrente na entrada do primeiro estgio for de
-5 uA. Neste caso, haver 20 A sendo drenados pelo segundo estgio. Portanto, MN6
estar trabalhando com a maior corrente de dreno possvel e o potencial do n de entrada
do segundo estgio ser mximo. No outro extremo, quando a corrente na entrada do
segundo estgio for -20 A, ento ser o transistor MP5 que trabalhar com a maior
corrente de dreno possvel. A tenso fonte-porta desse transistor ser a maior possvel,
portanto a tenso de porta ter o menor valor. A corrente de sada do segundo estgio ser
invertida em relao entrada desse estgio, mas ter o sentido igual corrente de entrada
do bloco. O ganho dado por esse ltimo estgio ser igual a cinco.

4.3.9 - Dimensionamento do Estgio de Sada

O dimensionamento dos transistores do estgio de sada foi feito por simulao. Dentre as
bibliotecas do Cadence, de projetos anteriores j havia clulas de espelhos de corrente
Wilson PMOS e NMOS e tambm de espelhos de corrente de dois transistores. O que se
fez foi interligar essas clulas, como na Figura 4.8, e conect-las aos demais blocos,
montando a topologia final do conversor. Ento, variando a tenso de entrada do
conversor, foi possvel observar no simulador as correntes I1 a I8 e ajustar as dimenses dos
transistores at se chegar a um resultado aceitvel.

A Tabela 4.3 traz as dimenses dos transistores MN1 a MN6 e MP1 a MP6 da topologia da
Figura 4.10.

37
 Tabela 4.3 Dimenses dos transistores do estgio de sada
Transistor Valor ajustado por simulao
W (m) / L (m)

MP1 10/6,0
MP2 24/6,0
MP3 20/1,0
MP4 100/1,0
MP5 20/1,0
MP6 100/1,0
MN1 25/28
MN2 5,0/28
MN3 50/1,0
MN4 10/1,0
MN5 50/1,0
MN6 10/1,0

4.3.10 - Conversor V-I Completo

Com o projeto e a integrao de todos os blocos, chegou-se topologia final do conversor

tenso-corrente. O diagrama eltrico do conversor V-I est na Figura 4.10, onde todas as
estruturas projetadas aparecem interligadas. O Apndice B traz o circuito da Figura 4.10
com mais detalhes, bem como uma tabela contendo as dimenses de todos os transistores.

Figura 4.10 Topologia do conversor V-I completo

38
A topologia da Figura 4.10 foi validada atravs de simulaes, tanto do esquemtico
quanto do circuito extrado. Foram aplicadas na entrada VIN, tenses DC senoidais e rampa
para verificar o ponto de operao, a resposta do circuito na freqncia mxima de
operao e a resposta transitria respectivamente.

4.3.11 O CHIP DE TESTE

Para validar as estruturas projetadas at aqui, o chip de teste da Figura 4.11, construdo na
tecnologia descrita foi enviado para fabricao. Neste chip foram construdos
separadamente o conversor V-I completo, o ncleo do conversor com a referncia de
corrente, a referncia de corrente isolada e o estgio de sada isolado. As trs primeiras
estruturas possuem pinos de sada para sua caracterizao, enquanto a ltima ter que ser
caracterizada utilizando pads internos.

Figura 4.11 Chip de teste enviado para fabricao

As estruturas implementadas neste trabalho aparecem em destaque no chip da Figura 4.11.

Os leiautes detalhados de cada estrutura com suas respectivas dimenses so dados no
Apndice E.

39
A validao e caracterizao das topologias sero feitas em placa de circuito impresso,
para os circuitos com pinos de sada, e com a utilizao de pontas de prova em
equipamento apropriado, para o circuito com pads internos.

Para o procedimento acima, o laboratrio de medidas conta com medidores de preciso,

fontes de tenso e corrente como os equipamentos listado a seguir:

Keithley 6517 A : Eletrmetro com fonte de tenso;

Keithley 2400 : Conjunto fonte/medidor (IxV,VxI)
Probe station;
Gerador de sinais Agilent 3330 A
Osciloscpio HP 5460

Para validao da topologia do conversor V-I completo, h duas alternativas: utilizar o

conversor A/D fabricado anteriormente em outro chip ou montar uma estrutura com
resistores de baixa tolerncia e capacitores cermicos para simular a entrada do conversor
A/D, como a da Figura 4.12.

Figura 4.12 - Circuito de simulao da entrada do conversor A/D

Utilizando a fonte Keithley 2400, ser aplicada uma tenso com amplitude variando
linearmente de 1 V a 2 V (no tempo de 1s) para avaliar a operao DC do conversor. Em
seguida, o tempo ser reduzido para 40 s para avaliar a resposta transiente do conversor.

Uma tenso senoidal de freqncia 25 kHz com dc de 1,5 V e amplitude de 0,5 V ser
aplicada ao conversor V-I para verificar o funcionamento do conversor na freqncia
mxima de operao. Outros procedimentos para medida de linearidade e rudo sero
desenvolvidos junto com o engenheiro de testes do laboratrio de medidas.

40
O bloco do ncleo do conversor com a fonte de corrente pode ser validado de forma
semelhante descrita, adaptando-se o circuito da Figura 4.12 para simular a entrada do
estgio de sada.

A validao da topologia da referncia de corrente poder ser feita usando um resistor de

aproximadamente 500 ligado a gnd e as fontes de corrente e tenso especificadas
anteriormente. Para verificar a estabilidade da corrente de referncia com a temperatura,
sero feitos testes em estufa com controle trmico cujos detalhes esto sendo estudados.

Para validar o estgio de sada ser utilizada uma probe station onde se posicionar o chip
sobre uma mesa com microscpio e ponteiras. Dessa forma, sero acessados os pontos de
teste (entrada e sada) e alimentao (VDD e gnd) do circuito de sada. O Eletrmetro
Keithley 6517 A e o conjunto fonte medidor Keithley 2400 excitaro o mdulo e efetuaro
as medidas correspondentes.

41
5 - RESULTADOS E DISCUSSO

O propsito deste captulo relatar e analisar os resultados obtidos no projeto do conversor

V-I como um todo e de seus diversos mdulos. Foram feitas simulaes tanto de
esquemtico quanto do circuito extrado do leiaute, com resistncias e capacitncias
parasitas. Assim, nos grficos abaixo as simulaes de leiaute se referem ao circuito
extrado.

5.1 - CONVERSOR TENSO-CORRENTE COMPLETO

Para verificar a resposta do conversor V-I completo foi utilizado o circuito da Figura 4.12,
que simula a impedncia de entrada do conversor A/D sem a preocupao com os sinais de
controle desse bloco.

A simulao DC do conversor V-I foi realizada com o simulador Spectre, conforme citado
no capitulo 4, usando como parmetro varivel a tenso de entrada do conversor V-I.
Assim, tenses (VIN) na faixa de 1 V a 2 V foram aplicadas entrada do conversor at que
a sada (IOUT) se estabilizasse. O resultado foi a curva da Figura 5.1.

Figura 5.1 Simulao DC do conversor V-I. Corrente de sada x Tenso de entrada

42
Na Figura 5.1, a simulao do esquemtico resultou em correntes na faixa de -97,60 A a
97,48 A com zero em aproximadamente 1,54 V. Enquanto que a simulao do leiaute
resultou em correntes na faixa de -95 A a 98 A com zero em 1,5 V. A extrao de
resistncias e capacitncias parasitas modificou as tenses no circuito original, aumentando
o erro gerado pelos espelhos de corrente devido ao desvio das tenses de entrada.

Tendo em vista que o conversor A/D tem freqncia de amostragem de 50 kHz, a

freqncia mxima do sinal de tenso no conversor V-I de 25 kHz. Assim, a resposta do
conversor V-I (esquemtico) a uma entrada senoidal de tenso de 25 kHz est na Figura
5.2.

Figura 5.2 Entrada de tenso e sada de corrente do conversor V-I (esquemtico)

Observa-se na Figura 5.2 que a corrente de sada do conversor V-I responde s variaes
da tenso de entrada na freqncia mxima de operao. Os limites de corrente de sada
esto dentro da faixa de -97 A a 97 A.

Na Figura 5.3, foram simulados o esquemtico e o circuito extrado do conversor V-I para
uma entrada senoidal de tenso na freqncia mxima de operao do conversor, 25 kHz.

43
Figura 5.3 Sada de corrente do conversor V-I para entrada de tenso senoidal de 25 kHz

Novamente, observa-se uma diferena de 3 A entre as duas simulaes que foi descrita
anteriormente.
Na Figura 5.4 uma tenso crescente de 1 V a 2 V no intervalo de tempo de 40 s aplicada
ao conversor. A inclinao da corrente de sada acompanha a da tenso de entrada.

Figura 5.4 Sada de corrente do conversor V-I para uma tenso rampa de entrada

44
A Figura 5.4 indica a resposta transiente do circuito. Portanto, o conversor V-I capaz de
responder a uma variao de tenso em sua entrada, dentro do perodo da freqncia
mxima de operao.

Do exposto, a funcionalidade do conversor V-I foi comprovada. Entretanto, a faixa de

corrente de sada de -95 A a 95 A (considerando o circuito extrado). Alm disso, a
resposta do conversor V-I satisfatria para sinais de tenso na freqncia de 25 kHz. A
estabilidade trmica tambm ficou restrita a uma faixa menor que a esperada
(aproximadamente 0 C a 30 C), devido ao ncleo do conversor (ver Apndice C)

As simulaes e resultados do ncleo do conversor e da fonte de corrente constam nos

Apndice C e D respectivamente.

45
6 - CONCLUSES E RECOMENDAES

Neste trabalho foi projetado um conversor tenso-corrente com entrada na faixa de 1 V a 2

V e sada de -100 A a 100 A (5 A), utilizando tecnologia CMOS de 0,35 m. O
Circuito foi enviado para prototipagem para validar e caracterizar posteriormente as
estruturas projetadas.

O funcionamento do conversor foi verificado por simulao tanto do circuito esquemtico

quanto do extrado.

A corrente de sada atingiu os valores de -97 A a 97A para o esquemtico, e -95 A a

95A para o circuito extrado.

A estabilidade trmica especificada foi atingida na faixa de 0 a 30 C. Na faixa de 0 a 70 C

a especificao original no foi alcanada.

Neste trabalho foi testada uma nova topologia de conversor V-I, construda a partir de
blocos mais simples e com sada de corrente simtrica. Alm disso, todos os blocos
podero ser reaproveitados em projetos de outras estruturas haja vista que sero
caracterizados em laboratrio.

O requisito de rea foi atingido, considerando as especificaes iniciais. J o requisito de

consumo tem a ressalva do conversor V-I drenar uma corrente de 150 A mesmo sem
tenso de entrada. Portanto, dever ser ativado apenas nas operaes de aquisio de dados
pelo condicionador de sinais. Esse controle pode ser feito pelo mesmo sinal que ativa o
conversor A/D, bastando adicionar um transistor NMOS entre a linha de VDD e o
conversor V-I, com o sinal de controle no terminal de porta desse transistor.

Para trabalhos futuros, inicialmente esto previstas a validao e caracterizao do

conversor e de seus blocos. Tambm poder ser estudada a utilizao do conversor em um
SoC reconfigurvel, com sensor de imagem APS, para rastreabilidade animal e vegetal.

Em trabalhos futuros, espera-se tambm otimizar o circuito projetado, de modo a atender

melhor as especificaes originais, efetuando eventuais ajustes no circuito do conversor
A/D, se necessrio.

46
REFERNCIAS BIBLIOGRFICAS

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[22] Fiori, F. Crovetti, P.S. A New Compact Temperature-Compensated CMOS
Current Reference. IIIE Transactions on Circuits and Systems, Vol. 52, n 11, Nov 2005.
[23] Arquivo de Documentao de Projetos - Laboratrio de Dispositivos e Circuitos
Integrados - LDCI, Universidade de Braslia, Departamento de Eng. Eltrica, 2008.
[24] Martin, A.J; Carlosena, A.;Angulo, J.R; Carvajal, R.G. - Rail to Rail Tunable
CMOS V-I Converter. IEEE International Symposium on Circuits and Systems 2006,
ISCAS 2006, May 2006.
[25] Secareanu, R.M.; Friedman, G. A High Precision CMOS Current Mirror Divider.
Circuits and Systems, 1999. IEEE International Symposium on Circuits and Systems 1999,
ISCAS 99, pages 314-317, vol 2.
[26] 0.35 um CMOS C35 Process Parameters, ENG-182, AMS, Revision 4.0, 2007.
[27] Tsividis, Y.P. Operation and Modeling of the MOS Transistor. McGraw-Hill, NY,
1987.
[28] www.mathworks.com
[29] Lee, C., Park, H. All CMOS temperature independent current reference. Eletronic
Letters, vol. 32 pp. 1281, Jul 1996.

48
APNDICES

49
A CLCULO DO RESISTOR DA REFERNCIA DE CORRENTE

Conforme descrito no captulo 4, o clculo do resistor da referncia de corrente fez uso do

programa Matlab 7.1. Uma rotina simples foi implementada para obter o grfico da
variao da resistncia com a temperatura. O procedimento consiste em primeiro em
carregar um arquivo de parmetros, param.m, visto abaixo.
param.m
%********************* Definio de parmetros *************************
UON = 0.037; % m^2/Vs - mobilidade efetiva NMOS na temp de referncia
Vtn = 0.60; % V - tenso de limiar NMOS na temp de referncia
Vtp = 0.75; % V - tenso de limiar PMOS na temp de referncia
TCV =-1.1e-3; % V/K - coeficiente de temperatura da tenso de limiar
NMOS
BEXN = 1.8; % - - expoente da mobilidade NMOS
KPN = 170; % uA/V^2 - fator de ganho NMOS
KPP = 58; % uA/V^2 - fator de ganho PMOS

Depois disso, basta carregar o arquivo com as expresses para o clculo do resistor, res.m
res.m
%********************** Definio de constantes *************************
Tr = 300.15; % K - temperatura de referncia (27C)
M = 5; % - - relao de aspecto do espelho de corrente
I = 7e-6; % A - corrente de sada
%************************************************************************
T = 273.15:0.1:343.15; % K - temperatura varivel 273.15K - 343.15K
(0C - 70C)
%T = sym('T'); % K - temperatura varivel 273.15K - 343.15K (0C -
70C)
%************************************************************************
func_mob = UON * ((T./Tr).^(-BEXN)); % funo mobilidade x temperatura
func_Vt = Vtn + TCV .* (T-Tr); % funo tenso de limiar x temperatura
deriv_mob = - UON .* (BEXN./T) .* ((T./Tr).^(-BEXN)); % derivada da
mobilidade x temperatura
deriv_Vt = TCV ; % derivada da tenso de limiar x temperatura
%************************************************************************
k1 = deriv_mob;
k2 = deriv_Vt;
k3 = M*I/UON;
k4 = Vtn/UON;
C1 = 1; %constante de integrao
R2 = 1./k3.*k4+2./k3./k1.*k2+exp(-1/2.*k1.*T).*C1;
%************************************************************************
a = (M*I/UON)*deriv_mob;
b = (2*M*I)/UON;
c = (Vtn/UON)*deriv_mob;
d = 2*deriv_Vt;
C1 = 0;
R1= exp(-a./b.*T).*C1+(c+d)./a;

Basta agora no prompt do Matlab carregar os dois arquivos m digitando seus nomes. Em
seguida digita-se:
>> plot(T,R1)

50
B CIRCUITO ELTRICO DO CONVERSOR V-I

Figura B.1 Conversor V-I Completo

51
Tabela B.1 Dimenses dos Transistores do Conversor V-I (R1 = 27,62 k)
Transistor W (m) / L
(m)
MN1 3,0/1,0
MN2 3,0/5,0
MN3 5,0/1,8
MN4 10/1,0
MN5 10/1,0
MN6 1,0/38
MN7 10/1,0
MN8 10/1,0
MN9 5,0/28
MN10 1,0/2,0
MN11 1,0/3,5
MN12 1,0/3,5
MN13 25/28
MN14 10/1,0
MN15 10/1,0
MN16 50/1,0
MN17 50/1,0
MP1 10/1,0
MP2 10/1,0
MP3 10/18
MP4 10/4,0
MP5 10/6,0
MP6 1,0/2,0
MP7 24/6,0
MP8 1,0/2,0
MP9 20/1,0
MP10 20/1,0
MP11 100/1,0
MP12 100/1,0

52
C SIMULAO DO NCLEO DO CONVERSOR V-I

A simulao da caracterstica DC deste mdulo apresentada na Figura B.1 onde se tem a

corrente de sada IOUT em funo da tenso de entrada VIN

Figura C.1 VIN x IOUT do ncleo do conversor V-I

De acordo com a Figura C.1 o circuito no responde para tenses de entrada inferiores a
0,6 V, pois nessa faixa a tenso VGS do transistor MN1 que representada por VIN - V2 na
Figura 4.2, inferior tenso de limiar. Porm a faixa de interesse das tenses de entrada
na faixa de 1 V a 2 V, produzindo correntes na faixa de 2,52 A a 12,50 uA
respectivamente.

A estabilidade trmica do circuito na faixa de temperatura de operao apresentada na

Figura C.2, onde vista a curva VIN x IOUT para na faixa de temperatura de operao (0 C
70 C, a passos de 10 C).

53
 Figura C.2 Estabilidade trmica do ncleo do conversor V-I (simulao do extrado)

De acordo com a Figura C.2, a variao da corrente de sada do ncleo do conversor chega
a 9,5% do valor nominal na temperatura de 27 C. A variao no afeta a linearidade do
circuito dentro da faixa de trabalho, porm inviabiliza o ajuste da corrente de sada do
conversor (no ser possvel obter correntes simtricas com zero em 1,5 V na sada do
conversor V-I completo). Portanto, no ser feita anlise de temperatura com a topologia
do conversor completo.

Apesar da equao (4.6) garantir a independncia da corrente de sada em relao tenso

de limiar dos transistores (que varia com a temperatura), dois fatores no so considerados:

A mobilidade presente nos termos 1 e 3 que conforme visto possui dependncia

trmica;
A insero do espelho de corrente PMOS (MP1 e MP2) sem compensao trmica.

54
D SIMULAO DA REFERNCIA DE CORRENTE

A variao da corrente de polarizao do conversor V-I com a temperatura dada pela

curva da Figura D.1. So apresentadas as curvas de esquemtico e do circuito extrado. A
diferena entre elas de aproximadamente 0,06%, podendo ser desprezada.

Figura D.1 Estabilidade trmica da corrente de polarizao do ncleo do conversor V-I

De acordo com a Figura D.1, na temperatura de operao, a corrente de polarizao

aproximadamente 1,84 A. O coeficiente de temperatura da corrente de polarizao ser
de aproximadamente 180 ppm/C de 27 C a 70 C, e 16 ppm/C de 0C a 27 C. A
variao na corrente de polarizao ser de 0,008 A na primeira faixa e 0,014 A na
segunda. Essas variaes representam menos de 1% do valor da corrente de polarizao.
Na Figura 4.6, a corrente de sada no ncleo do conversor V-I, IOUT, depende da tenso VGS
de MN3 (V3 V2), que opera na saturao. A tenso VGS de MN3 depende do termo
I REF
+ VTN , de forma que uma variao de 1% em IREF (corrente de polarizao do
M3
ncleo do conversor) produz uma variao de menos de 0,5% em VGS de MN3. Portanto,
essa variao da corrente de polarizao ser desprezada na corrente de sada do ncleo do
conversor V-I.

55
A outra corrente da referncia (aquela de ajuste da corrente de sada do conversor V-I), de
7,50 A, possui 96 ppm/C na primeira faixa citada anteriormente, e 120 ppm/C na
segunda faixa. A variao dessa corrente ser de 0,02 A na primeira faixa e 0,04 A na
segunda faixa.

Considerando agora a corrente de 7,50 A e tambm que o erro introduzido na corrente de

final pelo estgio de sada possa ser ignorado, chegou-se a tabela D.1, com as alteraes
nas correntes do conversor V-I a partir do primeiro estgio de sada.

Tabela D.1 Corrente no estgio de sada nas faixas de variao da temperatura

0C 27C 27C 70C
Entrada do primeiro estgio 4,96 5,02 4,94 5,00
Sada do primeiro estgio 19,84 20,08 19,76 20,00
Sada do segundo estgio 99,20 100,4 98,8 100,0

Observando que o erro de quantizao do conversor A/D de 0,4 A, a variao dessa

corrente ser aceitvel, de acordo com a tabela D.1.

Esta anlise no considerou a estabilidade trmica do ncleo do conversor e dos outros

circuitos, tendo em vista que a variao da corrente de sada, s do ncleo de 9%, saindo
das especificaes de projeto.

A variao da corrente de polarizao do conversor com a tenso de alimentao dada

pela curva da Figura D.2. O intervalo de variao foi de 10% de VDD, ou seja, 2,97V a
3,63 V. A corrente de polarizao varia menos de 1% bem como a corrente de ajuste do
ncleo do conversor V-I. Se apenas a referncia de corrente for avaliada, ter atendido aos
requisitos de projeto. Entretanto, o estgio de sada do conversor V-I completo bastante
sensvel a variaes de VDD.

56
 Figura D.2 Variao da corrente de polarizao com a tenso VDD

Na tabela D.2 feita uma comparao da referncia de corrente projetada com referncias
de corrente de outros trabalhos.

Tabela D.2 Comparativo do desempenho de circuitos de referncias de corrente

Parmetro Projeto Referncia [21] Referncia [22] Referncia [29]

Corrente Nominal (A) 1,84 0,77 15,150 0,28
Coeficiente Temp. (ppm/C) 180 375 217 226
2
rea (mm ) 0,0079 0,2 0,0042 -
Tecnologia (m) 0,35 3 0,35 -

De acordo com a tabela C.2, a referncia projetada possui menor coeficiente de

temperatura, porm ocupa o dobro de rea da referncia [22]. Mesmo assim, o
compromisso de utilizao da menor rea foi mantido, haja vista ter sido utilizado o menor
resistor possvel.

57
E LEIAUTES DAS ESTRUTURAS DO CHIP DE TESTE

E.1 - NCLEO DO CONVERSOR V-I

Figura E.1 Leiaute do ncleo do conversor V-I

Dimenses: 43,60 m x 23,67 m

rea: 0,001 mm2
Consumo: 0,055 mW (rms)

58
E.2 - REFERNCIA DE CORRENTE

Figura E.2 Leiaute da referncia de corrente

Dimenses: 127,4 m x 62,10 m

rea: 0,0079 mm2
Consumo: 0,135 mW (rms)

E.3 - PRIMEIRO ESTGIO DE SADA

Figura E.3 Leiaute do primeiro estgio de sada

Dimenses: 140,05 m x 27,95 m

rea: 0,0039 mm2
Consumo: 0,28 mW (rms)

59
E.4 - SEGUNDO ESTGIO DE SADA

Figura E.4 Leiaute do segundo estgio de sada

Dimenses: 46,80 m x 55,45 m

rea: 0,0026 mm2
Consumo: 0,25 mW (rms)

60
E.5 - CONVERSOR TENSO-CORRENTE COMPLETO

Figura E.5 Leiaute do conversor tenso-corrente completo

Dimenses: 217,33 m x 100,28 m

rea: 0,022 mm2
Consumo: 0,68 mW (rms)

As especificaes de rea e consumo foram atendidas pelo conversor V-I projetado. A rea
total ocupada foi de menos de 4% da prevista (0,6 mm2) e o consumo 40% menor. Tendo
em vista as especificaes de rea e consumo do SoC, considerando apenas a parte
analgica, os valores de rea e consumo caem para 0,15% da rea total e 5% do consumo
total do SoC.

61