Faculdade de Engenharia de Ilha Solteira Departamento de Engenharia Eltrica Circuitos Digitais II Prof.a Suely Cunha Amaro Mantovani.

1osem/2010

Dynamic RAM - DRAM

1-Caractersticas Principais
Fabricadas com tecnologia MOS: alta capacidade, baixo consumo, moderada velocidade de operao e menor custo; armazenam 1s e 0s como cargas em um pequeno capacitor MOS ( tipicamente, poucos picos farads); Desvantagens: refrescamento, circuito externo de suporte, circuito interno de suporte, e endereamento mais complexo; Fuga de cargas: devido a fuga de cargas depois de um perodo de tempo, as RAMs dinmicas necessitam recargas peridicas para as clulas de memria. A estas recargas peridicas d-se o nome de refreshing. Nas modernas DRAM, cada clula de memria deve ser restaurada tipicamente a cada 2, 4 ou 8ms ou o dado ser perdido. O circuito adicional externo, representa uma desvantagem quando comparadas com as SRAMs. Contudo, pela sua grande capacidade e muito baixo consumo so usadas em sistemas que prevalecem questes como tamanho, custo e baixo consumo; As DRAMs so mais lentas que as SRAMs . As SRAMs so usadas em aplicaes onde velocidade e pequena complexidade so mais crticas do que custo, espao e baixo consumo e no necessitam de operao de refresh; As DRAMS possuem estrutura celular mais simples e tipicamente 4 vezes a densidade das SRAMs; O custo /bit de armazenamento para a RAM dinmica menor do que as SRAMa (cerca de 1/5 do valor que as SRAMs); A memria principal interna da maioria dos PCs ou Macs usam DRAM por causa da sua alta capacidade e baixo consumo. Contudo, algumas vezes estes computadores usam pequena quantidade de SRAM para funes que exigem alta velocidade, tais como: look-up tables e memrias cache; As SRAMs so normalmente usadas em reas onde somente pequenas quantidades de memrias so necessrias ou quando exigida alta velocidade (instrumentos controlados por microprocessador, osciloscpio com armazenamento digital, analisadores lgicos , eletrodomsticos); O consumo de energia de uma RAM dinmica normalmente est entre 1/6 e 1/2 da energia consumida por uma RAM esttica, possibilitando o uso de fontes de alimentao menores e mais baratas; DRAMs com um tamanho de palavra de 4 bits (ou mais) tm uma configurao de clulas em estrutura quadrada onde cada posio na matriz contm 4 clulas, e cada

endereo aplicado seleciona um grupo de quatro clulas para uma operao de leitura/escrita; Os chips DRAMs atuais variam em capacidade de palavras de 1k, 4k, 8k,16k,64k,128k,256k e 1024k e com tamanho de palavras 1,4 ou 8 bits. A quantidade de palavras e tamanho de palavras podem ser expandidas combinando-se chips de memrias em um arranjo apropriado; Resumindo: As RAM estticas so mais rpidas e simples de construir que as dinmicas, pois no precisam de circuitos auxiliares para percorrer toda a memria e efetuar o refresh dos capacitores carregados (bits ativos). Todavia as DRAMs so bem mais baratas e muito mais compactas, alm de consumirem menos energia. Desta forma, as memrias RAM estticas so empregadas em sistemas que precisam de pouca memria mas com alta velocidade, como microcontroladores, processamento de sinais em tempo real, memrias de cache e de vdeo, etc. As RAMs dinmicas so normalmente empregadas quando se tenta otimizar o volume de memria e o baixo consumo, como no caso da memria principal dos computadores pessoais.

2-Estrutura e Operao de uma DRAM

As memrias RAM dinmicas armazenam os 1s e 0s como cargas em pequenos capacitores CMOS. Como estes capacitores tendem a perder cargas com decorrer do tempo, as DRAMs precisam periodicamente recarregar as clulas de memrias. A clula de memria de uma DRAM constituda por um capacitor e circuitos associados para prover os meios necessrios para o refrescamento da clula. Na Fig.1 mostra-se a representao da clula de memria de uma DRAM. Na fig.1a mostra-se outra simbologia da clula.

Fig.1-Clula de memria de uma DRAM As chaves SW1 a SW4 so MOSFET (Metal Oxide Semiconductor Field Efect Transistor), controladas pelas vrias sadas dos decodificadores de endereos e sinais de leitura/escrita. Operao de Escrita: Os sinais do decodificador de endereo e da lgica de leitura /escrita fecham as chaves, SW1, SW2 (ON) enquanto mantm SW3, SW4 (OFF) abertas. Um nvel lgico 1 na entrada de dados carrega o capacitor C, e um nvel lgico 0 o descarrega. Logo depois, as chaves so abertas de modo que o capacitor C seja desconectado do restante do circuito.

Operao de Leitura: SW2, SW3, SW4 ON SW1 OFF O Amplificador Sensor (Sense Amplifier) atua sobre o bit da linha selecionada. Compara a tenso da clula com uma tenso de referncia para determinar se o valor lgico armazenado 0 ou 1, e fornece um valor de tenso de 0 ou 5V na sada de dados. Esta tenso de sada ligada clula atravs das chaves SW2 e SW4, e restaura a tenso do capacitor, carregando-o ou descarregando-o. Ou seja, o dado armazenado restaurado cada vez que a clula lida.

Fig 1a - Estrutura de um bit da DRAM

3- Arquitetura Interna de uma DRAM

Mostra-se na Fig.2 uma DRAM (16K x 1) de 16.384 clulas arranjadas em uma matriz 128X128, onde cada clula ocupa uma posio nica em uma linha e em uma coluna dentro da matriz. So necessrios 14 bits de endereos para selecionar uma clula, os endereos mais baixos A0 at A6 selecionam a linha e A7 at A13 selecionam a coluna. Esta configurao j est obsoleta. CIs de memria de alta capacidade necessitam de muitos pinos de endereo. Para reduzir o nmero de pinos nas DRAMs de alta capacidade, os fabricantes utilizam a Multiplexao de Endereos.

Fig.2- Arquitetura DRAM-14 endereos

4-Multiplexao de Endereos em DRAMs

As DRAMs so fabricadas em chips de alta capacidade de armazenamento, requerendo um grande nmero de bits de endereos. Para reduzir o nmero de pinos de endereos de uma DRAM, os fabricantes empregam a multiplexao de endereos, onde cada pino de entrada pode acomodar dois bits de endereo diferentes. DRAM TMS44100, 4M X 1, Texas Instruments

Fig.3- Diagrama de Blocos

As linhas de endereos so multiplexadas e os 22 bits de endereos so apresentados na entrada de endereos da DRAM em dois blocos de 11bits que vo para os registradores de linhas e de colunas: o registrador de linhas armazena os 11bits superiores do endereo e o registrador de colunas armazena os 11bits inferiores de endereos. Dois sinais de entrada importantes fazem este controle: RAS Row Address Strob : Gatilha o registrador de 11 bits de endereos de linha(A15- A8 ) CAS Column Address Strobe: Gatilha o registrador de 11 bits de endereos de coluna (A7- A0 ) Os 22 bits de endereos so aplicados na DRAM em duas etapas atravs do uso dos sinais RAS e CAS , ativos BAIXOS, conforme a Fig.4 . A DRAM no possui uma entrada de seleciona circuito (CS-Chip Select). Os sinais RAS e CAS realizam a funo de seleciona circuito, desde que os dois sinais sejam BAIXOS para os decodificadores selecionarem uma clula para leitura ou escrita.

Fig.4-Temporizao de RAS/CAS para uma DRAM t0-t3 - tempo de latncia : o tempo necessrio para as operaes de multiplexao e decodificao de endereo de linha e coluna.

5- Ciclos de Leitura/Escrita (temporizao das DRAMs)

A temporizao das operaes de leitura e escrita para uma memria DRAM mais complexa que as operaes de uma SRAM. As figuras abaixo mostram os sinais de temporizao para as operaes de leitura e escrita em uma DRAM.

Fig 5- Ciclo de Leitura

O sinal MUX, entrada de seleo do multiplexador, controla quais os bits de endereos, se a parte superior ou inferior do endereo, ser apresentada nas entradas de endereos da MEM DRAM. Tempo Evento
t0 t1 t2 t3 t4 t5 MUX torna-se BAIXO para aplicar os bits de endereo de linha s entradas de endereo da DRAM

RAS colocado BAIXO para carregar o endereo de linha na DRAM

MUX torna-se ALTO para aplicar os bits de endereo de coluna s entradas de endereo da DRAM

CAS vai para nvel BAIXO para carregar o endereo de coluna na DRAM DRAM coloca dados vlidos da clula de memria selecionada na linha DATA OUT(Sada de Dados) RAS , CAS , MUX e DATA OUT voltam ao estado inicial

Fig.6- Ciclo de Escrita

Tempo Evento t0 MUX torna-se BAIXO para aplicar os bits de endereo de linha s entradas de endereo da DRAM t1 RAS colocado BAIXO para carregar o endereo de linha na DRAM t2 t3 t4 t5 t6 t7 MUX torna-se ALTO para aplicar os bits de endereo de coluna s entradas de endereo da DRAM

CAS vai para nvel BAIXO para carregar o endereo de coluna na DRAM Dados a serem escritos so colocados nos pinos de dados(DATA IN) da DRAM
A entrada R / W pulsado BAIXO para escrever os dados na clula selecionada Os dados de entrada so removidos dos pinos de entrada de dados(DATA IN) da DRAM

RAS , CAS , MUX e R / W voltam ao estado inicial.

6-Operao de Refrescamento das DRAMs

Uma clula de uma memria DRAM refrescada cada vez que uma operao de leitura realizada sobre a clula. Cada clula deve ser refrescada periodicamente ou os dados sero perdidos (veja quadro, fig.7). As clulas no podem ser reavivadas individualmente em cada operao devido a grande capacidade das DRAMs. Por exemplo, uma memria de 1M X 1, com perodo de refrescamento de 4ms, precisaria de 4ns para refrescar cada clula sucessivamente. Este tempo bastante pequeno para qualquer DRAM comercial. As memrias DRAMs so projetadas e fabricadas de modo que sempre que uma operao de leitura realizada sobre uma clula, todas as clulas naquela linha so refrescadas. Assim, preciso fazer somente uma operao de leitura sobre cada linha da DRAM em cada 4ms para garantir que cada clula da matriz seja refrescada. A taxa de refresh calculada pelo tempo de refresh da linha na leitura versus a quantidade de clulas na linha . Ex: uma DRAM 1Mx1 ou 220 =1.048.576 clulas para guarantir o refresh dentro de 4ms deveria ter uma taxa de 4ms de leitura por clula de 4ns, aproximadamente, 3,81ns 1.048.576

Fig.7- Quadro de DRAMs e taxas de refresh

7-Mtodos de Refrescamento
Portanto, h a necessidade de circuitos externos DRAM ou como parte de seus circuitos internos que controlem o refresh. Em ambos os casos, existem dois modos de refresh: 1. Refrescamento de Rajada (Burst refresh) : a operao normal da memria interrompida e cada clula refrescada sucessivamente at toda as linhas serem reavivadas.

2. Refrescamento Distribudo (Distributed refresh): o refrescamento das linhas intercalado com a operao normal da memria.

Fig.8-Tipos de Refresh Quanto aos controles, existem quatro modos diferentes de realizar o refrescamento de uma DRAM padro: Refresh SOMENTE-RAS (RAS - ONLY Refresh) Refresh CAS-ANTES-DE-RAS (CAS-BEFORE-RAS Refresh) Refresh OCULTO (HIDDEN Refresh) Auto Refresh Cada modo pode ser usado nos mtodos distribudo ou rajada, dependendo qual atende melhor as necessidades do projeto. Contudo, o mtodo CBR Refresh (CASBEFORE-RAS Refresh) a escolha preferida devido a facilidade de implementao e a economia de energia que proporciona.

Mtodo de Refresh Somente-RAS (RAS-only refresh): o refrescamento somente-RAS realizado habilitando um endereo de linha com RAS enquanto CAS e R/W permanecem no nvel ALTO. Este mtodo pode ser usado para realizar um refrescamento de rajada. Um contador de refrescamento do controlador da DRAM (chip set) fornece os endereos de linha sequencialmente (fig.9).

Fig.9- Refresh apenas com RAS

Mtodo de Refresh CAS-antes-de-RAS (CAS before RAS)- o mtodo de refrescamento CAS-antes-de-RAS, conhecido como CBR REFRESH, realizado fazendo CAS cair para o nvel BAIXO, e depois, RAS transitar para o nvel BAIXO. CBR usa um contador interno da DRAM para obter o endereo da linha a ser refrescada. Este contador incrementado a cada refrescamento de linha e ressetado quando todas as linhas forem refrescadas(fig .10)

Fig.10-CAS before RAS

Mtodo de Refresh Oculto (Hidden refresh)- neste mtodo de refrescamento, uma linha refrescada enquanto os dados so mantidos vlidos nos pinos de sada da memria. O sinal CAS mantido no nvel BAIXO depois de um ciclo de leitura e ento o sinal RAS pulsado para o nvel BAIXO. Em cada pulso de RAS, uma linha refrescada(fig.11).

Fig.11 Mtodo de Auto Refresh (Self-refresh) - o mtodo de Auto Refrescamento completamente automtico e realizado forando o sinal CAS para o nvel BAIXO antes de RAS e ento mantendo os dois sinais no nvel baixo por determinado intervalo de tempo (aproximadamente 100s). Um oscilador interno gatilha o contador de endereos de linhas at que todas as clulas sejam refrescadas(fig 12).

Fig.12 O modo a ser escolhido pelo projetista do sistema depende do tempo de ocupao da CPU.

8-Tipos de DRAM (Quanto ao Sincronismo)

Atualmente, devido a rpida evoluo dos microprocessadores tm-se as DRAMs assncronas ou sncronas: DRAM Assncrona (convencional) Memria no sincronizada com o clock do sistema; Tipo que era usado nos IBM PCs originais;

 So eficientes com o bus de memria de baixa velocidade (<66 MHz).

DRAM Sncrona (Synchronous DRAM - SDRAM)

Sincronizada com o clock do computador por isso melhor controlada; Muito mais rpida que a DRAM assncrona; Praticamente todos os computadores novos so vendidos com um tipo de memria.

9-Tipo de Memrias DRAM

Para selecionar um tipo de memria DRAM em uma aplicao, algumas caractersticas so desejadas: capacidade: deve ser a maior possvel; velocidade: to rpida quanto possvel ; consumo de potncia: to baixo quanto possvel ; preo: o menor possvel ; versatilidade: to fcil de alterar quanto possvel .

Uma memria DRAM comercial dificilmente atender todos os requisitos acima. Os fabricantes esto constantemente procurando encontrar a memria que tenha a combinao perfeita das caractersticas listadas. Ento, existem vrios produtos no mercado para diversas aplicaes. O mercado de memrias encontra-se em permanente mudana, um produto ora apresentado como uma novidade, pode ficar fora do mercado em alguns meses.
9.1 Formatos SIMMs e DIMMs Antigamente o usurio tinha que instalar manualmente os chips, o que causava inmeros problemas (terminais dobrados, terminais instalados fora do soquete, chips instalados invertidos, etc). Os mdulos de memria surgiram para eliminar este tipo de inconveniente.

Os formatos SIMM e DIMM foram os primeiros padres de cartes (pentes) de memrias para a indstria de computadores pessoais. Usavam os conectores padres das placas dos computadores pessoais, fceis de instalar e substituir. Os termos SIMM (Single-In-Line Memory Module) e DIMM (Double-In-Line Memory Module) referem-se ao tipo de socket (encapsulamento), o formato do suporte onde encaixada a memria RAM. Todos os sistemas atuais utilizam soquete DIMM, que aquele de encaixe reto. Antigamente, no tempo dos 486 e dos primeiros Pentium e K6, o soquete mais utilizado era o SIMM (veja figura 13). E
SIMM - Single-In-line Memory Module

Os mdulos do tipo SIMM foram os primeiros mdulos a terem aceitao no mercado. Existem dois tipos de mdulo SIMM: SIMM-30 (fig.13), de 8 bits e 30 terminais,

e SIMM-72, de 32 bits e 72 terminais (contatos funcionalmente equivalentes, de ambos os lados do carto).

Os mdulos SIMM-30 so mdulos de 8 bits e usam circuitos de memria com tecnologia Fast Page Mode (FPM). Este mdulo de memria foi usado at o 486, quando ento foi gradativamente substituido pelo mdulo SIMM-72; Os mdulos SIMM-72,fornecem 32 bits simultneo, apesar de serem mais prticos que os SIMM-30, eram pouco utilizados, at o lanamento do processador Pentium. O Pentium trabalha com memrias de 64 bits, portanto dois mdulos SIMM-72 iguais formam um banco de 64 bits.

Estes mdulos de memrias variam em capacidade de 1 a 32-Mbytes usam somente memrias DRAMs de 5 Volts, na faixa de 1 a 16Mbits.

Fig13- Mdulo SIMM-30 Na Fig.14, mostra-se um mdulo SIMM padro, 72 contatos, TSOP (Thin Small-Outline, gull-lead-molde, Package), medidas em polegadas(milmetros).

Fig.14- Mdulo SIMM de 72 contactos.

Os termos TSOP(Thin Small-Outline, gull-lead, Package) e SOJ(Small-Outline, J-lead package) referem-se aos pinos do chip de memria, conforme mostrado na Fig.15.

Fig. 15- Formato dos pinos e como so fixados em uma placa de circuito impresso A medida que a quantidade de chips de memrias aumenta no carto, a disposio dos CIs muda e obedece um padro (DD) da indstria conforme o nmero de CIs de memrias. A seguir, tem-se um carto comercial com as vrias capacidades possveis. Observe as capacidades disponveis e a designao dos pinos na tabela 1. Tabela 1

Fig.16 Mdulo SIMM-72

Fig. 17-Placa me com soquetes SIMM-30 e SIMM-72

Os mdulos SIMM-72 foram gradualmente sumindo do mercado at serem completamente substitudos pelos mdulos DIMM, que so de 64 bits, DDR-DIMM e RIMM.
DIMM - Dual-In-line Memory Module

Outro padro de cartes de memria para computadores pessoais. Tem 84 contatos funcionalmente nicos, de ambos lados do carto, e 168 pinos. Existem cartes com tenso de alimentao igual a 5Volts e a 3,3Volts. A capacidade do carto depende dos chips de memria montados no carto, e aumenta a medida que cresce a capacidade e nmero de chips de memria. Na Fig.18, tem-se um carto DIMM, padro DE-4. As memrias DIMM esto divididas basicamente em dois tipos: as SDR SDRAM e DDR SDRAM. So classificadas tambm de acordo com a quantidade de vias que possuem, por exemplo, a SDR SDRAM 168 vias e a DDR SDRAM possui 184 vias. Ao contrrio das memrias SIMM, estes mdulos possuem contatos em ambos os lados do pente, da o nome DIMM . So mdulos de 64 bits, no necessitando mais utilizar o esquema de ligao das antigas SIMM, a paridade. So comuns mdulos de 64 MB, 128 MB, 256 MB, 512 MB, 1 GB, 2GB . H uma verso de carto DIMM para uso em computadores portteis, conhecido com SODIMM (Small-Outline DIMM).

Fig.18- Um carto DIMM , capacidade 4M x 64 palavrasxbits (padro DE-4).

Fig 19-Pente de memria Dimm DDR SDRAM da Kingston (184 pinos)

Fig.20-Memria SDR SDRAM(168 vias) A indstria de memrias est sempre procurando o tipo de memria que acompanhe a velocidade cada dia maior dos microprocessadores. Ento novos tipos de DRAMs esto sempre aparecendo no mercado.

Figura 21-Memria DDR 1GB 400MHz PC3200 de 184 pinos.

As memrias DRAMs tambm se classificam quanto as tecnologias presentes para cada formato de memria, ou seja, podem ser FPM DRAM, EDO DRAM e BEDO DRAM.
9.2 Memrias FPM, EDO E BEDO DRAM Memrias FPM DRAM As memrias Fast Page Mode - FPM - (Modo Pgina Rpida) permitem um acesso aleatrio rpido s posies da memria dentro de determinada "pgina". Por "pgina" entende-se uma faixa de endereos onde o endereo de linha - bits superiores fixo e o endereo de coluna - bits inferiores - varia. Para acessar dados na pgina corrente, apenas as linhas menos significativas de endereo so alteradas. Isto reduz o tempo de acesso e potncia requerida (fig.22).

Fig. 22- Temporizao para uma FPM DRAM

Memrias EDO DRAM

As memrias Extended Data Output - EDO - (Sada de Dado Estendida) apresentam um melhoramento em relao as FPM DRAMs: enquanto os dados esto presentes nos pinos de sada, o sinal CAS pode completar seu ciclo, um novo endereo da pgina corrente pode ser decodificado, e o caminho do circuito de dados pode ser ressetado para o prximo acesso. Isto possibilita que os circuitos de controle da memria processem o prximo endereo ao mesmo tempo que a palavra corrente est sendo lida. Na Fig.23 mostra-se um ciclo de leitura para uma EDO DRAM. Observe que os pinos de sada no ficam em alta impedncia entre uma leitura e outra. Isto torna estas memrias mais rpidas (cerca de 25% mais rpida que uma DRAM normal), reduzindo a necessidade de memrias (de nvel 2) cache .

Fig 23- Um ciclo de leitura para uma EDO DRAM.

Memrias BEDO DRAM

As memrias BEDO DRAM - Burst Extended Data Output DRAM (DRAM com Sada de Rajada de Dados Estendida ) utilizam o fato que a maior parte de dados em uma memria so acessados sequencialmente. Este modo de acesso permite que os dados sejam liberados em rajadas de um, dois, quatro, ou oito locaes seqenciais da memria, uma aps a outra. O endereo da coluna da primeira locao decodificado do endereo de coluna lido do barramento de endereo; os demais endereos de colunas subseqentes so gerados internamente na memria. Um pouco mais lenta no acesso da fileira que a FPM DRAM. As memrias BEDO DRAM precisam de um relgio (clock) para incrementar um contador interno de endereos de colunas e habilitar os dados de sada. Este clock fornecido pelo CAS sendo pulsado para ler sucessivos bytes da memria. Enquanto o ltimo byte de uma rajada est sendo habilitado por CAS, um novo endereo de coluna pode ser decodificado sem provocar estados de espera. Um ciclo de acesso de leitura para uma BEDO DRAM visto na figura 24.Veja que apenas o endereo da primeira coluna da pgina decodificado do barramento de endereos.

Fig.24- Ciclo de leitura de uma Memria BEDO DRAM

9.3-Outros Tipos de DRAM Memrias DRDRAM ou Rambus A DRDRAM ou RDRAM (Direct Rambus DRAM) foi desenvolvida e comercializada pela Rambus, Inc. Usa um mtodo revolucionrio para a arquitetura da DRAM com um controle integrado muito maior no dispositivo de memria. extremamente rpida e usa um "canal" de transmisso de dados, que pelo menos 10 vezes mais rpido que a DRAM padro. Este canal menor em largura, entretanto (16 bits versus 64 bits), o que torna a RDRAM cerca de duas vezes mais rpida que a SDRAM comum. A RDRAM opera tipicamente a 800MHz. A alta velocidade tambm causa problemas, como a necessidade de fiao mais curta dentro do chip e maior blindagem de modo a prevenir interferncia eletromagntica. Em adio, a RDRAM tecnologia proprietria da Rambus e Intel (que comprou os direitos da tecnologia), portanto fabricantes devem pagar royalties a essas duas empresas, e ainda assim no tero controle sobre a tecnologia. Memrias SDRAM

As memrias SDRAM - Synchronous DRAM( DRAM Sncrona) - os dados vlidos so habilitados por um relgio interno do sistema (em lugar do sinal CAS) em rajadas de locaes da memria dentro da mesma pgina. As SDRAMs tem dois bancos internos que so lidos de modo alternado, permitindo maior velocidade de leitura. Seu circuito interno mais complexo que os de outros tipos de memrias, tornando-as mais caras, porm dispensam a necessidade de circuitos externos de suporte para as outras funes da memria.
Memrias DDR SDRAM

Double Data Rate- SDRAM teoricamente aumenta a velocidade de um PC100 para 200Mhz. acionada tanto pela borda de subida, quanto pela borda de descida do clock, dobrando assim sua velocidade.
Memrias DDR2 SDRAM

A memria DDR2 uma evoluo da to utilizada memria DDR. Entre suas principais caractersticas esto o menor consumo de energia eltrica, menor custo de produo, maior largura de banda de dados e velocidades mais rpidas. Trata-se de uma espcie de "substituto natural" das memrias DDR, com diversas melhorias. Seu desenvolvimento foi feito pela JEDEC, um grupo criado por fabricantes para definir padres de produtos da indstria de semi-condutores. A memria DDR2 no compatvel com placas-me que trabalham com memria DDR. Embora os pentes de memria de ambos os tipos paream iguais numa primeira olhada (pois possuem o mesmo tamanho), na verdade, no so. O tipo DDR tem 184 terminais e o DDR2 conta com 240 terminais. Alm disso, a abertura entre os terminais est

posicionada em um local diferente nos pentes de memria DDR2, como mostra a imagem a seguir (fig.25). As memrias DDR so comumente encontradas nas freqncias de 266 MHz, 333 MHz e 400 MHz. Por sua vez, o padro DDR2 trabalha com as freqncias de 400 MHz, 533 MHz, 667 MHz e 800 MHz (informaes at 27/06/2005). Na verdade, tanto no caso da memria DDR quanto no caso da memria DDR2, esses valores correspondem metade. A explicao para isso que ambos os tipos podem realizar duas operaes por ciclo de clock, em outras palavras, como se a velocidade dobrasse.

Fig. 25- DDR2 e DDR formatos diferentes

Memrias DDR3 SDRAM Mais recentes no mercado (informaes de 23/05/2007) os mdulos DDR3 utilizam os mesmos 240 pinos dos mdulos DDR2 e mantm o mesmo formato. A nica diferena visvel (fora etiquetas e cdigos de identificao) a mudana na posio do chanfro, que passou a ser posicionado mais prximo do canto do mdulo. O chanfro serve justamente para impedir que os mdulos de diferentes tecnologias sejam encaixados em placas incompatveis. As memrias DDR2 demoraram quase 3 anos para se popularizarem desde a introduo do chipset i915P, em 2004. As memrias DDR3 devem passar por um caminho similar, com os mdulos inicialmente custando muito mais caro e caindo ao mesmo nvel de preo dos mdulos DDR2 apenas por volta de 2009. No existe nada de fundamentalmente diferente nos mdulos DDR3(fig.26) que os torne mais caros para ser produzido, o preo determinado basicamente pelo volume de produo (www.guiadohardware.net/artigos/p35-ddr3/).

Fig. 26- Memrias DDR3 Memrias SLDRAM ou SyncLink DRAM A tecnologia competidora da RDRAM, suportada por um consrcio de fabricantes, e um padro aberto, o que significa que seu uso no obriga o pagamento de royalties. A SLDRAM se baseia em protocolo, que usa pacotes para transmitir endereos, dados e sinais de controle. Pode operar em barramento mais veloz que o padro SDRAM, at cerca de 200MHz. E a sada de dados pode operar no dobro da velocidade do clock do sistema, chegando a 400MHz ou at 800MHz num futuro prximo. O mtodo de trabalho da SLDRAM no requer o redesenho dos chips de memria, e devido a sua operao em freqncias mais baixas que a RDRAM, h menos problemas de rudo e interferncias nos sinais. A SLDRAM tambm prev a utilizao de 16 bancos de memria. Apesar de que a Intel pretende suportar apenas o padro RDRAM em chipsets futuros, fabricantes rivais de chipsets e de memria pressionam juntos com o usurio final, que a Intel a inclua suporte a SLDRAM tambm.

10-Tempo de uso das Memrias

No quadro da fig.27 ilustra-se as diversas tecnologias de memria e a linha de tempo, para mostrar desde que emergiram, a sua durao no mercado.

Fig.27- Tempo de uso das memrias

Fig.28- Pente de diversos tipos de memrias Na figura 28 apresentam-se diversos tipos de pente de memria DRAM e na figura 29 um resumo de todas as memrias semicondutoras estudadas.

Fig.29- Resumo das Memrias Semicondutoras

Curiosidade:

NVRAM
Significa Non-Volatile Random Access Memory, um tipo de memria que retm seu contedo mesmo quando a alimentao desligada. Um tipo de NVRAM a SRAM que feita no-voltil conectando-a em uma fonte de energia constante, tal como uma bateria. Note que isto somente possvel, dada a alta tecnologia empregada em sua fabricao, que lhe confere baixssima perda de energia, dando-lhe um comportamento tpico de uma EEPROM. Outros tipos de memrias NVRAM usam uma EEPROM para salvar seu contedo quando a fonte de energia desligada. Neste caso, a NVRAM composta de uma combinao de memrias SRAM e EEPROM.