UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ

CAMPUS PATO BRANCO

PR
UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ
DEPARTAMENTO ACADÊMICO DE ELÉTRICA
DISCIPLINA DE CIRCUITOS DIGITAIS

PROJETO INTEGRADOR - PI
PROJETO DE SISTEMA DIGITAL COM LÓGICA COMBINACIONAL E SEQUENCIAL

O Projeto Integrador (PI) da disciplina de Circuitos Digitais, no semestre letivo 2022/2, consta do
projeto de um sistema digital com características específicas, envolvendo lógica combinacional e
sequencial, com implementação e teste em ambiente de simulação (Deeds).
De modo geral, o sistema será composto por dois contadores distintos, cujas saídas passam por
tratamento aritmético e, posteriormente, codificação, para terem resultado indicado em displays 7
segmentos. As saídas dos contados passam também por tratamento lógico, cujo resultado deverá controlar
parte do funcionamento do sistema, conforme detalhado na sequência.
O Contador 1 (síncrono) e o Contador 2 (assíncrono up/down) constituem as entradas de um
circuito aritmético (somador/subtrator). Com o Contador 2 operando em modo up, o circuito aritmético
deve funcionar como somador. O resultado da soma deve ser indicado em dois displays 7 segmentos,
representando unidade e dezena em BCD (Codificador). Um sinalizador adicional de um bit deve manter-
se apagado indicando que a representação dos displays é positiva.
Paralelamente à operação aritmética, ocorrem outras operações aplicadas às saídas dos contadores.
Sempre que as saídas do Contador 1 e do Contador 2 forem iguais, esse número deve ser registrado e
mantido em outro display 7 segmentos, até a ocorrência da próxima igualdade. Ainda, um Contador 3
deverá integralizar o número de ocorrências de igualdades ao longo do sequenciamento de contagem dos
outros dois contadores. Toda vez que a igualdade entre o Contador 1 e o Contador 2 ocorrer no número 7
ou que o Contador 3 registrar a ocorrência de 10 igualdades, o Contador 3 deve ser zerado e o
funcionamento do sistema deverá ser alterado para outro modo de operação.
No segundo modo de operação, o Contador 2 passa a realizar contagem down e o circuito
aritmético passa a realizar a subtração (Contador 1 – Contador 2). O resultado da subtração é indicado nos
mesmos displays anteriores, representando unidade e dezena em BCD. Nesse caso, o bit adicional
sinalizador deve acender, indicando que a representação dos displays é negativa. Da mesma forma que no
modo anterior, o Contador 3 deve integralizar o número de ocorrências de igualdades ao longo do
sequenciamento de contagem dos outros dois contadores, enquanto os valores das igualdades são
registrados no display específico para essa finalidade. Esse modo de operação permanece até que ocorra a
igualdade entre o Contador 1 e o Contador 2 no número 7 ou que o Contador 3 registre a ocorrência de 10
igualdades. Nesse caso, novamente, o Contador 3 deve ser zerado e o funcionamento do sistema deverá
ser alterado para o modo de operação inicial.
Para além das situações indicadas, a alternância entre os modos de operação também pode ser
forçada por uma chave (push button) adicionada ao circuito, que, quando acionada, também provoca a
reinicialização do Contador 3.
Adicionalmente aos subsistemas explicitamente indicados até então, será necessário considerar a
inclusão de alguns outros circuitos lógicos, combinacionais e/ou sequenciais, de modo a implementar
todas as funcionalidades sugeridas.
Cada subsistema deve ser implementado por uma dentre duas formas: projeto sistemático
documentado (PSD); ou uso de bloco funcional Deeds (BFD). A atribuição da forma de desenvolvimento
encontra-se indicada na sequência deste roteiro.
Para o projeto de alguns dos subsistemas necessários, deve-se utilizar as indicações que seguem:
Contador 1 – FF JK-MS Displays de soma/subt. – Two Hex Digits
Contador 2 – FF T Display de igualdade – One Digit (un-decoded)

O Contador 1, Contador 2, o codificador e decodificador deverão ser agregados ao projeto na

forma de elemento de circuito em bloco (CBE) da ferramenta Deeds.
 Para o desenvolvimento da atividade, a turma será dividida em 7 grupos de no máximo 3 alunos,
definidos por interesse dos mesmos, aos quais serão atribuídos, aleatoriamente, os requisitos específicos
de desenvolvimento do sistema, conforme indicado no Quadro 1.

Grupos / Especificação das abordagens para implementação dos circuitos

Projetos Cont. 1 Cont. 2 Som/sub Codificador Trat. Lógico Decodificador Cont. 3 Outros
PSD
PSD
1 Interrupção: D BFD Livre BFD PSD BFD Livre
6-2-A-1-E-B-4-7-6
Reinicialização: 5
PSD
PSD
2 Interrupção: 9 BFD Livre BFD PSD BFD Livre
D-7-3-F-2-1-A-9-D
Reinicialização: 2
PSD
PSD
3 Interrupção: A BFD Livre BFD PSD BFD Livre
9-4-B-2-E-5-A-3-9
Reinicialização: 6
PSD
PSD
4 Interrupção: E BFD Livre BFD PSD BFD Livre
1-6-C-9-E-8-F-B-1
Reinicialização: 4
PSD
PSD
5 Interrupção: C BFD Livre BFD PSD BFD Livre
3-D-8-1-2-5-E-4-3
Reinicialização: 7
PSD
PSD
6 Interrupção: 8 BFD Livre BFD PSD BFD Livre
F-4-7-C-0-3-8-1-F
Reinicialização: 1
PSD
PSD
7 Interrupção: B BFD Livre BFD PSD BFD Livre
5-C-2-F-9-3-6-8-5
Reinicialização: 3

Quadro 1 – Definição de especificações dos projetos

Fonte: Elaboração própria

Relativamente ao Contador 2, cabe ressaltar que as contagens em modo up e down envolverão

intervalos numéricos distintos. Nesse sentido, o que deve ser preservado como parâmetro fixo são o
estado de interrupção do sequenciamento da contagem e o estado de reinicialização da contagem, ambos
indicados no Quadro 2 para cada especificação de projeto.
Durante o desenvolvimento do projeto, recursos de síntese facilitada (Logic Converter, Karnaugh
Map Minimazer etc.) bem como a inclusão de outros indicadores (displays e/ou leds) podem ser utilizados
conforme o interesse do(s) projetista(s). Solicita-se, de todo modo, o registro dos procedimentos e
resultados obtidos a cada etapa. Considere-se ainda a indicação de frequência de 5Hz para o sinal de
sincronismo do sistema (clock), o que pode ser alterado por conveniência.
Para efeito de entrega e documentação final, cada grupo deverá responder à tarefa na plataforma
Moodle, submetendo o arquivo fonte (.pbs) contendo o circuito da simulação e um relatório escrito (.doc
ou .pdf) do projeto até às 14h do dia 07/12/2022. Este circuito será apresentado pelos grupos durante a
aula do dia 09/12/2022 (ou data a combinar, entre 07/12 e 09/12/2022), ocasião em que será feita arguição
para avaliar o funcionamento do sistema e o domínio dos grupos sobre os resultados, quando cada
integrante do grupo deve demonstrar domínio sobre o funcionamento geral do sistema e responder,
especificamente, sobre 3 subsistemas, sendo pelo menos um deles um PSD e um BFD.
A atribuição de nota relativa ao trabalho irá considerar:
a) funcionalidade do sistema (peso 2,5);
b) adequação/eficiência do projeto (peso 1,0);
c) desempenho individual na apresentação e arguição (peso 4,5);
d) qualidade da documentação/relatório (peso 1,5);
e) atendimento ao prazo estabelecido (peso 0,5).

Dúvidas acerca dos objetivos, teor, forma e avaliação desta atividade serão dirimidas
diretamente com o professor, quando oportuno. Para isso, pode-se utilizar também o Fórum da
Plataforma Moodle.