Sistemas Digitais I

Estado (1)
O estado de um circuito seqencial uma coleo de variveis de estado cujos valores contm toda informao sobre o passado necessria para saber o comportamento futuro do circuito. No exemplo dos canais de TV, o nmero do canal atual o estado atual. Dado o estado atual, ns podemos prever o estado seguinte como uma funo das entradas. Em um circuito digital, variveis de estado so valores binrios. Um circuito com n variveis de estado binrio tem 2 n estados possveis. Circuitos seqncias so tambm chamados mquina de estado finito.
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01/2005

Princpios de Sistemas Seqncias

Prof. Juliana Fernandes Camapum (juliana@ene.unb.br) Engenharia de Redes de Comunicao

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Circuitos Seqnciais vs. Combinacional

Estado (2)

Circuitos lgicos so classificados como combinacionais ou seqncias. Circuito combinacional: sadas dependem apenas das entradas atuais. Exemplo: seletor de canais de TV. Circuito seqencial: sadas dependem das entradas atuais, mas tambm das seqncias de entradas passadas. Exemplo: seletor de canais de TV com botes up/down (+/-). impossvel descrever o comportamento de um circuito seqencial atravs de uma tabela que relaciona entradas com sadas. Para saber o estado seguinte, preciso saber o estado atual. O estado do sistema deve ser memorizado.
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A mudana de estado ocorre no instante especificado por um sinal de clock. Um sinal de clock ativo alto se a mudana de estado ocorre na subida do clock ou quando o clock HIGH(alto). Caso contrrio, ativo baixo. O perodo de clock (T) o intervalo de tempo entre transies sucessivas na mesma direo (subida ou descida). A freqncia do clock (f) o recproco do perodo de clock (f=1/T). Dois tipos de circuitos seqncias:

Circuitos seqncias com realimentao usam portas lgicas e loops de realimentao para obter elementos de memria (latches e flipflops). Mquinas de estado sncronas usam latches e flip-flops para criar circuitos que so controlados por um sinal de clock.
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Elementos Bi-estveis (1)

Elementos Bi-estveis (3)

O circuito seqencial mais simples consiste de um par de portas inversoras formando um loop com realimentao. O circuito chamado de bi-estvel, pois uma anlise digital mostra que ele possui dois estados estveis. Se Q ALTO, o inversor de baixo tem uma sada BAIXA, que fora o inversor de cima para uma sada ALTA (como foi assumido inicialmente). Se Q BAIXO, o inversor de baixo tem uma sada ALTA, que fora o inversor de cima a produzir uma sada BAIXA (como foi assumido inicialmente. Ns podemos usar uma varivel de estado nica (sinal Q) para descrever o estado do circuito. Existem dois estados possveis, Q=0 e Q=1.
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O bi-estvel est em equilbrio nos pontos marcados estvel. O terceiro ponto de equilbrio, chamado meta-estvel, ocorre quando V out1 e Vout2 no tem nvel lgico vlido. Se o circuito opera no ponto metaestvel, ele pode permanecer l indefinidamente. O ponto META-estvel, porque rudo aleatrio tentar levar o circuito para um ponto estvel. Analogia da bola e colina usada para ponto meta-estvel.
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Elementos Bi-estveis (2)

Latches e Flip-flops (1)

O elemento bi-estvel to simples que ele no tem nenhuma entrada, portanto o seu estado no pode ser controlado. Quando o circuito alimentado, ele gera um estado aleatrio e permanece nele para sempre. A anlise do bi-estvel de uma perspectiva analgica mostra mais aspectos. O bi-estvel est em equilbrio se as tenses de entrada e sada de ambos inversores so valores constantes consistente com as conexes do loop e as funes de transferncia.
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Latches e flips-flops so os blocos bsicos da maioria dos circuitos seqncias. Um flip-flop um dispositivo seqencial que pega uma amostra da sua entrada e muda a sua sada apenas em instantes de tempo determinado por um sinal de clock. Um latch um dispositivo seqencial que analisa todas as suas entradas continuamente e muda a sua sada em qualquer instante de tempo.

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Latches S-R (1)

Latches S-R (3)

Um latch S-R pode ser construdo com portas NOR. QN geralmente o complemento de Q. Se S e R so ambos 0, o circuito comporta como o elemento bi-estvel. Ou S ou R deve ser ativado para forar o loop de realimentao para um estado desejado. S seta ou coloca a sada Q em 1. R reseta ou coloca a sada que Q em 0.

Um latch S-R sensvel as suas entradas durante todo o tempo. Ele pode ser modificado para ser sensvel a estas entradas apenas quando uma entrada C for ativada. O circuito se comporta como um latch S-R quando C=1. Ele retm o seu estado quando C=0.

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Latches S-R (2)

Latches D (1)

Um latch S-R que seta e reseta as entrada com nvel baixo, pode ser construdo com portas NAND. A operao deste latch similar ao anterior, com duas principais diferenas. Primeiro, S_L e R_L so ativos baixo, assim o latch lembra do seu estado quando S=R=1. Segundo, quando S_L e R_L esto ambos ativos, as duas sadas vo para 1 (not 0).
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Latches so necessrios para armazenar bits de informao. Um latch D pode ser usado com este propsito. O latch D pode ser construdo a partir de um latch S-R. Este latch elimina a situao problemtica em latches S-R, onde S e R podem ser ativados simultaneamente. Quando C=1, o latch aberto e a sada Q segue a entrada D. Quando C=0, o latch fechado.
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Latches D (2)

Flip-flops D (2)
O tringulo na entrada CLK um indicador de entradadinmica e indica comportamento gatilhado-por-borda. Um flip-flop D gatilhado-por-borda-negativativa simplesmente inverte a entrada clock e a ao ocorre na borda de descida do sinal de clock.

Atrasos existem para sinais que se propagam das entradas para a sada Q. Existe uma janela de tempo (tempo de setup e tempo de hold) em torno da borda de descida de C quando a entrada D no deve ser mudada. A sada do latch imprevisvel, se aqueles tempos no forem respeitados.
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Flip-flops D (1)

Flip-flops D (3)

Um flip-flop D gatilhado na borda-positiva combina um par de latches D para criar um circuito que amostra a sua entrada D e muda suas sadas apenas na borda de subida do sinal de Clock.

Alguns flip-flops D tem entradas assncronas que so usadas para forar o seu estado, independente das entradas CLK e D. Estas entradas (PR e CLR) se comportam como entradas set e reset do latch S-R. Elas devem ser usadas para tarefas de inicializao e teste. Alguns flip-flops D tem a possibilidade de segurar o ltimo estado armazenado. Isto alcanado adicionando uma entrada enable (habilita).

O primeiro latch chamado o mestre e est aberto quando CLK=0. Quando CLK vai para 1, o latch mestre fechado. O segundo latch, o escravo, aberto enquanto CLK=1, mas muda apenas no incio do intervalo, porque o mestre est fechado.
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Flip-flops S-R (1)

Flip-flops JK (2)

PR CL

Latches S-R so teis para aplicaes de controle, onde podemos ter condies independentes para setar/resetar um bit de controle.
Tabela-Verdade Tabela de Transio

PR CL

Entradas assncronas lgica positiva Preset = 1 Q=1 QN=0 Clear = 1 Q=0 QN=1 lgica negativa Preset = 0 Q=1 QN=0 Clear = 0 Q=0 QN=1

J 0 1 X X
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K X X 1 0

Q 0 0 1 1

Q* 0 1 0 1

Q*=estado seguinte

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Flip-flops JK (1)

Flip-flops T (1)

O problema de ativar S e R simultaneamente solucionado em um flip-flop J-K mestre-escravo. As entradas J e K so anlogas as entradas S e R. Entretanto, ativando J aciona a entrada S do mestre somente se Q=0. Ativando K aciona a entrada mestre R apenas se Q=1. Assim, se J e K so ativadas simultaneamente, o flip-flop vai para o estado oposto do seu estado atual.

Um flip-flop T muda de estado a cada pulso de clock.

O sinal na sada Q do flip-flop tem metade da freqncia da entrada T. Flip-flops D e J-K podem ser usados para construir um flip-flop T.

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Flip-flops T (2)

Um flip-flop T pode ter uma entrada enable (habilita). O flip-flop muda de estado na borda gatilhada do clock, apenas se o sinal enable EM for ativado.

Flip-flops D e J-K podem ser usados para construir um flip-flop T com enable (habilita).

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