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S0
Ack
DadoPrt
opo 1 00 01 10 11
opo 2 00 01 11 10
S1
DadoPrt DadoPrt
estado S0 S1 S1 S2 S2 S3
S2
DadoPrt
S3
sada ReqLeit 0 0 1 0 1 0
Exerccio 2 Necessita-se de um circuito seqencial sncrono capaz de identificar a seqncia de bits 100, a qual chega pela entrada bit. Alm da entrada bit, este circuito possui as entradas incio e reset (sendo esta ltima, assncrona) e a sada achou. Enquanto incio valer 0, o circuito fica em um estado de espera, o qual tambm corresponde ao estado de reset. Quando incio vale 1, a cada borda de subida do relgio, o circuito analisa o valor de bit. Quando ele detetar a seqncia 100, ele deve subir o sinal achou e, em seguida, voltar para o estado de espera. a) Projete uma verso deste circuito usando o Modelo de Moore. b) Projete uma verso deste circuito usando o Modelo de Mealy. c) Compare o custo das duas verses. Comente o comportamento de cada uma delas. Cite vantagens e desvantagens (ou limitaes). Exerccio 3 Suponha que se deseje implementar o circuito seqencial do exemplo 3 visto em aula utilizando uma memria ROM. Assumindo a codificao de estados (A=00, B=01, C=10, D=11): a) Mostre o contedo a ser gravado na memria ROM, caso a implementao faa uso de um esquema como o mostrado no diagrama de blocos abaixo. (Note que a entrada w simplemente concatenada com as variveis do estado atual.) b) Desenhe o diagrama de blocos para um esquema alternativo de implementao, na qual o registrador de estados um contador incrementador. c) Mostre o contedo a ser gravado na memria ROM para este esquema alternativo de implementao. d) Compare os custos dos dois esquemas de implementao (itens a e b anteriores), tanto no que se refere ao nmero de bits de ROM, quanto aos demais componentes (notadamente, o registrador de estados).
ROM
entradas endereo
0100110110101
n m sadas