ARQUITETURA DE COMPUTADORES

AULA_3
 ARQUITETURA DE COMPUTADORES
SINAIS DE SAIDA DA UNIDADE DE CONTROLE

REND: EREND

FC:EFC

SP:ESPL|SSPL|ESPH|SSPH|SSP
DC:EDCL|SDCL|EDCH|SDCH|SDC FIN-
PC:EPCL|SPCL|EPCH|SPCH|SPC OP ALU0
VI:|SVIL|SVIH OP ALU1
CAMPO
RA:ERAL|SRAL|ERAH|SRAH
OPERAÇÃO
ALU:SALU FIN+
CAMPO
IR:EIR
CONEXÃO
RDADOS:ERDADOS|SRDADOS CAMPO

B:EB|SB SINAIS DE
CONTROLE
A:EA|SA
T2:ET2|ST2
T1:ET1|ST1 CONTROLE DE MEM RD WR
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SINAIS DE SAIDA DA UNIDADE DE CONTROLE
(CAMPO DE CONEXÃO) 35 BITS
CONTR. CONEXÃO

ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL|
SRAL|ERAH|SRAH|SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|
EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND
16
R.END
B.END

PC DC SP A B

8
B.DADOS
R.DADOS

UNID. DE
RA VI IR T1 T2
REG´s
FC
INTERFACE

CONTR. CONEXÃO ALU

16 BITS
RD
8 BITS UNID. DE CONTROLE WR
1 BIT
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EXEMPLOS DE SAIDAS DA UNIDADE DE CONTROLE (CONEXÃO E OPERAÇÃO)
ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL|SRAL|
ERAH|SRAH|SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|
SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND| OPALU1|OPALU0|

B <- A
SA=1 EB=1

1Tclk
R.END
B.END INTERNA
16
PC DC SP A B

8
B.DADOS INTERNA
R.DADOS

UNID. DE
RA VI IR T1 T2
REG´s
FC
INTERFACE

A B
CONTR. CONEXÃO ALU
16 BITS
RD
8 BITS UNID. DE CONTROLE WR
1 BIT
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EXEMPLOS DE SAIDAS DA UNIDADE DE CONTROLE (CONEXÃO E OPERAÇÃO)
ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL|SRAL|
ERAH|SRAH|SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|
SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND| OPALU1|OPALU0|
FIN FUNC
A <- A+B
0 #A
SA=1 ET1=1
SB=1 ET2=1 1 A.B
3Tclk
EA=1 SALU=1 EFC=1 OPALU0=4 OPALU1=C 2 A+B (OR)
3 A
R.END
B.END INTERNA 4 A + B (SOMA)
16
5 B
PC DC SP A B
6 A +1
7 #(A.B)
8 8 #(A+B)
B.DADOS INTERNA
R.DADOS
9 A + (#B + 1)

UNID. DE A AB
RA VI IR T1 T2
REG´s
FC
INTERFACE
B #(A  B)
A B C A + B + CIN
CONTR. CONEXÃO ALU D A + #B + CIN
16 BITS
RD E A + CIN
8 BITS UNID. DE CONTROLE WR
1 BIT F B + CIN
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EXEMPLOS DE SAIDAS DA UNIDADE DE CONTROLE (CONEXÃO E OPERAÇÃO)
ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL|SRAL|ERAH|SRAH|
SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|SSPL|ESPH|SSPH|SPC|
SDC|SSP|EFC|EREND| OPALU0| OPALU1 FIN FUNC
A <- A+1 0 #A
SA=1 ET1=1 1 A.B
EA=1 SALU =1 EFC=1 FALU0=6 FALU1= E 2 A+B (OR)
16
3 A
R.END
2Tclk B.END INTERNA 4 A + B (SOMA.)
5 B
PC DC SP A B
6 A +1
7 #(A.B)
8
B.DADOS INTERNA 8 #(A+B)
R.DADOS
9 A + (#B + 1)

UNID. DE
RA VI IR T1 T2 A AB
REG´s
FC
INTERFACE
B #(A  B)
A B
C A + B + CIN
CONTR. CONEXÃO ALU
16 BITS D A + #B + CIN
RD
8 BITS UNID. DE CONTROLE WR E A + CIN
1 BIT F B + CIN
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EXERCICIO 3 PC<- PC +1
?
ESTADOS PARA PC <- PC + 1 ? ?
1Tclk ....... FIN FUNC
ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL| SRAL|
ERAH|SRAH|SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|ESPL|
0 #A
SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND|OPALU0|OPALU1 1 A.B

16 2 A+B (OR)
R.END 3 A
B.END INTERNA
4 A + B (SOMA.)
PC DC SP A B 5 B
6 A +1
8 7 #(A.B)
B.DADOS INTERNA
R.DADOS 8 #(A+B)
9 A + (#B + 1)
UNID. DE
RA VI IR T1 T2 A AB
REG´s
FC
INTERFACE

A B B #(A  B)
CONTR. CONEXÃO ALU C A + B + CIN
16 BITS
RD D A + #B + CIN
8 BITS UNID. DE CONTROLE WR E A + CIN
1 BIT
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EXERCICIO 3 - SOLUÇÃO
ESTADOS PARA PC <- PC + 1 ?
ET1|ST1|ET2|ST2|EA|SA|EB|SB|ERDADOS|SRDADOS|EIR|SALU|ERAL|SRAL|
ERAH|SRAH|SVIL|SVIH|EPCL|SPCL|EPCH|SPCH|EDCL|SDCL|EDCH|SDCH|
ESPL|SSPL|ESPH|SSPH|SPC|SDC|SSP|EFC|EREND|OPALU0|OPALU1

LINGUAGEM
PC<- PC +1 DESCRITIVA

T1 <-PCL (SPCL=1,ET1=1)
PCL <-SALU ,FC <- COUT, INC (EPCL =1, SALU=1,EFC=1,OPALU0=6,OPALU1=E)

SE FC=1
T1 <-PCH
? (SPCH=1,ET1=1)
PCH <-SALU , INC (EPCH =1, SALU=1,OPALU0=6,OPALU1=E)

IMPLEMENTAÇÃO?
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UNIDADE DE CONTROLE

CADA TRANSIÇÃO DO CLK PROVOCA UMA MUDANÇA DE ESTADO E

CARGA EM REGISTRADORES SELECIONADOS NO ESTADO

EXEMPLO
A <- A+B
E0 SA=1 ET1=1
E1 SB=1 ET2=1
E2 EA=1 SALU =1 EFC=1 OPALU0=4 OPALU1=C

COND. INICIAL A=5,B=3 T1=5 T2=3 A=8, FC=0

A=5,B=3
E0 E1 E2 E3
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CODIFICAÇÃO DO CAMPO DE CONEXÃO DA UNID. DE CONTROLE

OBJETIVO:
REDUZIR O NUMERO DE BITS DO
CAMPO DE CONEXÃO

BITS

CAMPO DE CONEXÃO CADA BIT CONTROLA A ENTRADA OU

COMPLETAMENTE DECODIFICADO SAIDA DE UM REGISTRADOR
SERÁ VISTO
NO PROXIMO SLIDE

CAMPO DE CONEXÃO SUB CAMPOS CODIFICADOS CONTROLAM AS

PARCIALMENTE CODIFICADO ENTRADAS OU SAIDAS DE REGISTRADORES
ASSOCIADOS A CADA SUB CAMPO

CAMPO DE CONEXÃO O CAMPO CODIFICADO CONTROLA AS

COMPLETAMENTE CODIFICADO ENTRADAS E SAIDAS DOS REGISTRADORES

SERÁ VISTO ADIANTE

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CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO

O CAMPO DE CONEXÃO É DIVIDIDO EM SUB CAMPOS
CODIFICADOS, QUE AO SEREM SUBMETIDOS A
DECODIFICADORES SIMPLES (APENAS UMA SAIDA
SELECIONADA POR VEZ), PROVOCAM A REGENERAÇÃO
DO CAMPO DE CONEXÃO COMPLETAMENTE
DECODIFICADO.

SUB CAMPO SUB CAMPO SUB CAMPO

CODIFICADO CODIFICADO CODIFICADO

CAMPO
REGENERADO

CAMPO DEC DEC DEC

REGENERADO
CAMPO
REGENERADO
NUMERO
DA
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CONEXÃO CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080
B. DADOS INTERNO B.END. INTERNO F. CARRY
SUB CAMPOS
NO SAIDA ENTRADA SAIDA ENTRADA ENTRADA
0 ET1 ST1 EREND SSP EFC NUMERAÇÃO NUMERAÇÃO
ALEATORIA ALEATORIA
1 ET2 ST2 SDC

2 EA SA SPC
3 EB SB
0
4 ERDADOS SRDADOS
2 1 0
5 EIR SALU

6 ERAL SRAL
13121110 98
7 ERAH SRAH 2 3
8 ESPL SSPL 4
76 1514 5 0 1
9 ESPH SSPH

10 EDCL SDCL
00
11 EDCH SDCH

12 EPCL SPCL
13 EPCH SPCH

14 SVIL
15 SVIH
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CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO
P/ CPU 8080 – SIMPLIFICADA

NUMERO DE CONEXÕES NA ENTRADA E

NA SAIDA DE CADA SUB CAMPO

NÃO CONEXÃO (NC)

B.DADOS INTERNO NO DE BITS

ENTRADA 16 4
NC NC
SAIDA 14 + 1 = 15 4
B.END. INTERNO NO DE BITS
ENTRADA 3 2
SAIDA 1+1=2 1 NÃO
CONEXÃO
FLAG CARRY NO DE BITS
ENTRADA 1 + 1 =2 1
NC
TOTAL 12 NC
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CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO (CPU 8080 – SIMPLIFICADA)

SAIDA DA UNIDADE DE CONTROLE

B. DADOS INTERNA |B. END. INTERNA|FLAG

ENTRADA|SAIDA |ENT|S |ENTRADA

SAIDA DA
_ _ _ _|_ _ _ _|_ _|_|_ UNID. DE
CONTROLE

EFC
DEC.4X16 DEC.4X16 DEC.2X4

0123 EREND
0 1 2...13. 0 1 2...13.

SSP SPC

ST1 ET1 EPCH

SA
CAMPO
ST2 REGENERADO
SPCH
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CAMPO DE CONEXÃO COMPLETAMENTE
CODIFICADO P/ CPU 8080 – SIMPLIFICADA

DEVEMOS
CALCULAR O NUMERO DE CONEXÕES GERADAS POR CADA SUBCAMPO.
COMO AS CONEXÕES EM CADA SUBCAMPO SÃO INDEPENDENTES, O
NUMERO TOTAL DE LIGAÇÕES (TT) É O PRODUTO DO NUMERO DE
LIGAÇÕES GERADAS POR CADA SUBCAMPO.

O CAMPO DE CONEXÃO TERÁ J BITS, SENDO QUE 2J ≥ TT

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CAMPO DE CONEX. COMPLETAMENTE CODIFICADO(CPU8080SIMPLIFICADA)

CONEXÕES
REDUNDANTES
CONEXÃO
NÃO CONEXÃO
SAIDA/ENTR. NO
MESMO REG.

B. DADOS. INTERNA : (16 X 14) – 13 + 1 = 212

16
B. END. INTERNA : (3 x 1) +1=4 14

FLAG : 1 +1=2
NO DE CONEXÕES : 212 X 4 X 2 = 1696
NUMERO DE BITS : = 11
CAMPO DE CONEXÃO DA UNID. CONTROLE

ENDEREÇO

MEMORIA
DADO

CAMPO COMPLETAMENTE DECODIFICADO

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CAMPO DE CONEXÃO COMPLETAMENTE

CODIFICADO P/ CPU 8080 – SIMPLIFICADA
EXEMPLO

SAIDA DA
ESTA MEMORIA FOI
ACRESCENTADA UNIDADE DE CONTROLE
PARA DESCODIFICAR
A SAIDA DA UNIDADE
DE CONTROLE 00000000000
BARRAMENTO DE
0 ENDEREÇO PC
MEMORIA < -
ND
ET1.....SPCL...... SPC.....EREND.... RE
E
L
1 1 1 1 - PC
<
BARRAMENTO DE
T 1
DADOS
EXERCICIO 4 ARQUITETURA DE COMPUTADORES
1. ESTABELEÇA UM CAMPO PARCIALMENTE CODIFICADO PARA A CPU
8088 – SIMPLIFICADA.
2. PROJETE O REGISTRADOR IP , O FLAG CARRY E O MODULO |X16|.
3. QUAIS SÃO OS ESTADOS PARA TRANSFERIR O CONTEUDO DE BX
PARA T3 ?

B. 1 X16 R.END
+ B.END
16 RASC1
20
CS DS ES SS T3
B. 2 16 MEMORIA

B. 4
B.DADOS 8
16 IP SP SI DI RASC2

= , +1, -1 UNID.
DE
AX BX CX DX T1 T2 IR INTERF.

8
REG´s ALU
FC B. 3
20 BITS 8
R.DADOS
16 BITS

8 BITS RD
UNID. DE CONTROLE WR
1 BIT
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EXERCICIO 4- SOL

4.1

FC: ENTRADA: EFC,—1(1BIT)

SAIDA:------------------------
REND: ENTRADA: EREND,—1(1BIT)
SAIDA:--------------------------------
B4: ENTRADA: SIP,SSP,SSI,SDI,SRASC2,—5(3BITS)
SAIDA:-------------------------------------------------------
B1: ENTRADA: SCS,SDS,SES,SSS,SRASC1 – 5 ( 3BITS)
SAIDA : ------------------------------------------
B2: ENTRADA: ---------------------------------------- TOTAL DE BITS: 29
SAIDA : EIP,ESP,ESI,EDI,ERASC2,ET3 – 6 + 1 (3BITS)
B3: ENTRADA: SIPH,SIPL,SSPH,SSPL,SSIH,SSIL,SDIH,SDIL,SRASC2H,SRASC2L—10(4BIYS)
SAIDA : EIPH,EIPL,ESPH,ESPL,ESIH,ESIL,EDIH,EDIL,ERASC2H,ERASC2L—10+ 1(4BIYS)

BDADOS:
SAIDA:EAXH,EAXL,EBXH,EBXL,ECXH,ECXL,EDXH,EDXL,ET1,ET2,EIR,ECSH,ECSL,EDSH,EDSL,EESH ,EESL,ESSH,ESSL,E
RASC1H,ERASC1L,ERDADOS,EB3 – 23+1 =24 (5BITS)
ENTRADA:SAXH,SAXL,SBXH,SBXL,SCXH,SCXL,SDXH,SDXL,ST1,ST2,SALU,SCSH,SCSL,SDSH,
EXERCICIO 4- SOL ARQUITETURA DE COMPUTADORES

4.2
IP B2 B4

EIPH EIP EIPL

S_IP
E_IPH
EIP EIPL
EIP
CLK IPH IPL CLK

S_IPH S_IPL

B3

X16 16
B1 + SIGN
0
0
0
0 - SIGN
EXERCICIO 4- SOL ARQUITETURA DE COMPUTADORES

4.3

ESTADOS ESTADOS
1 RASCL2 <- BXL 1 SBXL=1; ERASC2L=1
2 RASCH2 <- BXH 2 SBXH=1; ERASC2H=1
3 T3 <- RASC2 ; | =,+1;-1| 3 ET3=1 ;SRASC2=1 ; | =,+1;-1|